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KR100515379B1 - 비휘발성 메모리 소자 - Google Patents

비휘발성 메모리 소자 Download PDF

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KR100515379B1
KR100515379B1 KR10-2003-0065968A KR20030065968A KR100515379B1 KR 100515379 B1 KR100515379 B1 KR 100515379B1 KR 20030065968 A KR20030065968 A KR 20030065968A KR 100515379 B1 KR100515379 B1 KR 100515379B1
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voltage
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latch
nonvolatile
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동부아남반도체 주식회사
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Abstract

비휘발성 SRAM 셀의 동작특성을 향상시키는 것을 목적으로 한다. 이를 위해 본 발명에서는, 에스램(SRAM) 래치(latch)를 구성하기 위한 제1도전형의 모스 트랜지스터 2개와 제2도전형의 모스 트랜지스터 2개; SRAM 래치에서 형성된 "하이(H)" 및 "로우(L)"상태를 읽고 쓰기 위한 제1도전형의 모스 래치 패스 게이트 2개; 전원이 오프(off)될 때 SRAM 래치에 저장되어 있는 각각의 "H" 및 "L"상태를 저장하기 위해 플로팅 게이트 소자를 사용한 비휘발성 메모리 소자 2개; 및 비휘발성 메모리 소자의 읽기, 쓰기, 및 지우기를 조절하기 위한 제1도전형의 모스 조절용 패스 게이트 2개와 제1도전형의 모스 조절용 리콜 게이트 2개를 포함하는 구조를 가지는 비휘발성 SRAM을 제공한다.

Description

비휘발성 메모리 소자 {non-volatile memory device}
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는 플로팅게이트(floating gate)를 이용하는 비휘발성 SRAM(non-volatile SRAM) 소자에 관한 것이다.
반도체 메모리소자들 중에 비휘발성 메모리소자는 전원이 공급되지 않을지라도 이전 상태의 정보(previous data)가 소멸되지 않는 특징을 갖는다.
디지털 데이터를 전기적으로 읽고 쓸 수 있는 반도체 비휘발성 메모리에는 셀 단위로 소거와 기록이 가능한 이이피롬(EEPROM)과 수십 또는 수백 바이트 이상의 블록 단위로만 데이터를 소거하고 바이트 단위로 기록할수 있는 플래시 메모리의 두 종류가 있다.
종래에는 비휘발성 SRAM을 구현하기 위해 비휘발성 저장 수단으로서 SONOS 셀 구조를 채택하는 것이 보통인데, SONOS 구조의 비휘발성 저장 수단에서는 DWI(Dynamic Write Inhibit) 특성이 소자의 신뢰성을 결정하는 매우 중요한 요소이다. 따라서 DWI 특성을 향상시키기 위한 연구가 활발하게 진행되고 있다.
종래 SONOS 셀 구조를 이용하는 비휘발성 메모리는 전원이 오프(off)될 때 휘발성 메모리 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 SONOS 트랜지스터 2개, SONOS 트랜지스터의 읽기, 쓰기, 지우기 등을 조절하기 위한 패스(pass) 게이트 2개와 리콜(recall) 게이트 2개 등 6개의 트랜지스터가 하나의 기억 소자를 이룬다. 따라서 SONOS 구조를 이용하는 비휘발성 메모리는 소자 하나가 차지하는 면적이 넓어 집적화에 어려움이 있다.
도 1은 종래 SONOS 소자를 이용한 비휘발성 SRAM 단위 셀 구조를 나타낸 회로도이다.
기존 비휘발성 SRAM 단위 셀은 SRAM 래치를 형성하기 위한 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개, SRAM 래치에서 형성되는"H", "L" 상태를 읽고 쓰기 위한 NMOS 패스 게이트 2개, 그리고 전원이 Off될 때 SRAM 래치에 저장되어 있는 각각의 "H","L" 상태를 저장하기 위한 SONOS 트랜지스터 2개, 마지막으로 SONOS 트랜지스터의 읽기,쓰기,지우기 등을 조절하기 위한 트리게이트로 NMOS 패스 게이트 2개와 NMOS 리콜 게이트 2개로 총 NMOS 트랜지스터 8개, PMOS 트랜지스터 2개, SONOS 트랜지스터 2개로 이루어져 있다.
종래의 SONOS 소자를 이용한 비휘발성 SRAM의 동작에 대하여 알아보면 우선 System이 동작하고 있을 때는 Vrcl과 Vpas, Vse 모두 0[V]로 트리게이트 모두를 오프(off)시켜 SONOS 트랜지스터를 SRAM 래치에서 격리시켜 SRAM 래치에서의 상태 변화에 영향을 받지 않도록 한 상태로 존재하다가 시스템의 전원이 오프되면 소거 모드와 프로그램 모드를 차례로 거치면서 SRAM 래치의 상태를 각각의 SONOS 트랜지스터에 저장이 된다.
우선 소거 모드를 보면 SONOS 게이트에 10~-15[V](SONOS 게이트에 가해지는 음의 소거 전압은 소거 속도, 소거 시간, ONO 적층 구조 등 여러 가지 요인에 의해 변할 수 있음)를 인가하고 Vrcl에 0[V], Vpas에 0[V]를 일정시간 동안 가한다. 대개의 경우 소거 모드에서 바이어스가 가해지는 시간은 10[msec]미만인 경우가 많다.
이러한 소거 모드 바이어스 조건에서 리콜 게이트와 패스 게이트는 모두 오프 상태가 되고 SONOS 트랜지스터는 축적(accumulation) 모드로 들어가게 되고 SONOS 게이트에 인가된 전압에 의한 대부분의 전계가 ONO층에 집중되게된다. 이렇게ONO 층에 인가된 강한 전계에 의해 SONOS 게이트가 위치한 실리콘 기판 표면에 축적된 정공들이 SONOS 게이트의 터널 산화막을 터널링하여 질화막내에 존재하는 트랩에 트랩핑되거나 질화막 내에 트랩되어 있던 전자들이 터널산화막을 터널링하여 실리콘 기판으로 빠져나가 SONOS 트랜지스터의 문턱전압이 낮아지는 소거상태가 된다.
프로그램 모드는 SONOS 게이트에 +10~+15[V](SONOS 게이트에 가해지는 양전압의 프로그램 전압은 프로그램 속도, 프로그램 시간, ONO 적층 구조, 디더블유아이(DWI : Dynamic Write Inhibition) 특성 등 여러 가지 요인에 의해 변할 수 있음)를 인가하고 Vrcl에 0[V]를 Vpas에 "H"(여기서 "H"는 하이(high) 상태를 나타내는 것으로 로직에서 하이 상태로 인지하는 전압을 말함. 대개의 경우 2.5[V]에 해당됨)를 일정시간 동안 가한다. 대개의 경우 프로그램 모드에서 바이어스가 가해지는 시간은 10[msec]미만인 경우가 많다.
이러한 프로그램 모드 바이어스 조건에서 리콜 게이트는 오프 상태가 되어 Vcc 전압은 영향을 미치지 못하게 되며 패스 게이트는 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태에 따라서 온 상태가 영향을 받게 된다.
도 1에 도시된 바와 같이 SRAM 래치의 왼쪽 편에 "H", 오른쪽 편에 "L"이 저장되어 있다고 하면 왼쪽 편 "H"에 연결되어 있는 패스게이트의 게이트와 소스전압차가 거의 0[V]가 되어 오프 상태가 되며 SONOS 게이트에 인가된 양전압에 의해 SONOS 게이트 아래 실리콘 기판은 깊은 공핍(Deep Depletion) 상태에 들어간다.
이런 깊은 공핍 상태에서는 SONOS 게이트에 걸어준 양전압에 의한 전계가 깊은 공핍 영역에 대부분 걸려 실제 ONO층에는 전계가거의 인가되지 않기 때문에 전자가 터널 산화막을 터널링하여 질화막의 트랩에 트랩핑되는 프로그램 동작이 발생하지 않는다. 이러한 현상을 DWI (Dynamic Write Inhibition)라 부르는데 이러한 깊은 공핍 현상은 비평형상태에서 발생하는 것이기 때문에 시간이 지남에 따라 평형상태로 돌아감에 따라 깊은 공핍 현상은 사라져더 이상 DWI 현상이 발생하지 않는다.
다시 말해 프로그램 초기에는 DWI에 의해 프로그램이 이루어지지 않다가 일정시간이 지나고 나면 DWI 현상이 사라져 프로그램이 이루어진다. 디바이스 구조에 따라 DWI 특성이 달리 나타나는데 대개의 경우 DWI는 1~100[msec] 시간동안 지속된다.
반대로 오른쪽 편 "L"에 연결되어 있는 패스 게이트의 게이트와 소스 전압차가 거의 "H"[V]가 되어 온 상태가 되며 SONOS 게이트 아래 실리콘 기판은거의 "L"[V](대부분 0[V]에 가까움)가 되어 SONOS 게이트에 걸어준 프로그램 전압의 대부분이 ONO 층에 걸리게 되어 실리콘 기판 표면에 모인 전자들이 터널 산화막을터널링하여 질화막의 트랩에 트랩핑되는 프로그램 동작이 발생하고 이렇게 트랩된 전자들이 SONOS 트랜지스터의 문턱전압을 높이게 된다.
따라서 이렇게 프로그램 모드에서 "H"에 연결된 SONOS 트랜지스터는 DWI에 의해 프로그램 동작이 억제되어 초기에 소거된 상태를 그대로 유지하여 낮은 문턱전압을 가지게 되고 "L"에 연결된 SONOS 트랜지스터는 프로그램 동작이 실시되어 높은 문턱전압을 가지게 된다.
다음으로 시스템 전원을 켤 때 SONOS 소자에 저장되어 있는 데이터를 SRAM 래치에 불러오는 리콜 작동을 수행하게 되는데 이런 리콜 작동은 Vse에 0[V], Vrcl에 "H", Vpas에 "H"가 인가된다.
상기 리콜 작동 바이어스조건에서 리콜 게이트와 패스 게이트 모두 온 상태가 되며 소거가 된 왼쪽편 SONOS 소자는 온 상태가 되므로 전류가 흘러 SRAM 래치의 왼쪽편은 "H"상태가 되며, 프로그램된 오른쪽편 SONOS 소자는 오프 상태가 되므로 전류가 흐르지 않아 SRAM 래치의 오른편은 "L"상태가 된다.
따라서 소거 모드, 프로그램 모드, 리콜 모드 동작을 거치면서 시스템이 오프되더라도 SRAM의 데이터를 안전하게 저장할 수 있다.
종래의 SONOS 소자를 이용한 비휘발성 SRAM경우 데이터 저장시 SRAM 래치의 상태에 따라 한쪽은 프로그램이 한쪽은 DWI가 일어나도록 하여 선택적으로 프로그램시키기 때문에 프로그램 속도뿐만 아니라 DWI 특성을 개선시키는 것이 중요하다.
이런 중요한 인자인 DWI특성을 개선시키는 것이 상당히 어려우며 DWI 매커니즘에 의해 선택적 프로그램 실시할 때 프로그램 시간을 늘리더라도 문턱전압 윈도우(프로그램 되는 SONOS 트랜지스터의 문턱전압과 DWI가 일어나는 SONOS 트랜지스터의 문턱전압 차이)를 일정 전압 이상으로 증가시킬 수 없다.
또한 SONOS 트랜지스터의 터널 산화막의 두께가 매우 얇아서(대개의 경우 20?? 내외) 리텐션 특성이 매우 좋지 않으며 상대적으로 SONOS 소자의 프로그램 속도가 느려서 시스템이 오프 상태로 들어갈 경우 SRAM 래치의 데이터 저장에 필요한 일정전압을 일정시간동안 유지하기 위해 상당히 큰 값의 커패시터를 요구한다.
본 발명은 SONOS 구조를 사용하는 비휘발성 SRAM 소자의 문제점을 해결하기 위한 것으로, 그 목적은 비휘발성 SRAM 소자의 동작특성을 향상시키는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 종래의 비휘발성 SRAM 셀에서 SONOS 트랜지스터를 대신하여 플로팅게이트 소자를 형성하는 것이 특징이다.
즉, 본 발명에 따른 비휘발성 SRAM은, 에스램(SRAM) 래치(latch)를 구성하기 위한 제1도전형의 모스 트랜지스터 2개와 제2도전형의 모스 트랜지스터 2개; SRAM 래치에서 형성된 "하이(H)" 및 "로우(L)"상태를 읽고 쓰기 위한 제1도전형의 모스 래치 패스 게이트 2개; 전원이 오프(off)될 때 SRAM 래치에 저장되어 있는 각각의 "H" 및 "L"상태를 저장하기 위해 플로팅 게이트 소자를 사용한 비휘발성 메모리 소자 2개; 및 비휘발성 메모리 소자의 읽기, 쓰기, 및 지우기를 조절하기 위한 제1도전형의 모스 조절용 패스 게이트 2개와 제1도전형의 모스 조절용 리콜 게이트 2개를 포함하는 구조를 가진다.
이 때, 비휘발성 메모리 소자, 조절용 패스 게이트 및 조절용 리콜 게이트가 위치한 웰에 바이어스를 별도로 가하고, SRAM 래치가 위치한 웰에 웰 픽업(pick-up)을 잡아, 비휘발성 메모리 소자, 조절용 패스 게이트 및 조절용 리콜 게이트가 위치한 웰과, SRAM 래치가 위치한 웰을 서로 격리시키는 것이 바람직하다.
상술한 구조의 비휘발성 SRAM 구조에서 전원을 온(On)시키면 리콜 모드와 소거 모드를 차례로 거치면서 플로팅 게이트소자에 저장된 데이터를 SRAM 래치에 로딩한 후 플로팅 게이트 소자에 저장되어 있던 데이터를 소거한다.
이하, 본 발명의 실시예에 따른 비휘발성 SRAM 구조에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 비휘발성 SRAM의 단위 셀의 회로도이다.
본 발명의 일 실시예에 따른 비휘발성 SRAM 셀은 종래의 비휘발성 SRAM 셀에서 SONOS 트랜지스터를 대신하여 플로팅게이트 소자가 형성되어 있다는 것이 특징이다.
본 발명의 비휘발성 SRAM 셀은 SRAM 래치를 구성하기 위한 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개, SRAM 래치에서 형성되는 "H", "L" 상태를 읽고 쓰기 위한 NMOS 패스 게이트 2개, 그리고 전원이 오프될 때 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 플로팅 게이트 소자 2개, 마지막으로 플로팅 게이트소자의 읽기, 쓰기, 지우기 등을 조절하기위한 트리게이트로서 NMOS 패스 게이트 2개와 NMOS 리콜 게이트 2개를 포함하는 구성이다. 즉, 전체적으로 보면 총 NMOS 트랜지스터 8개, PMOS 트랜지스터 2개, 및 플로팅 게이트 소자 2개로 이루어져 있다.
여기서 종래의 비휘발성 SRAM 구조와 달리 트리게이트로 사용되는 패스 게이트와 리콜 게이트 그리고 플로팅게이트 소자가 위치한 N웰에 바이어스를 별도로 가하는 구조(도 2에서 Vb 단자)로 되어 있다. 따라서 종래와는 달리 트리게이트와 플로팅 게이트 소자가 위치한 N웰과 SRAM 래치가 위치한 N웰을 격리시켜야 한다.
이를 위해서는, 플로팅 게이트와 트리게이트가 위치한 N웰에는 별도의 바이어스를 가하고 SRAM 래치가 위치한 N웰은 웰 픽업(pick-up)을 잡을 수 있도록 각각의 N웰을 독립적으로 만들어서 격리시키도록 한다.
이러한 비휘발성 SRAM의 동작은 다음과 같다.
시스템을 온(ON) 시키면 리콜 모드(recall mode)와 소거 모드(erase mode)를 차례로 거치면서 플로팅 게이트 소자에 저장된 데이터를 SRAM 래치에 로딩(loading)함과 동시에 플로팅 게이트에 저장되어 있던 데이터를모두 소거하게 된다.
우선 리콜 모드에 대해 살펴보면, 플로팅 게이트 소자에 인가하는 전압(Vse)을 -1-+4 [V], 기판에 인가하는 전압(Vb)을 0[V], 조절용 리콜 게이트에 인가하는 전압(Vrcl)을 "H", 조절용 패스 게이트에 인가하는 전압(Vpas)을 "H", 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)을 +0.5~+2.5[V]로 걸어주면, 패스 게이트와 리콜게이트는 모두 온(on) 상태가 되고 왼쪽편 플로팅 게이트는 소거상태이며 오른편의 플로팅 게이트는 프로그램 상태라고 두면 왼쪽 플로팅 게이트는 온상태가 되고 오른쪽 플로팅게이트는 오프상태가 된다.
그러면 왼쪽편 플로팅 게이트는 온 상태이므로 Vcc로부터 전류가 흘러 SRAM 래치의 왼쪽편은 "H"상태가 되며 오른편 플로팅 게이트는 오프상태이므로 전류가 흐르지 않아 SRAM 래치의 오른편은 "L"상태가 된다.
이렇게 시스템을 온 시키면 리콜 모드를 거치면서 플로팅 게이트에 저장된 데이터를 SRAM 래치에 로딩하게 된다.
리콜 모드 동작 완료 후 바로 소거 모드를 거치게 되는데 소거 모드에 대해 살펴보면 Vse=-3~-10[V], Vb=+3~+10[V], Vrcl=0[V], Vpas=0[V], Vcc=0[V]의 바이어스를 일정시간 동안 걸어주면 패스 게이트와 리콜 게이트는 모두 오프 상태이므로 플로팅 게이트를 SRAM 래치와 Vcc로부터 격리시키게 되며 플로팅게이트는 축적상태가 되어 Vse와 Vb에 가해진 대분분의 전압이 콘트롤게이트와 플로팅게이트 사이의 ONO층과 플로팅 게이트와 실리콘 기판 사이의 터널 산화막에 걸리게 된다.
ONO층과 터널 산화막의 커플링 비율(Coupling Ratio)에 따라 터널 산화막에 걸리는 전압이 달라지는데, 만약 커플링 비율이 0.7이라고 할 경우 인가전압의 70[%]가 터널 산화막에 걸리게 된다.
이렇게 터널 산화막에 인가된 강한 전계에 의해 플로팅 게이트의 전위 우물에 갖혀 있던 전자들이 터널링하여 실리콘 기판으로 빠져나가게 되어 플로팅 게이트의 문턱전압이 감소하게 된다.
대개의 플로팅 게이트 소자의 경우 양호한 리텐션(retention) 특성을 위해 터널링 산화막의 두께를 100Å 내외로 사용하기 때문에 전자의 터널링에 의해 소거시키는 방식은 소거 속도가 100[msec] 정도로 매우 느리며, 따라서 시스템이 오프되는 시점에서 소거 작동을 수행할 수 없다.
따라서 본 발명과 같이 플로팅게이트 소자를 이용한 비휘발성 SRAM의 경우 시스템을 온시킬 때 리콜 모드 동작을 완료 후 반드시 소거 모드 동작을 통해 SRAM 래치와 연결되어 있는 플로팅 게이트 소자 2개 모두를 소거시켜야만 한다.
다음으로 시스템이 오프될 경우 SRAM 래치의 "H", "L"상태를 플로팅 게이트 소자에 저장하는 프로그램 모드를 거치게 되는데 프로그램 모드의 바이어스 경우 Vse에 +2~+5[V], Vb에 0[V], Vrcl에 H, Vpas에 H, Vcc에 +2-+5[V]를 각각 인가한다. 이러한 바이어스 조건에서 2개의 플로팅 게이트소자들은 모두 소거가 된 상태이므로 온 상태가 되며 SRAM 래치의 왼쪽편은 "H"상태이므로 왼쪽편 패스 게이트의 Vgs가 0[V]가 되어 오프상태가 되고, 따라서 전류가흐르지 않아 왼쪽편 플로팅게이트 소자는 계속 소거된 상태를 유지하게 된다. 한편 SRAM 래치의 오른편은 "L"상태이므로 오른편 패스 게이트의 Vgs가 "H"가 되어 온 상태가 되며 리콜 게이트 역시 온 상태이므로 전류가 흐르게된다.
따라서 플로팅 게이트의 채널을 형성하는 전자들이 Vcc 드레인 전압에 의해 가속되어 플로팅 게이트에 주입(Hot Electron Injection)되어 오른편 플로팅 게이트의 문턱전압을 증가시키게 된다. 플로팅 게이트 소자의 프로그램 경우 핫 일렉트론 주입(Hot Electron Injection) 방식을 사용하기 때문에 프로그램 속도가 100[usec]이내로 매우 빠르다.
프로그램 모드에서 Vse에 +2~5[V]사이의 일정한 전압을 일정시간동안 계속 인가하거나(일정 전압 프로그램) 또는 +2~5[V]사이에서 전압을 일정 속도로 점진적으로 증가시키면서(스텝 전압 프로그램) 프로그램 시킬수도 있다.
도 3은 프로그램 모드에서 발생하는 정적전류 경로(Static Current Path)를 나타낸 것으로 SRAM 래치의 오른쪽 편이 "L"상태라고 하면 301과 같은 정적 전류 경로가 발생하게 된다.
도 4는 이러한 정적 전류 경로를 등가회로로 표시한 것으로 SRAM 래치의 오른쪽 편이 최초 "L"상태이더라도 정적 전류에 의해 전위가 바뀌게 되는데 이러한 전위는 다음의 수학식 1로 표현할 수 있다. 즉 리콜 게이트, SONOS 게이트, 패스 게이트, SRAM 래치 NMOS 게이트의 온 상태에서의 저항을 각각 Rrcl, Rse, Rpas, Rsr라고 할 때각각의 저항에 의한 전압분포에 의해 SRAM 래치의 오른쪽 전위를 쉽게 구할 수 있다.
만약 정적 전류에 의해 SRAM 래치의 오른쪽 전위가 SRAM 래치를 구성하는 NMOS의 문턱전압보다 커진다면 SRAM 래치를 구성하는 왼쪽 NMOS를 온시키게 되어 SRAM 래치의 왼쪽 전위가 갑자기 "L"상태로 바뀌게 되어 SRAM 래치가 오동작을 하게된다. 따라서 프로그램 동작시 SRAM 래치의 오른쪽전위가 반드시 SRAM 래치를 구성하는 NMOS의 문턱전압보다 작도록 유지시켜야 한다.
이를 위해서는 Rrcl, Rse, Rpas저항을 Rsr저항보다 크게 유지시키면 된다. 예를 들어 Rrcl, Rse, Rpas 저항이 Rsr보다 10배 정도 크고 Vcc를 5[V] 인가하는 경우 정적 전류에 의해 오른쪽 편 전위가 0.16[V]로 바뀌게 된다. 이러한 전위는SRAM 래치를 구성하는 NMOS의 문턱전압보다 낮으므로 SRAM 래치가 오동작하는 문제는 더 이상 발생하지 않게 된다.
따라서 상기 문제를 해결하기 위해 Rrcl, Rse, Rpas저항을 Rsr 저항보다 크게 만들어야 하는데 이를 구현하는 방법으로 리콜 게이트와 패스 게이트, 플로팅 게이트의 채널 길이를 증가시키거나 채널 폭을 감소시킬 수 있으며 리콜 게이트와 패스 게이트의 문턱전압을 높일 수도 있다.
또한 리콜게이트와 패스 게이트, 플로팅 게이트를 구성하는 소스/드레인의도핑(doping) 농도를 낮추고 소스/드레인 영역에 실리사이드가 형성되지 않도록 하여 저항을 높일 수도 있다.
본 발명에서와 같이 플로팅 게이트 소자를 이용한 비휘발성 SRAM 구조의 경우 프로그램 속도가 매우 빠르기 때문에 시스템이 오프될 경우 일정전압을 일정 시간동안 유지시키기 위한 커패시턴스 용량을 1/100 이하로 줄일 수 있으며, 소거된 플로팅 게이트 소자와 프로그램된 게이트 소자의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있다.
또한 터널 산화막의 두께가 두껍기 때문에 종래 SONOS 소자를 사용한 비휘발성 SRAM에 비해 리텐션(retention) 특성이 월등히 뛰어나며 무엇보다도 프로그램 특성이 DWI 특성과는 전혀 상관없기 때문에 DWI에 의해 프로그램특성이 영향을 받는 일이 발생하지 않는다.
또한 프로그램 모드에서 "H"상태의 SRAM 래치 Node에 연결된 플로팅 게이트 소자의 경우 패스 게이트에 의해 전류가 완전히 차단되어 버리기 때문에프로그램 시간을 증가시키더라도 SRAM "H" 노드에 연결된 플로팅 게이트 소자의 문턱전압은 증가하지 않게 된다.
상술한 바와 같이, 본 발명에 따라 플로팅 게이트 소자를이용한 비휘발성 SRAM 구조의 경우 종래의 SONOS 소자를 이용한 비휘발성 SRAM 구조에 비해 아래와 같은 개선효과가 있다.
첫째 프로그램 속도가 매우 빠르기 때문에 시스템이 오프될 경우 일정전압을 일정 시간동안 유지시키기 위한 커패시터 용량을 1/100 이하로 줄일 수 있는 효과가 있다.
둘째, 핫 일렉트론 주입방식으로 프로그램 시키기 때문에 일렉트론 주입 효율과 주입된 일렉트론이 플로팅 게이트의 전위 우물에 포획될 확률이매우 높아 소거된 플로팅게이트 소자와 프로그램된 게이트 소자의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있는 효과가 있다.
셋째 터널 산화막의 두께가 두껍기 때문에 SONOS 소자를 사용한 비휘발성 SRAM에 비해 리텐션 특성이 월등히 뛰어난 효과가 있다.
넷째 SONOS 소자를사용한 비휘발성 SRAM의 경우 프로그램 되지 말아야 할 SONOS 소자도 프로그램 시간이 길어짐에 따라 프로그램이 진행되어져 문턱 전압이 증가하는 문제가 발생하지만, 반면에 본 발명에서와 같이 플로팅 게이트 소자를 사용한비휘발성 SRAM 경우 패스 게이트에 의해 전류가 완전히 차단되어 버리기 때문에 프로그램 시간을 증가시키더라도 SRAM "H" 노드에 연결된 플로팅 게이트 소자의 문턱전압은 증가하지 않는 효과가 있다.
다섯째 SONOS 소자를 사용한 비휘발성 SRAM 경우 프로그램 특성이 DWI 특성에 영향을 받지만 플로팅 게이트 소자를 이용한 비휘발성 SRAM 경우 DWI에 의해 프로그램 특성이 영향을 받지는 않는다.
도 1은 종래 SONOS 소자를 사용한 비휘발성 SRAM 셀 구조를 나타낸회로도이고,
도 2는 본 발명의 일 실시예에 따른 플로팅 게이트 소자를 사용한 비휘발성SRAM 셀 구조를 나타낸 회로도이며,
도 3은 본 발명에서 프로그램 모드에서 발생하는 정적전류 경로를 나타낸 회로도이고,
도 4는 본 발명에서 프로그램 모드에서 발생하는 정적전류 경로를 등가회로로 나타낸 도면이다.

Claims (18)

  1. 에스램(SRAM) 래치(latch)를 구성하기 위한 제1도전형의 모스 트랜지스터 2개와 제2도전형의 모스 트랜지스터 2개;
    상기 SRAM 래치에서 형성된 "하이(H)" 및 "로우(L)"상태를 읽고 쓰기 위한 제1도전형의 모스 래치 패스 게이트 2개;
    전원이 오프(off)될 때 SRAM 래치에 저장되어 있는 각각의 "H" 및 "L"상태를 저장하기 위해 플로팅 게이트 소자를 사용한 비휘발성 메모리 소자 2개; 및
    상기 비휘발성 메모리 소자의 읽기, 쓰기, 및 지우기를 조절하기 위한 제1도전형의 모스 조절용 패스 게이트 2개와 제1도전형의 모스 조절용 리콜 게이트 2개를 포함하는 비휘발성 SRAM 구조.
  2. 제 1 항에 있어서, 상기 비휘발성 메모리 소자, 상기 조절용 패스 게이트 및 상기 조절용 리콜 게이트가 위치한 웰과, 상기 SRAM 래치가 위치한 웰을 격리시키는 비휘발성 SRAM 구조.
  3. 제 2 항에 있어서, 상기 비휘발성 메모리 소자, 상기 조절용 패스 게이트 및 상기 조절용 리콜 게이트가 위치한 웰에 바이어스를 별도로 가하는 비휘발성 SRAM 구조.
  4. 제 2 항에 있어서, 상기 SRAM 래치가 위치한 웰에 웰 픽업(pick-up)을 잡는 비휘발성 SRAM 구조.
  5. 제 3항에 있어서, 전원을 온(On)시키면 리콜 모드와 소거 모드를 차례로 거치면서 상기 플로팅 게이트 소자에 저장된 데이터를 상기 SRAM 래치에 로딩한후 상기 플로팅 게이트소자에 저장되어 있던 데이터를 소거하는 비휘발성 SRAM 구조.
  6. 제 5 항에 있어서, 상기 리콜 모드에서는, 상기 플로팅 게이트 소자에 인가하는 전압(Vse)을 -1 ~ +4 [V], 기판에 인가하는 전압(Vb)을 0[V], 상기 조절용 리콜 게이트에 인가하는 전압(Vrcl)을 "H", 상기 조절용 패스 게이트에 인가하는 전압(Vpas)을 "H", 상기 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)을 +0.5 ~ +2.5[V]로 하는 비휘발성 SRAM 구조.
  7. 제 5 항에 있어서, 상기 소거 모드에서는 상기 플로팅 게이트 소자에 인가하는 전압(Vse)을 -3 ~ -10[V], 기판에 인가하는 전압(Vb)을 +3 ~ +10[V], 상기 조절용 리콜 게이트에 인가하는 전압(Vrcl)을 0[V], 상기 조절용 패스 게이트에 인가하는 전압(Vpas)을 0[V], 상기 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)을 0[V]로 하는 비휘발성 SRAM 구조.
  8. 제 3 항에 있어서, 전원을 오프(off)시키면 프로그램 모드를 거치면서 핫 캐리어 주입 (Hot Carrier Injection) 방식으로 상기 SRAM 래치의 "H" 및 "L" 상태를 상기 플로팅 게이트 소자에 저장하는 비휘발성 SRAM 구조.
  9. 제 8 항에 있어서, 상기 프로그램 모드에서는 상기 플로팅 게이트 소자에 인가하는 전압(Vse)을 +2 ~ +5[V], 기판에 인가하는 전압(Vb)을 0[V], 상기 조절용 리콜 게이트에인가하는 전압(Vrcl)을 "H", 상기 조절용 패스 게이트에 인가하는 전압(Vpas)을 "H", 상기 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)을 +2 ~ + 5[V]로 하는 비휘발성 SRAM 구조.
  10. 제 9 항에 있어서, 상기 플로팅 게이트 소자에 인가하는 전압(Vse) 및 상기 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)는 핫 캐리어 주입(Hot Carrier Injection)이 가장 많이 일어나는 조건으로 설정하는 비휘발성 SRAM 구조.
  11. 제 9 항에 있어서, 상기 플로팅 게이트 소자에 인가하는 전압(Vse)을 상기 +2 ~ +5[V] 범위 내에서 점진적으로 증가시키는 비휘발성 SRAM 구조.
  12. 제 8 항에 있어서, 상기 프로그램 모드에서는 100[usec] 이내에 상기 SRAM 래치의 "H" 및 "L" 상태를 상기 플로팅 게이트 소자에 저장하는 비휘발성 SRAM 구조.
  13. 제 1 항에 있어서, 전원이 오프(Off)될 경우 전압 유지를 위해 커패시터를 사용하는 비휘발성 SRAM 구조.
  14. 제 8 항에 있어서, 상기 프로그램 모드에서는 상기 SRAM 래치의 "H"노드에 연결되어 있는 플로팅 게이트 소자는프로그램 시간에 상관없이 프로그램이 일어나지 않고, 상기 SRAM 래치의 "L"노드의 전압이 상기 조절용 리콜게이트의 드레인에 인가하는 전압(Vcc)에서 SRAM 래치 그라운드(Ground) 전압(Vss)으로 흐르는 정적전류(Static Current)에 의해 바뀌는 비휘발성 SRAM 구조.
  15. 제 14 항에 있어서, 상기 정적전류에 의해 바뀌는 상기 SRAM 래치의 "L"노드 전압이 상기 SRAM 래치를 구성하기 위한 제1도전형의 모스 트랜지스터의 문턱전압보다 낮게 유지되도록 하는 비휘발성 SRAM 구조.
  16. 제 15 항에 있어서, 상기 정적전류에 의해 바뀌는 상기 SRAM 래치의 "L"노드 전압이 상기 SRAM 래치를 구성하기 위한 제1도전형의 모스 트랜지스터의 문턱전압보다 낮게 유지되도록 하는 방법으로, 상기 조절용 리콜 게이트와 조절용 패스 게이트, 상기 플로팅 게이트의 채널 길이를 증가시키거나 채널 폭을 감소시키는 비휘발성 SRAM 구조.
  17. 제 15 항에 있어서, 상기 정적전류에 의해 바뀌는 상기 SRAM 래치의 "L"노드 전압이 상기 SRAM 래치를 구성하기 위한 제1도전형의 모스 트랜지스터의 문턱전압보다 낮게 유지되도록 하는 방법으로, 상기 조절용 리콜 게이트와 조절용 패스 게이트의 문턱전압을 높이는 비휘발성 SRAM 구조.
  18. 제 15 항에 있어서, 상기 정적전류에 의해 바뀌는 상기 SRAM 래치의 "L"노드 전압이 상기 SRAM 래치를 구성하기 위한 제1도전형의 모스 트랜지스터의 문턱전압보다 낮게 유지되도록 하는 방법으로, 상기 조절용 리콜 게이트와 조절용 패스 게이트, 플로팅 게이트를 구성하는 소스및 드레인의 도핑 농도를 낮추고 소스 및 드레인 영역에 실리사이드가 형성되지 않도록 하는 비휘발성 SRAM 구조.
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