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KR20070104685A - 스플릿 게이트 멀티-비트 메모리 셀 - Google Patents

스플릿 게이트 멀티-비트 메모리 셀 Download PDF

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KR20070104685A
KR20070104685A KR1020077022991A KR20077022991A KR20070104685A KR 20070104685 A KR20070104685 A KR 20070104685A KR 1020077022991 A KR1020077022991 A KR 1020077022991A KR 20077022991 A KR20077022991 A KR 20077022991A KR 20070104685 A KR20070104685 A KR 20070104685A
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KR
South Korea
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charge storage
control gate
storage layer
layer
gate
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Ceased
Application number
KR1020077022991A
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English (en)
Inventor
웨이 젱
Original Assignee
스펜션 엘엘씨
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Publication date
Application filed by 스펜션 엘엘씨 filed Critical 스펜션 엘엘씨
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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

채널 영역(208)의 중앙 부분을 제어하기 위한 콘트롤 게이트(220)를 가지는 멀티-비트 메모리 셀(200)은 작은 전압과 전류에서 고속 프로그래밍을 포함한 향상된 작동을 제공한다. 상기 메모리 셀은 그 사이에 채널 영역(208)을 형성하며 기판(202)에 확산된 소스(204) 및 드레인(206)을 포함한다. 기판(202) 상의 채널 영역(208) 위에는 제1전하 저장층(214), 제2전하 저장층(216) 및 콘트롤 게이트(220)가 형성되고, 상기 소스(204), 드레인(206), 제1, 제2전하 저장층(214, 216) 및 콘트롤 게이트(220) 위에는 게이트(218)가 형성된다. 유전체(210, 212,224, 226, 228)는 게이트(218)로부터 소스(204)와 드레인(206)을, 제1전하 저장층(214), 제2전하 저장층(216) 및 게이트(218)로부터 콘트롤 게이트(220)를 분리한다.
비휘발성 플래시 메모리, SONOS, 멀티-비트, 스플릿 게이트

Description

스플릿 게이트 멀티-비트 메모리 셀{SPLIT GATE MULTI-BIT MEMORY CELL}
본 발명은 대체로 멀티-비트 메모리 셀들을 가지는 비휘발성 메모리 소자에 관한 것이며, 더욱 상세하게는 소스 측면 주입으로 프로그래밍될 수 있는 멀티-비트 메모리 셀들을 가지는 플래시 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 데이터로서 정보를 복수 개의 메모리 셀에 저장할 수 있는 일반적으로 이용되는 전자 부품으로서, 이 정보는 메모리 소자의 전원이 꺼질 때에도 메모리 셀에 저장된 상태로 남아 있게 된다. 플래시 메모리 소자들은 종래의 프로그래밍과 소거 기술을 이용하여 메모리 셀에 정보를 저장할 수 있는 비휘발성 메모리 소자들이다.
일부 플래시 메모리 소자들은 각 메모리 셀 당 1비트 이상을 저장할 수 있는 멀티-비트 메모리 셀들을 가진다. 예를 들면, 종래의 SONOS(semiconductor/oxide-nitride-oxide on semiconductor) 방식의 메모리 소자는 1개의 메모리 셀에 2비트의 데이터를 저장할 수 있다. 이러한 SONOS 메모리 소자의 종래 프로그래밍 기술 중 하나는 전하 저장층에 전하가 축적될 때까지의 특정 지속 기간 동안 소자의 게이트 소스 및 드레인에 적절한 전압 포텐셜을 인가하게 하는 열전자(hot electron)를 주입하는 것이다. 비록 열전자 주입은 신뢰성있는 프로그래밍 방법이지만, 높은 전압 포텐셜과 상대적으로 높은 프로그래밍 전류가 요구된다. 높은 전압 포텐셜은 메모리 소자 내에서 공간을 낭비하는 전하 펌프에 의해 생성된다. 상대적으로 높은 프로그래밍 전류는 또한 동시에 프로그래밍될 수 있는 메모리 셀들의 수를 제한한다.
따라서, 낮은 전압 포텐셜과 낮은 프로그래밍 전류를 요구하는 멀티-비트 플래시 메모리 소자가 필요하다. 또한, 본 발명의 바람직한 다른 양태와 특징들은 첨부한 도면 및 본 발명의 배경기술을 참조로 하여 후술할 본 발명의 상세한 설명 및 특허청구범위로부터 명확해질 것이다.
작은 전압 및 전류에서도 고속 프로그래밍을 행할 수 있게 하는 것을 포함하는, 동작이 개선된 메모리 셀이 제공된다. 상기 메모리 셀은 기판에 확산된(diffused) 소스 및 드레인과, 상기 기판에서 상기 소스 및 드레인 사이에 형성된 채널 영역을 포함한다. 제1전하 저장층 및 제2전하 저장층은 상기 기판에서 상기 채널 영역 위에 형성되고, 게이트는 상기 소스, 드레인, 제1전하 저장층 및 제2전하 저장층 위에 형성된다. 상기 채널 영역의 중앙 지점이 상기 소스 및 드레인 사이에 등거리로 위치하며, 채널 영역의 중앙 부분을 제어하기 위한 콘트롤 게이트가 상기 채널 영역의 중앙 지점 위에 형성되고, 상기 콘트롤 게이트는 제1전하 저장층 및 제2전하 저장층 사이에 등거리로 위치하며 게이트의 하부에 위치한다. 유전체가 소스를 게이트로부터, 드레인을 게이트로부터, 그리고 콘트롤게이트를 제1전하 저장층, 제2전하 저장층 및 게이트로부터 분리한다.
이하, 본 발명은 다음의 도면을 참조하여 설명될 것이며, 여기서 유사한 번호는 유사한 구성요소를 나타낸다.
도 1은 종래의 SONOS 플래시 메모리 셀의 한 유형을 나타낸 도면.
도 2는 본 발명의 바람직한 실시예에 따른 멀티-비트 플래시 메모리의 메모리 셀 구조를 나타낸 다이어그램.
도 3은 본 발명의 바람직한 실시예에 따른 멀티-비트 플래시 메모리의 메모리 셀 어레이의 평면도.
다음의 본 발명의 상세한 설명은 사실상 대표적인 실시예에 불과하며 본 발명 또는 본 발명의 응용 또는 이용을 한정하고자 하는 것은 아니다. 더욱이 본 발명은 전술한 본 발명의 배경기술에 기술된 어떠한 이론이나 후술할 본 발명의 상세한 설명에 의해 한정되도록 의도된 것이 아니다.
도 1을 참조하면, 종래의 비활성 SONOS 메모리 소자의 일 유형(100)은 그 내부에 소스(114)와 드레인(116)이 형성된 반도체 기판(112)을 포함하여 이루어진다. 채널 영역(120)을 가지는 몸체(118)가 소스(114)와 드레인(116) 사이에 형성된다. 몸체(118) 위에는 ONO(oxide-nitride-oxide) 유전 스택이 형성된다. ONO 유전 스택 위에는 폴리실리콘 게이트 전극(132)이 형성된다. ONO 유전 스택은 하부 유전층(126)과, 전하 저장층(128) 및 상부 유전층(130)을 포함하여 이루어진다. 전하 저장층(128) 내에서, 멀티-비트 플래시 메모리 소자(100)는 때때로 각각 노멀 비 트(normal bit) 및 상보 비트(complementary bit)라고 일컬어지는 제1전하 저장층(136) 및 제2전하 저장층(138)을 포함한다. 또한, 종래의 비활성 SONOS 메모리 소자(100)에서 SONOS 플래시 메모리 셀은 평면(planar) 구조일 수 있으며, 여기서 상기 ONO층은 코어 어레이 영역에서 연속될 수 있다. 이러한 SONOS 플래시 메모리 셀은 평면 구조에서 스페이서(128)가 없다는 점에서 도 1에 도시된 종래의 비활성 SONOS 메모리 소자(100)와 구별된다.
메모리 소자(100)는 종래의 기술을 이용하여 워드라인(WL) 및 비트라인(BL1, BL2)을 통해 적절한 전압 포텐셜을 인가함으로써 프로그램되고, 판독되고, 소거될 수 있다. 열전자를 주입함으로써 이러한 SONOS 메모리 소자를 프로그래밍하는 것은 전하 저장층(128)이 전하를 축적할 때까지의 특정 지속기간 동안 게이트 전극(132), 소스(114) 및 드레인(116)에 적절한 전압 포텐셜을 인가하는 것을 필요로 한다. 동일 메모리 셀의 두 번째 비트는 소스와 드레인 전압을 교환함으로써 프로그램될 수 있다. 종래의 비휘발성 SONOS 메모리 소자(100)에서의 소거는 밴드에서 밴드로(band to band) 열정공을 주입함으로써 달성될 수 있다. 이러한 공정은 미국 특허 제6,215,702호에 개시되어 있다.
도 2에는 본 발명의 바람직한 실시예에 따른 멀티-비트 플래시 메모리 셀(200)의 구조가 도시되어 있다. 메모리 셀(200)은 기판(202)에 확산된 소스(204) 및 드레인(206)을 포함한다. 소스(204) 및 드레인(206) 사이에는 채널영역(208)이 형성되어 있다. 소스(204) 위에는 제1유전층(210)이 형성되며, 드레인(206) 위에는 제2유전층(212)이 형성되어 있다.
메모리 셀(200)의 제1전하 저장층(214)은 제1유전층(210)에 인접한 채널 영역(208)의 일부분 위에 형성되어 있으며, 제2전하 저장층은 제2유전층(212)에 인접한 채널 영역의 다른 부분 위에 형성되어 있다. 소스(210), 드레인(212), 제1전하 저장층(214) 및 제2전하 저장층(216) 위에는 게이트(218)가 형성되어 있다.
본 발명의 바람직한 실시예에 따르면, 채널 영역(208)의 중앙부분 위에 즉, 소스(204)와 드레인(206)으로부터 등거리의 채널 영역(208) 위에 콘트롤 게이트(220)가 형성된다. 상기 콘트롤 게이트(220)는 제1전하 저장층(214) 및 제2전하 저장층(216) 사이에 등거리로 게이트(218)의 하부에 위치한다. 콘트롤 게이트(220)는 기판(202) 상에 형성된 콘트롤 게이트 하부 유전층(222) 위에 형성되며, 제3유전층(224), 제4유전층(226) 및 제5유전층(228)으로 구성된 유전체에 의해 제1전하 저장층(214), 제2전하 저장층(216) 및 게이트(218)로부터 분리된다. 제3유전층(224)은 채널 영역(208)의 일부분 위에 형성되며, 제1전하 저장층(214) 및 콘트롤 게이트 하부 유전층(222)에 인접한다. 제4유전층(226)은 채널 영역(208)의 다른 부분 위에 형성되며, 콘트롤 게이트 하부 유전층(222) 및 제2전하 저장층(216)에 인접한다. 제4유전층(228)은 제3유전층(224) 위에 형성되고, 제4유전층(226)과 콘크롤 게이트(220)은 게이트(218) 아래에 형성된다.
제1전하 저장층(214)과 제2전하 저장층(216)은 하부에 산화물 유전층(230, 240), 중앙에 질화물 전하 포획층(232, 242) 및 상부에 산화물 유전층(234)을 가지는 ONO층으로 각각 구성된다. 질화물 전하 포획층(232, 242)은 질화물의 특성과 관련하여 전하 분포 폭을 충분히 수용할 만큼의 질화물 전하 포획층 길이(즉, 제1유 전층(210)으로부터 제3유전층(224)까지로 측정된 질화물 전하 포획층(232)의 길이 또는 제4유전층(226)으로부터 제2유전층(212)까지로 측정된 질화물 전하 표획층(242)의 길이)를 갖는데, 이는 바람직하게는 150 옹스트롬 내지 300 옹스트롬에 해당한다.
제1유전층(210), 제2유전층(212), 제3유전층(224), 제4유전층(226) 및 제5유전층(228)의 유전체는 메모리 셀(200)을 형성하기 위해 사용된 공정에 따라 산화물, 질화물 또는 ONO 유전체 중 어느 하나일 수 있다. 제3유전층(224) 및 제4유전층(226)은 공정상 제약(limitation)에 따라 바람직하게는 70 내지 150 옹스트롬의 유전 분리 두께로 콘트롤 게이트(220)를 각각 제1전하 저장층(214) 및 제2전하 저장층(216)으로부터 분리시킨다. 게이트(218)는 바람직하게는 폴리실리콘으로 구성된다. 유전 분리 두께가 70 옹스트롬 이상이 되는 한, 게이트(218)와 콘트롤 게이트(220)에서의 누설(leakage)에 관한 문제는 발생하지 않는다. 본 발명의 바람직한 실시예에 의하면 콘트롤 게이트(220)은 폴리실리콘으로 구성되며, 제3유전체(224)로부터 제4유전체(226)까지로 측정된 콘트롤 게이트 폭 및 하부유전체(222)로부터 제4유전체(228)까지로 측정된 두께를 갖는 콘트롤 게이트 두께를 갖는다. 콘트롤 게이트의 폭 및 콘트롤 게이트의 두께는 공정의 제약 및 콘트롤 게이트(220)의 저항에 따라 달라진다. 콘트롤 게이트 폭은 바람직하게는 250 옹스트롬보다 크며, 프로그래밍 효율에 영향을 미칠 수 있다. 콘트롤 게이트 두께는 300 내지 500 옹스트롬 사이의 값이 바람직하다. 콘트롤 게이트 하부 유전층(222)은 산화물로 구성되며, 바람직하게는 50 내지 70 옹스트롬의 콘트롤 게이트 산화물 두께(기판(202)으 로부터 콘트롤 게이트(220)까지의 거리)를 가지며 프로세스 제약에 따라 달라진다.
메모리 셀(200)은 제1전하 저장층(214) 및 제2전하 저장층(216)에서 하나의 메모리 셀(200)에 2비트를 저장할 수 있다. 본 발명은 콘트롤 게이트(220) 때문에 열전자 주입보다는 소스 측면 주입에 의해 질화물 포획층(232, 242)에서 정보를 프로그래밍 할 수 있게 하는 장점을 갖는다. 비록 열전자 주입은 신뢰성 있는 프로그래밍 기술이지만, 높은 전압 포텐셜과 상대적으로 높은 프로그래밍 전류를 필요로 하기 때문에 프로그래밍 효율이 낮다. 열전자 주입을 위한 높은 전압 포텐셜은 전하 펌프에 의해 생성되는 바, 이는 메모리 소자 내의 공간을 낭비한다. 상대적으로 높은 프로그래밍 전류 역시 동시에 프로그램될 수 있는 메모리 셀의 갯수를 제한한다. 콘트롤 게이트(220)는 프로그래밍하는 동안 채널영역(208)의 중앙 부분을 제어하며, 이에 따라 소스 측면 주입에 의하여 제1전하 저장층(214) 또는 제2전하 저장층(216) 중 어느 하나를 프로그래밍함으로써 메모리 셀(200)에 정보가 저장되게 만든다.
소스 측면 주입은 열전자 주입보다 훨씬 낮은 프로그램 전류를 필요로 한다. (즉, 많은 수의 메모리 셀들이 동시에 프로그래밍되게 하여 초당 백 메가비트 이상의 빠른 페이지 프로그래밍을 통해 메모리 셀(200) 프로그래밍 효율을 현저히 향상시킨다.) 소스 측면 주입은 또한 열전자 주입보다 낮은 프로그래밍 전압을 필요로 하며, 따라서 소스 측면 주입용 전하 펌프는 열전자 주입용 전하 펌프보다 작다.
종래의 멀티-비트 플래시 SONOS 메모리 소자는 또한 프로그램/소거 주기 동안 노멀 비트(36)와 상보 비트(38) 사이에 전하 퍼짐(charge spread)을 겪는다.(도 1). 물리적으로 분리된 제1 및 제2전하 저장층(214, 216)과 소스 측면 주입 프로그래밍은 정보의 프로그래밍 및 소거 동안 전자 겹침(electron overlap)과 정공 분산(hole distribution)을 향상시키며, 따라서 메모리 셀(200)의 안정성 및 데이터 보유력(retention)을 향상시킨다. 콘트롤 게이트(220)에 의해 이루어지는 제1 및 제2전하 저장층(214, 216)의 국부적인 전하 저장은 채널(208)의 중앙 부분으로의 전하의 퍼짐 현상을 제거하고, 이에 따라 동작주기 동안 소거가 느려지는 현상이 제거되며 가능한 한 데이터를 더 잘 보유하게 된다. 채널(208)의 중앙 부분에서의 전하 퍼짐을 제거함으로써, 상보 비트 교란(두 번째 비트가 프로그래밍 될 때 첫 번째 비트의 문턱전압 레벨 변화에 영향을 미치는 현상)이 줄어들 수 있으며 이에 따라 문턱전압 창(voltage threshold window)을 더욱 크게 해주는 장점을 갖는다.
본 발명의 바람직한 실시예에 따른 멀티-비트 플래시 메모리 소자의 메모리 셀(200) 어레이(300)의 일부분에 대한 평면도가 도 3에 도시되어 있다. 어레이(300)는 복수 개의 평행한 워드라인(302)과 복수 개의 평행한 비트라인(304)을 포함하여 구성된다. 복수 개의 비트라인은 워드라인들(302)에 수직하게 형성된다. 각 메모리 셀(200) 게이트들(208)(도 2)은 어레이(300)의 복수 개의 워드라인(302) 중 하나로부터 형성되거나, 이에 연결되거나, 그렇지 않으면 이에 결합된다. 이러한 방식으로 각 메모리 셀(200)의 소스들(204) 및 드레인들(206) (도 2)은 어레이(300)의 복수 개의 비트라인(304) 중 하나로부터 형성되거나, 이에 연결되거나, 그렇지 않으면 이와 결합된다.
본 발명에 따르면, 복수 개의 콘트롤 게이트 라인(306)은 각각 서로 평행하 게, 그리고 복수 개의 비트라인(304)에 평행하게 형성된다. 각 메모리 셀(200)의 콘트롤 게이트들(220) (도 2)은 어레이(300)의 복수 개의 게이트라인(306) 중 하나에 연결되거나 그렇지 않으면 이에 결합되며, 복수 개의 콘트롤 게이트라인(306) 각각은 공통라인(308)에 결합된다. 공통라인은 복수 개의 워드라인(302)에 평행하게 형성되며, 어레이(300)의 외부 일측(310)에 위치한다. 따라서, 어레이(300)는 단지 하나의 워드라인 폭이 종래 멀티-비트 플래시 메모리 소자의 어레이보다 크며, 그 하나의 워드라인 폭은 공통라인(308)을 수용한다.
동작 시, 종래 멀티-비트 플래시 메모리 소자의 프로그래밍 전압보다 낮은 프로그래밍 전압에서의 소스 측면 주입에 의해 전하 저장층(214, 216) 중 하나를 프로그래밍 함으로써 메모리 셀들(200)의 어레이(300)에 정보를 저장한다. 채널(208)에 관한 프로그래밍 문턱 전압보다 1~2 볼트 높은 전압범위에 복수 개의 콘트롤 게이트라인(306)의 전압 레벨을 유지하고 복수 개의 워드라인(302) 및 비트라인(304) 중 각각의 다른 하나들을 플로팅시킴으로써, 프로그래밍을 위해 복수 개의 워드라인(302) 중 하나에 약 7~ 9볼트의 전압을 인가하고 전하 저장층(214, 216)에서 교차하는 복수 개의 비트라인(304) 중 하나에 약 4볼트의 전압을 인가함과 아울러 프로그래밍이 이루어진다. 본 발명에 따른 낮아진 프로그래밍 전압 덕택에, 멀티-비트 플래시 메모리 소자들에서 코드 저장에 적절한 신뢰성을 갖는 데이터 저장 프로그래밍 시간들을 허용하는 페이지 프로그래밍이 이루어질 수 있다.
상기 어레이(300)에서 메모리 셀(200)의 소거는 선택된 워드라인(302) 및 비트라인(304)에 약 5~6 볼트를 인가한다는 점에서 종래의 멀티-비트 플래시 메모리 소자의 소거 동작과 같다. 소거 동작 동안에는 콘트롤 게이트 라인(306)들은 플로팅된다. 판독 동작을 위해서 콘트롤 게이트 라인은 채널(208)의 문턱전압보다 약 2볼트 높은 전압으로 바이어스되며(도 2), 종래 멀티-비트 플래시 메모리 소자에서의 판독 동작과 비슷하게, 선택된 워드라인들(302)에 약 4볼트가 인가되고, 선택된 비트라인들(304)에 약 1볼트가 인가된다. 메모리 셀(200)이 판독되는 동안 이웃하는 비트라인들(304) 사이의 전류 누설은 일반적으로 판독 전에 메모리 셀(200)을 선-충전함으로써 해결될 수 있다. 본 발명은 콘크롤 게이트들(220)이 이웃하는 비트라인들(304) 사이의 누설 경로를 차단(turn off)하는데 이용될 수 있다는 점에서 판독 동작 동안 선-충전의 필요성을 없애주는 장점을 갖는다. 또한, 어레이(300)의 디코딩이, 프로그래밍 동작 및 판독 동작 동안 채널(208)의 문턱전압보다 약 2볼트 높은 전압으로 복수 개의 콘트롤 게이트를 바이어스함으로써 단순화될 수 있음을 알 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예로서 메모리 셀(200)들의 어레이(400)가 도시되어 있다. 상기 어레이(400)는 복수 개의 콘트롤 게이트 라인(402, 404)을, 상기 복수의 워드라인(302)에 병렬로 형성되고 어레이(400) 외부의 양측부(측부(301) 및 측부(310)와 평행하고 그리고 이들과 대향하는 측부)에 위치되는 두 개의 공통라인들(406, 408)에 교대로 결합시킴으로써 복수 개의 비트라인들(304) 중 인접하는 비트라인들로부터 누설전류를 감소시키는 장점을 갖는다. 복수 개의 콘트롤 게이트 라인들(402, 404) 중 교대하는 콘트롤 게이트 라인들은 각각 두 개의 공통라인(406, 408) 중 교대하는 공통라인들과 결합되며, 이에 따라 이 웃한 게이트라인(406, 408)들 사이의 누설 전류를 줄이는 데 기여하며, 종래의 멀티-비트 플래시 메모리 소자의 어레이 보다 단지 두 개의 워드라인 폭만큼의 크기로 상기 어레이(400)의 크기를 증가시킨다.
전술한 본 발명의 상세한 설명에서는 적어도 하나의 바람직한 실시예가 개시되었지만, 많은 수의 변형된 실시예가 가능하다는 것이 인정되어야 할 것이다. 또한 실시예 또는 실시예들은 단지 예일 뿐 발명의 범위 및 응용가능성을 한정하는 것이 아니라는 것 또한 인정되어야 할 것이다. 또한, 상술한 상세한 설명은 당업자에게 본 발명의 실시예를 실시할 수 있도록 편리한 로드맵을 제공할 것이며, 첨부된 청구항에 개시된 본 발명의 범위에서 벗어나지 않는 개시된 실시예에서 기능 및 구성요소들의 배열의 다양한 변경이 이루어질 수 있음이 이해되어야 할 것이다.

Claims (23)

  1. 기판(202)에 확산된 소스(204) 및 드레인(206)과, 여기서 상기 소스(204) 및 드레인(206)은 그 사이에 채널 영역(208)을 가지며 상기 채널 영역(208)의 중앙은 상기 소스(204) 및 상기 드레인(206)으로부터 등거리에 위치하며;
    상기 기판(202) 상에서 상기 채널 영역(208) 위에 형성된 제1전하 저장층(214) 및 제2전하 저장층(216)과;
    상기 소스(204), 드레인(206), 제1전하 저장층(214) 및 제2전하 저장층(216) 위에 형성된 게이트(218)와;
    상기 채널 영역(208)의 중앙 위에 형성되어 상기 채널 영역(208)의 중앙 지점을 제어하는 콘트롤 게이트(220)와, 여기서 상기 콘트롤 게이트(220)는 상기 제1전하 저장층(214)과 제2전하 저장층(216) 사이에서 등거리로 상기 게이트(218)의 하부에 위치하며; 그리고
    상기 게이트(218)로부터 상기 소스(204)를, 상기 게이트(218)로부터 상기 드레인(206)을, 그리고 상기 제1전하 저장층, 제2전하 저장층(216) 및 게이트(218)로부터 상기 콘트롤 게이트(220)를 분리시키는 유전체(210, 212, 224, 226, 228)를 포함하는 것을 특징으로 하는 메모리 셀(200).
  2. 제1항에 있어서, 상기 콘트롤 게이트(220) 및 상기 기판(202) 사이에 형성된 콘트롤 게이트 하부 유전층(222)을 더 포함하는 것을 특징으로 하는 메모리 셀(200).
  3. 제1항에 있어서, 제1전하 저장층(214)은 하부 산화물 유전층(230)과, 중간 질화물 전하 포획층(232) 및 상부 산화물 유전층(234)으로 구성된 ONO층이고, 150~300 옹스트롬의 질화물 전하 포획층 길이를 갖는 것을 특징으로 하는 메모리 셀(200).
  4. 제1항에 있어서, 제1전하 저장층(216)은 하부 산화물 유전층(240)과, 중간 질화물 전하 포획층(242) 및 상부 산화물 유전층(244)으로 구성된 ONO층이고, 150~300 옹스트롬의 질화물 전하 포획층 길이를 갖는 것을 특징으로 하는 메모리 셀(200).
  5. 제1항에 있어서, 상기 콘트롤 게이트(220)는 폴리실리콘으로 구성된 것을 특징으로 하는 메모리 셀(200).
  6. 제1항에 있어서, 상기 콘트롤 게이트(220)는 250 옹스트롬보다 큰 콘트롤 게이트 폭을 가지며 300~500 옹스트롬의 콘트롤 게이트 두께를 갖는 것을 특징으로 하는 메모리 셀(200).
  7. 제1항에 있어서, 상기 유전체(210, 212, 224, 226, 228)는 산화물, 질화물 또는 ONO 물질로 구성된 유전체 군 중 하나로 구성된 것을 특징으로 하는 메모리 셀(200).
  8. 제1항에 있어서, 상기 제1전하 저장층(214)으로부터 상기 콘트롤 게이트(220)를 분리시키는 상기 유전체(224)는 70~150 옹스트롬의 유전 분리 두께를 가지는 것을 특징으로 하는 메모리 셀(200).
  9. 제1항에 있어서, 상기 제2전하 저장층(216)으로부터 상기 콘트롤 게이트(220)를 분리시키는 상기 유전체(226)는 70~150 옹스트롬의 유전체 분리 두께를 가지는 것을 특징으로 하는 메모리 셀(200).
  10. 제1항에 있어서, 상기 게이트(218)는 폴리실리콘으로 구성된 것을 특징으로 하는 메모리 셀(200).
  11. 제1항에 있어서, 제1전하 저장층(214) 또는 제2전하 저장층(216) 중 하나에 소스 측면 주입으로 프로그래밍함으로써 상기 메모리 셀(200)에 정보가 저장되는 것을 특징으로 하는 메모리 셀(200).
  12. 제2항에 있어서, 상기 콘트롤 게이트 하부 유전층(222)은 산화물로 구성되며, 50~70 옹스트롬의 콘트롤 게이트 산화물 두께를 갖는 것을 특징으로 하는 메모 리 셀(200).
  13. 메모리 셀들(200)의 어레이(300)를 포함하여 이루어지며, 각 메모리 셀들(200)은
    기판 레벨(202)에 확산된 소스(204) 및 드레인(206)과, 여기서 상기 소스(204)와 드레인(206)은 그 사이에 채널 영역(208)을 가지며 상기 채널 영역(208)의 중앙은 상기 소스(204) 및 상기 드레인(206)으로부터 등거리에 위치하며;
    상기 기판 레벨(202) 상에서 상기 채널 영역(208) 위에 형성된 제1전하 저장층(214) 및 제2전하 저장층(216)과;
    상기 소스(204), 드레인(206), 제1전하 저장층(214) 및 제2전하 저장층(216) 위에 형성된 게이트(218)와;
    상기 채널 영역(208)의 중앙 위에 형성되어 상기 중앙 지점을 제어하는 콘트롤 게이트(220)와, 여기서 상기 콘트롤 게이트(220)는 상기 제1전하 저장층(214)과 제2전하 저장층(216) 사이에서 등거리로 상기 게이트(218)의 하부에 위치하며; 그리고
    상기 게이트(218)로부터 상기 소스(204)를, 상기 게이트(218)로부터 상기 드레인(206)을, 그리고 상기 제1전하 저장층, 제2전하 저장층(216) 및 게이트(218)로부터 상기 콘트롤 게이트(220)를 분리시키는 유전체(210, 212, 224, 226, 228)를 포함하는 것을 특징으로 하는 메모리 소자.
  14. 제13항에 있어서, 메모리 셀들(200)의 어레이(300)는 복수 개의 워드라인(302)을 더 포함하며, 상기 복수 개의 워드라인(302) 각각은 상기 복수 개의 워드라인(302)의 다른 것들과 평행하고, 각 메모리 셀(200)의 게이트(218)는 복수 개의 워드라인(302) 중 하나에 결합된 것을 특징으로 하는 메모리 소자.
  15. 제14항에 있어서, 메모리 셀들(200)의 어레이(300)는 복수 개의 비트라인(304)을 더 포함하며, 상기 복수 개의 비트라인(304)들 각각은 상기 복수 개의 비트라인(304)의 다른 것들과 평행하고 복수 개의 워드라인(302)에 수직하며, 각 메모리 셀(200)의 소스는 복수 개의 비트라인(304) 중 하나에 결합된 것을 특징으로 하는 메모리 소자.
  16. 제15항에 있어서, 각 메모리 셀(200)의 드레인은 또한 복수 개의 비트라인(304) 중 하나에 결합된 것을 특징으로 하는 메모리 소자.
  17. 제15항에 있어서, 각 메모리 셀(200)의 콘트롤 게이트(220)는 복수 개의 콘트롤 게이트 라인(306) 중 하나에 결합되고, 상기 콘트롤 게이트 라인(306)은 복수 개의 비트라인(304) 각각에 평행하게 형성된 것을 특징으로 하는 메모리 소자.
  18. 제17항에 있어서, 복수 개의 콘트롤 게이트 라인(306) 각각은 복수 개의 콘트롤 게이트라인(306)의 다른 것 모두와 결합되고, 복수 개의 콘트롤 게이트 라 인(306) 각각은 어레이(300) 외곽의 제1측부(310) 상에 배치된 제1공통라인(308)에 결합되는 것을 특징으로 하는 메모리 소자.
  19. 제17항에 있어서, 복수 개의 콘트롤 게이트 라인(402, 404)은 제1그룹의 복수 개의 콘트롤 게이트 라인(404)과, 복수 개의 콘트롤 게이트 라인(402, 404) 중 교대하는 콘트롤 게이트 라인들을 포함하는 제2그룹의 복수 개의 콘트롤 게이트 라인(402)을 포함하고 복수 개의 콘트롤 게이트 라인 중 인접하는 것들은 동일 그룹이 아니며, 여기서 제1그룹의 복수 개의 콘트롤 게이트 라인(404)은 각각 어레이(400) 외곽의 제1측부(310) 상에 배치된 제1공통라인과 결합되고 제2그룹의 복수 개의 콘트롤 게이트 라인(402)은 각각 어레이 외곽의 제2측부에 배치된 제2공통라인(406)에 결합되며 상기 제2측부은 상기 제1측부(310)에 대향하는 것을 특징으로 하는 메모리 소자.
  20. 제13항에 있어서,
    메모리 셀들 중 적어도 한 어레이의 콘트롤 게이트(220)의 전압 레벨을 메모리 셀들 중 적어도 한 어레이의 채널 영역(208)에 관한 문턱 전압보다 약 1~2 볼트 높은 전압으로 유지시킴으로써, 소스 측면 주입으로 메모리 셀들의 적어도 한 어레이의 제1전하 저장층(214) 또는 제2전하 저장층(216)을 프로그래밍함과 아울러 메모리 셀들(200)의 어레이에 정보를 저장하는 것을 특징으로 하는 메모리 소자.
  21. 제13항에 있어서, 메모리 셀들의 적어도 한 어레이의 콘트롤 게이트(22)를 플로팅시킴으로써 메모리 셀들의 적어도 한 어레이의 제1전하 저장층(214) 또는 제2전하 저장층을 소거함과 아울러 메모리 셀(200) 어레이(300)로부터 정보를 소거시키는 것을 특징으로 하는 메모리 소자.
  22. 제13항에 있어서, 메모리 셀들의 적어도 한 어레이의 콘트롤 게이트(220) 전압 레벨을 메모리 셀들의 적어도 한 어레이에 관한 문턱전압보다 약 2볼트 높게 유지시킴으로써 메모리 셀의 적어도 한 어레이의 제1전하 저장층(214) 또는 제2전하 저장층(216)을 판독함과 아울러 메모리 셀들(200)의 어레이(300)으로부터 정보를 판독하는 것을 특징으로 하는 메모리 소자.
  23. 그 사이에 채널 영역(208)을 가지는 소스(204)와 드레인(206)과;
    상기 소스(204) 위에 형성된 제1유전층(210)과;
    상기 드레인(206) 위에 형성된 제2유전층(212)과;
    상기 채널 영역(208)의 제1부분 위에 형성되고 제1유전층(210)에 인접한 제1전하 저장층(214)과;
    상기 채널 영역(208)의 제2부분 위에 형성되며 제1전하 저장층(214)에 인접한 제3유전층(224)과;
    상기 채널 영역(208)의 제3부분 위에 형성되고 제2유전층(224)와 인접한 하부 유전층(222)과;
    상기 채널 영역(208)의 제4부분 위에 형성되고 상기 하부 유전층(222)에 인접한 제4유전층(226)과;
    상기 채널 영역(208)의 제5부분 위에 형성되며 상기 제4유전층(226) 및 제2유전층(212)에 인접한 제2전하 저장층(216)과;
    상기 하부 유전층(222) 위에 형성된 콘트롤 게이트층(220)과;
    상기 제2, 제3유전층(224, 226) 및 상기 콘트롤 게이트층(220) 상에 형성된 제5유전층(228)과; 그리고
    상기 제1, 제2 및 제5유전층(210, 212, 228) 및 제1, 제2전하 저장층(214, 216) 위에 형성된 게이트층(218)을 포함하여 이루어지는 메모리 셀(200).
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