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CN118173143B - 可进行sram操作的电擦除非易失性半导体存储装置 - Google Patents

可进行sram操作的电擦除非易失性半导体存储装置 Download PDF

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CN118173143B
CN118173143B CN202410295781.5A CN202410295781A CN118173143B CN 118173143 B CN118173143 B CN 118173143B CN 202410295781 A CN202410295781 A CN 202410295781A CN 118173143 B CN118173143 B CN 118173143B
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Abstract

本申请公开一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行易失性RAM操作和RAM数据的非易失性存储，包括：存储单元，存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；存储单元包括由6个半导体元件组成SRAM存储单元部分和由4个半导体元件组成的非易失性存储部分；SRAM存储单元部分包括一个CMOS触发器，COMS触发器的正相存储节点和反相存储节点分别通过第一N型沟道晶体管和第二N型沟道晶体管连接位线和反相位线；非易失性存储部分包括两组串联的传输栅晶体管和存储晶体管。本申请实施例提供的可进行SRAM操作的电擦除非易失性半导体存储装置，至少能够降低制造成本提高集成密度。

Description

可进行SRAM操作的电擦除非易失性半导体存储装置
技术领域
本申请实施例涉及半导体技术领域，特别涉及一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行易失性RAM操作和RAM数据的非易失性存储。
背景技术
如《日经技术在线》（Nikkei Technology Online Special，3月，2014年）特刊所示，静态随机存取存储器（Static Random Access Memory，SRAM）可实现高速随机存取和低功耗，如以下示例所示，它的应用领域非常广泛，包括网络工作设备、通信基础设施设备、测量仪器、成像系统以及工业设备和游戏机。必要时，还可使用电池备份SRAM，在系统关闭后，用额外的电池来维持SRAM中的数据。不过，在这种情况下，由于电池老化，SRAM的数据保存时间被限制在三年左右。目前，随机存储器（Random Access Memory，RAM）操作的非易失性静态存储器（Non-volatile SRAM，nvSRAM）已经被应用于智能电表、可编程逻辑控制器（Programmable Logic Controller，PLC）、工厂自动化（Factory Automation，FA）设备、信息技术（Information Technology，IT）设备、办公自动化（Office Automation，OA）设备、汽车和可穿戴设备中，内存容量可高达16Mbit。在上述设备的系统中，该nvSRAM可通过标准SRAM控制信号和控制时序，以与传统SRAM相同的方式运行。电源关闭或发生断电时，nvSRAM芯片可检测到电源电压下降，并将芯片中SRAM单元中的数据存储到非易失性存储单元中（称为存储操作）。此外，当接通电源或从断电中恢复时，nvSRAM芯片非易失性存储单元中的数据可返回SRAM单元（称为回读操作），如此主机系统可在断电中断时使用非易失性中保存的数据。这样做的好处是，开机后可以使用关机时中断点的非易失性数据恢复处理。
图1显示了专利文献1（US5065362A）和非专利文献1[Nonvolatile SRAM (nvSRAM)Basis，Ravi Prakash，White Paper，Cypress Semiconductor Corp，2016]中所示的传统现有技术中nvSRAM存储单元的电路图。现有技术中nvSRAM的存储单元由SRAM存储单元部分和非易失性存储部分组成。SRAM存储单元部分的配置与已知的SRAM存储单元相同，在本示例中，它包括一个标准配置CMOS（Complementary Metal Oxide Semiconductor）触发器（由晶体管P1、晶体管N1、晶体管P2和晶体管N2构成）和两个接入晶体管（晶体管A1和晶体管A2），即典型的6个晶体管的配置。非易失性存储部分由两组三个元件（串联的晶体管T1、晶体管M1和晶体管T3以及串联的晶体管T2、晶体管M2和晶体管T4，以下简称T1-M1-T3和T2-M2-T4）组成，每组在非易失性存储晶体管M1和M2的两端分别串联一个晶体管。T1-M1-T3和T2-M2-T4分别位于SRAM存储单元部分的存储节点DT和电源Vcc之间以及SRAM存储单元部分的存储节点/DT和电源Vcc之间。图1还显示了用于操作nvSRAM存储单元的控制信号和电源。其中，Vcc表示从外部施加到nvSRAM存储单元的电源电压，VccS表示从nvSRAM中的Vcc产生并只供应给SRAM存储单元部分的电源。与已知的SRAM相同，GND是接地电位，BL是位线，/BL是与其反相数据相对应的反相位线，WL是SRAM存储单元部分中的字线。SRAM存储单元部分的存储节点是DT和/或DT。非易失性存储部分的“Recall”和“Store”分别是“回读操作”期间和“存储操作”期间的控制信号，VPE表示在对非易失性存储部分的非易失性存储晶体管（M1和M2）进行擦除操作和编程操作时所使用的擦除/编程电源。在现有技术中，VccS和VPE由外部电源Vcc产生，并由nvSRAM芯片中的已知电路（图中未示出）控制。
图2显示了现有技术中nvSRAM存储单元的运行示例，显示了nvSRAM存储单元每次运行时各电源电压和各控制信号随时间变化的情况（时序图）。虽然这是现有技术的一个操作示例，但由于nvSRAM存储单元电路配置不同，该操作并不一定与专利文献1中描述的操作细节一致。图3显示的是非易失性存储晶体管M1和M2的栅极阈值电压（Vth）与下面的操作描述相对应。
nvSRAM存储单元操作可大致分为以下三个部分：
(1)Recall操作（回读操作）
接通电源时，将存储在非易失性存储部分的非易失性数据传输到SRAM存储单元部分；
(2)SRAM操作（静态存储操作）
与传统的SRAM相同；
(3)Store操作（存储操作）
当电源断开时，将SRAM存储单元部分中的数据复制到非易失性存储部分以进行备份。
由于SRAM存储单元部分的配置与现有技术中的SRAM相同，因此省略了上述（2）中的SRAM操作。下面将对每种操作进行说明。
现有技术nvSRAM存储单元的Recall操作将根据专利文献1进行说明。据此，非易失性存储晶体管M1和M2是氧化硅氮化物半导体（Silicon Oxide Nitride Semiconductor，SNOS）结构的N型沟道非易失性存储晶体管。图3显示了非易失性存储晶体管的Vth状态与数据“1”或“0”之间的关系。如果数据为“1”，则M1处于擦除状态，其Vth为负值，M2处于编程状态，其Vth为正值；如果数据为“0”，则M1处于编程状态，其Vth为正值，M2处于擦除状态，其Vth为负值。此外，正常运行时，Vcc和VccS设置为5V。以下将以nvSRAM存储单元的非易失性存储部分的初始数据为“0”时的操作进行说明。首先，打开nvSRAM存储单元的电源Vcc，nvSRAM存储单元中的电路开始充电。在t1时刻，电压达到可进行电路操作的VCC，图中所示的每个信号被固定在L（GND）或H（VCC）。此时，SRAM存储单元部分的电源VccS保持在接地电位。因此，SRAM存储单元部分的BL、/BL、DT和/DT根据t1时刻之前的状态可能会有剩余电荷。从t2时刻到t3时刻期间，WL设置为H，上述节点（电路节点）放电并设置为L。在t4时刻，当Recall=H时，非易失性存储部分的非易失性存储晶体管M1和M2通过T1和T2由Vcc充电。此时，由于VPE=L，在擦除状态下Vth为负的M2处于导通状态，而在编程状态下Vth为正的M1处于关断状态。因此，T4的漏极通过M2向Vcc充电，T3没有充电，其漏极在放电状态下保持低电平。接下来，在t5时刻，Store=H，T3和T4接通，SRAM存储单元部分的电源VccS上升。T3和T4处于打开状态，但/DT通过T2-M2-T4充电，DT未充电，因为T1-M1-T3中的M1处于关闭状态。之后，当VccS升至高于SRAM存储单元部分的工作电压，SRAM存储单元部分的P2和N1接通，P1和N2关断时，DT设置为L，/DT设置为H，M1和M2各自的存储状态（M1=编程状态，M2=擦除状态）被传输至SRAM存储单元部分，DL=L以及/DL=H作为数据“0”传输至SRAM存储单元部分以完成回读操作。如此，在SRAM存储单元部分中设置的非易失性存储部分中存储的数据“0”就可以启动后续的SRAM操作。
接下来将介绍现有技术nvSRAM存储单元的存储操作。除上述回读操作外，在SRAM操作期间还设置了Recall=L以及Store=H。通过检测电源Vcc中的电压下降启动存储操作。在图2中的t8时刻，检测到电压下降到预定电压，WL=L，随后BL和/BL放电并设置为L。此时，SRAM存储单元部分的节点DT和/DT的电压保持不变（在本例中，DT=L和/DT=H）。接下来，在t9时刻至t10时刻期间，对VPE施加负高压（例如-15V）。正电荷被注入到紧靠非易失性存储晶体管M1和M2的栅极下方的氮化物层中，M1和M2的Vth都为负值（擦除操作）。
接下来，在t11时刻至t12时刻期间，向VPE施加正高压（例如+15V），程序运行开始。由于Recall=L以及Store=H，T1和T2因为Recall=L应该关断，T4因为Store=H应该接通，但因为/DT=H和T2因为/DT=H而关断，所以T4关断。因此，M2的源极和漏极成为浮动电位，M2的沟道电压因与栅极电压VPE的耦合（电容耦合）而升高，无法获得编程操作所需的电位差。因此，M2无法编程，仍处于擦除状态。另一方面，M1连接时T1处于关断状态，但由于Store=H和DT=L，因此T3接通，M1的通道设置为L=GND。因此，由于M1的沟道电位即使在施加VPE时也保持为GND，负电荷被注入到非易失性存储晶体管M1栅极正下方的氮化物层中，其Vth变为正值，只有M1处于编程状态（编程操作）。因此，M2处于擦除状态，M1处于编程状态，这与上述回读操作期间非易失性存储部分的存储状态数据“0”相同。通过这种方式，SRAM存储单元部分的数据“0”被传输到非易失性存储部分中，这样即使电源VccS随着VCC电源的下降而下降导致SRAM存储单元部分中的数据消失，非易失性存储晶体管M1和M2仍能继续保留该数据。
如上所述，现有技术的nvSRAM存储单元由总共12个元件组成，包括6个元件组成的SRAM存储单元部分以及6个元件组成的非易失性存储部分。非易失性存储部分具有氮化硅半导体（Silicon Oxide Nitride Oxide Semiconductor，SONOS）、金属氮化物半导体（Metal Nitride Oxide Semiconductor，MNOS）、氮化硅半导体（Silicon Oxide NitrideSemiconductor，SNOS）或浮栅晶体管作为非易失性存储晶体管。因此，它不能像传统SRAM存储单元那样，使用构成逻辑电路的互补式金属绝缘体半导体（Metal InsulatorSemiconductor，MIS）晶体管的栅极和栅极绝缘膜结构来制造，也不能使用用于逻辑电路的传统互补 MIS晶体管。在逻辑电路用互补MIS晶体管的传统制造工艺中，必须增加非易失性存储晶体管的制造工艺（例如，氮化膜的形成和加工过程，或双层多晶硅栅极的形成和加工过程）。
专利文献2（JP-A-2006-66529）公开了一种具有单层多晶硅结构的非易失性存储单元的现有技术，该存储单元可在用于逻辑电路的互补MIS晶体管的常规制造工艺中制造。下面将参照附图进行说明。图4显示了一种单层多晶硅结构的非易失性存储单元的横截面结构，该结构可在用于逻辑电路的互补MIS晶体管的生产过程中制造。在图4中，N型阱区24（平均磷浓度为2×10E17cm-3）和P型阱区23（平均硼浓度为3×10E17cm-3）形成于P型硅衬底21（电阻率为10Ωcm）的表面区域。在N型阱区24中，N型杂质区33（参考图4）和P型杂质区28被深度为300nm的器件分离氧化膜22电隔离。选择晶体管ST的源极29、漏极30、栅极绝缘膜25和选择栅极26均形成于P型阱区23中，并由深度为300nm的器件分离氧化膜22电隔离。在P型杂质区28和源极29之间，有覆盖N型阱区24和P型阱区23的栅极绝缘膜25，栅极绝缘膜25的上方有一个浮动栅极27。N型阱区24和浮动栅极27之间的重叠区域用作耦合电容C2，而P型阱区23和浮动栅极27之间的重叠区域用作存储晶体管MT的沟道32。因此，编程操作期间，N型阱区24与编程字线PWL的电位连接，并控制浮动栅极27的电位。此外，在读取操作期间，N型阱区24连接到源极线Vss。在编程操作中，施加在N型阱区24上的正电压与施加在与编程位线PBL相连的P型杂质区28上的负电压之间的电位差被施加到P型杂质区28的结点上。由带间隧道现象（BTBT，Band to Band Tunneling）产生的热电子31被注入浮动栅极27，通过与N型阱区24的静电耦合，浮动栅极27被提升到正电位，电子被积聚。
图5显示了一种非易失性存储单元的等效电路图，该存储单元采用单层多晶硅结构，可使用用于逻辑电路的互补MIS晶体管制造工艺来制造。在图5中，具有栅极电容C1的存储晶体管MT的浮动栅极与耦合电容C2相连接，源极与电荷注入区的结电容CJ相连，存储晶体管MT的漏极与选择晶体管ST相连，选择晶体管ST的栅极连接读取字线RWL。选择晶体管ST的漏极连接到读取位线RBL，电荷注入区连接到编程位线PBL，耦合电容C2连接到编程字线PWL。耦合电容C2的电容值被设计为等于存储晶体管MT的栅极电容和电荷注入区域的结电容CJ的总和，与浮动栅极的静电耦合比约为0.5。
如图6所示的单层多晶硅结构的非易失性存储单元的平面结构，这种存储单元可以使用用于逻辑电路的互补MIS晶体管制造工艺来制造。在图6中，有源区41横跨N型阱区34和P型阱区。在有源区41内布置有选择晶体管的漏极30、选择栅极（图中未示出）和源极29以及P型杂质区33。在源极29和P型杂质区33之间布置有一个浮动栅极（图中未示出），漏极30通过一个接触孔44连接到由第一金属膜46构成的读取位线RBL线45，第一金属膜46通过连接孔47连接到由第二金属膜构成的编程位线PBL线48。在读取数据时，N型阱区34充当编程字线和用于读取的共源线。
图7显示了现有技术中标准CMOS工艺（单层多晶硅结构）制造的非易失性存储单元的工作电压条件。在编程操作（Program）中，向编程字线PWL施加正电压（如3.3V，即电源电压），然后向编程位线PBL施加负电压（如-2V）。如此，由BTBT产生的热电子被注入至浮动栅极。在此编程操作中，编程位线PBL上的电流约为100nA，写入时间约为10µs，写入后存储晶体管的阈值电压约为5V。
在读取操作（Read）中，向读取位线RBL施加约1V的电压，然后向选择晶体管的栅极RWL施加3.3V的电压（电源电压），存储晶体管接通。这是通过判断存储晶体管是处于导通或非导通状态来实现的。
有几种方法可以擦除具有单层多晶硅结构的非易失性存储单元，这种存储单元可以使用现有技术中用于逻辑电路的互补MIS晶体管制造工艺来制造。第一次擦除操作（Erase(1)）是通过向编程位线PBL和编程字线PWL施加5V的正电压，并通过F-N隧道电流将电子从浮动栅极发射到P型杂质区来完成的。擦除时间约为200ms，擦除后存储晶体管的阈值电压约为0.5V。在第二次擦除操作（Erase(2)）中，向编程位线PBL和选择栅极RWL施加6V电压，以打开选择晶体管并将源极29充电至5.5V的电位。电子通过F-N隧道电流从浮动栅极发射到源极。擦除时间约为100ms，擦除后存储晶体管的阈值电压约为0.3V。
图8a至图8d显示了具有单层多晶硅结构的非易失性存储单元的制造工艺的各个步骤对应的截面结构，该存储单元可在现有技术中用于逻辑电路的互补MIS晶体管的制造工艺中制造。每个截面图对应图6所示的平面结构中CC’所指示的方向。
图8a所示的制造工艺步骤中，通过如下方法在P型硅衬底121（电阻率10Ωcm）表面的所需区域形成平面化浅沟槽隔离区124、一个N型阱区122和一个P型阱区123。通过干法刻蚀形成开口，采用化学气相沉积（以下简称CVD）法形成氧化硅膜，采用化学机械抛光（以下简称CMP）法形成深度300nm的平面化浅沟槽隔离区（以下简称STI）。然后通过热氧化法生长出厚度为10nm的表面氧化膜140。通过离子注入法（能量为1MeV/注入剂量为1×10E13cm-2、能量为500keV/注入剂量为3×10E12cm-2和能量为150keV/注入剂量为1×10E12cm-2）植入P（磷）离子，以形成N型阱区122。通过离子注入法（能量为500keV/注入剂量为1×10E13cm-2、能量为150keV/注入剂量为3×10E12cm-2和能量为50keV/注入剂量为1×10E12cm-2）植入B（硼）离子，以形成P型阱区123。
在图8b所示的制造工艺步骤中包括以下工序。通过湿蚀刻法去除表面氧化膜后，用热氧化法生长出厚度为7nm的栅极氧化膜125，然后通过离子注入法将加速能量为10keV的P离子（注入量为4×10E15cm-2）注入到通过CVD法沉积的厚度为200nm的多晶硅薄膜中。注入后，用光刻法和干法蚀刻法处理薄膜，形成浮动栅极126和选择栅极127，然后用光刻法进行掩膜，再用离子注入法进行处理。P型杂质区128是通过注入加速能量为10keV的BF2（二氟化硼）离子（注入量为1.5×10E15cm-2）形成的，采用光刻法对光刻胶掩膜141进行图案化，并植入加速能量为10keV的As（砷）离子142（注入量为1.5×10E15cm-2）以形成选择晶体管的源极130和漏极129。
接下来图8c所示的制造工艺步骤中包括以下工序。用灰化法去除并清洗光刻胶掩膜141后，通过CVD法沉积形成厚度为80nm的氧化膜侧隔板131，并用通过回刻蚀法进行处理。仅向P型杂质区128注入加速能量为20keV的BF2离子（注入量为2×10E15cm-2），然后仅向源极130和漏极注入加速能量为30keV的As（砷）离子（注入量为2×10E15cm-2）。在氮气环境中进行于1000°C下进行10秒钟的高温热处理，在浮置栅极126和选择栅极127以及暴露的衬底表面上生长厚度为50nm的硅化钴薄膜132和硅化钴薄膜133，通过CVD法沉积氧化硅薄膜，形成厚度为800nm的接触夹层薄膜134，并通过CMP方法进行平坦化处理。通过光刻和干蚀刻开出孔径为0.3µm的接触孔，通过CVD法沉积和CMP法进行平坦化处理嵌入钨插片135。
图8d制造工艺步骤中，采用溅射法、光刻法和干法蚀刻法沉积厚度为500nm的铝制成的第一层金属互联层136和第一层金属互联层137，采用CVD法沉积氧化硅薄膜，采用CMP法平面化形成厚度为800nm的第一中间膜138。通过光刻和干蚀刻技术打开一个孔径为0.3μm的通孔，嵌入一个通过CVD沉积并通过CMP平面化的钨插片139。通过溅射法、光刻法和干法蚀刻法形成厚度为500nm的铝制第二金属布线143。该现有技术的标准CMOS工艺（单层多晶硅结构）展示了完成非易失性存储单元主要部分的制造工艺，该非易失性存储单元可使用本现有技术的标准CMOS工艺（单层多晶硅结构）制造。
发明内容
本申请一些实施例提供一种可进行SRAM操作的电擦除非易失性半导体存储装置，至少能够进行RAM操作和RAM数据的非易失性存储，降低非易失性半导体存储装置的制造成本的同时可以提高集成密度。
本申请实施例一方面提供了一种可进行SRAM操作的电擦除非易失性半导体存储装置，包括：存储单元，存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；存储单元由SRAM存储单元部分和非易失性存储部分组成，SRAM存储单元部分由6个半导体元件组成，非易失性存储部分由4个半导体元件组成；SRAM存储单元部分包括一个CMOS触发器，CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；CMOS触发器具有互补的正相存储节点和反相存储节点，正相存储节点通过第一N型沟道晶体管与位线连接，反相存储节点通过第二N型沟道晶体管与反相位线连接；CMOS触发器连接SRAM存储单元的电源电压VCC以及接地电压VSS；第一N型沟道晶体管的栅极以及第二N型沟道晶体管的栅极连接字线；非易失性存储部分包括两组元件，每组元件包括2个半导体元件，其中，每组元件包括由N型沟道晶体管构成的传输栅晶体管以及由P型沟道晶体管构成的存储晶体管；传输栅晶体管和存储晶体管串联连接；不同传输栅晶体管的漏极分别对应连接SRAM存储单元部分的正相存储节点和反相存储节点；传输栅晶体管的栅极与第一控制信号相连；传输栅晶体管的源极与存储晶体管的漏极相连；存储晶体管的栅极设置为电气浮置；存储晶体管的源极与第二控制信号相连；存储晶体管的阱电极与第一阱电位相连；其中，存储单元包括10个半导体元件。
在一些实施例中，在存储单元的非易失性存储部分对存储晶体管进行擦除操作和编程操作的方法包括：在存储单元的非易失性存储部分对存储晶体管进行擦除操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为接地电压VSS，从而关闭传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；在存储单元的非易失性存储部分对存储晶体管进行编程操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为电源电压VCC，从而导通传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置。
在一些实施例中，在构成存储单元的半导体元件的排布中，存储单元在阱区中的排列方法包括：在构成SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；分别在第一N型阱区的两侧置第一P型阱区以及第二P型阱区；在第一P型阱区和第二P型阱区中，分别对应设置2个构成SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件，在第一P型阱区和第二P型阱区中，分别对应设置1个非易失性存储部分的N型沟道晶体管元件；分别在第一P型阱区以及第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在第二N型阱区和第三N型阱区中，分别对应设置1个非易失性存储部分的P型沟道晶体管元件。
本申请实施例另一方面还提供了一种可进行SRAM操作的电擦除非易失性半导体存储装置，包括：存储单元，存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；存储单元包括SRAM存储单元部分和非易失性存储部分，SRAM存储单元部分由6个半导体元件组成，非易失性存储部分由6个半导体元件组成；SRAM存储单元部分包括一个CMOS触发器，CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；CMOS触发器具有互补的正相存储节点和反相存储节点，正相存储节点通过第一N型沟道晶体管与位线连接，反相存储节点通过第二N型沟道晶体管与反相位线连接；CMOS触发器连接SRAM存储单元的电源电压VCC以及接地电压VSS；第一N型沟道晶体管的栅极以及第二N型沟道晶体管的栅极连接字线；非易失性存储部分包括两组元件，每组元件包括3个半导体元件，其中，每组元件中的3个半导体元件分别为，由N型沟道晶体管构成的传输栅晶体管、由P型沟道晶体管构成的存储晶体管、由P型沟道晶体管构成的电容器；传输栅晶体管和存储晶体管串联连接；不同传输栅晶体管的漏极分别对应连接SRAM存储单元部分的正相存储节点和反相存储节点；传输栅晶体管的栅极与第一控制信号相连；传输栅晶体管的源极与存储晶体管的漏极相连；存储晶体管的栅极与电容器的栅极相连，且设置为电气浮置；存储晶体管的源极与第二控制信号相连；存储晶体管的阱电极与第一阱电位相连；电容器的源极、漏极以及阱电极均与第三控制信号相连；其中，存储单元包括12个半导体元件。
在一些实施例中，在存储单元的非易失性存储部分对存储晶体管进行擦除操作和编程操作的方法包括：在对存储单元的非易失性存储部分的存储晶体管进行擦除操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为接地电压VSS，从而关闭传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；将连接到非易失性存储部分中的电容器的第三控制信号设置为电源电压VCC；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；通过将连接到非易失性存储部分的电容器的第三控制信号从电源电压VCC转换到接地电压VSS，执行擦除操作；在存储单元的非易失性存储部分对存储晶体管进行编程操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为电源电压VCC，从而导通传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；将连接到非易失性存储部分的电容器的第三控制信号设置为接地电压VSS；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；通过将连接到非易失性存储部分的电容器的第三控制信号从接地电压VSS转换到电源电压VCC，执行编程操作。
在一些实施例中，在构成存储单元的半导体元件的排布中，存储单元在阱区中的排列方法包括：在构成SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；分别在第一N型阱区的两侧设置第一P型阱区以及第二P型阱区；在第一P型阱区和第二P型阱区中，分别对应设置2个构成SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件；分别在第一P型阱区以及第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在第二N型阱区和第三N型阱区中，分别对应设置1个非易失性存储部分的P型沟道晶体管元件；分别在第二N型阱区和第三N型阱区的外侧对应设置第三P型阱区和第四P型阱区；在第三P型阱区和第四P型阱区中，分别对应设置1个非易失性存储部分的N型沟道晶体管元件；分别在第三P型阱区和第四P型阱区的外侧对应设置第四N型阱区和第五N型阱区；在第四N型阱区和第五N型阱区中，分别对应设置1个非易失性存储部分的由P型沟道晶体管构成的电容器。
本申请实施例提供的技术方案至少具有以下优点：
在本申请实施例提供的nvSRAM存储单元中，非易失性存储部分不是由包括两个非易失性存储晶体管元件在内的6个元件组成，而是由包括2个非易失性存储晶体管元件在内的4个元件组成，由两组串联的非易失性存储晶体管和N型沟道晶体管组成。与传统的SRAM存储单元一样，构成非易失性存储部分的非易失性存储晶体管和N型沟道晶体管在制造时采用了单层多晶硅栅极和互补MIS晶体管的栅极电介质结构。此外，非易失性存储部分的非易失性存储晶体管和N型沟道晶体管是以构成逻辑电路的互补MIS晶体管的单层多晶硅栅极和栅极电介质结构制造。所以，不需要为现有技术或传统的nvSRAM存储单元的制造追加SONOS、MNOS、SNOS和浮动栅结构的制造工序，能够降低制造成本。另外，本申请实施例的nvSRAM存储单元中的元件全部由同一制造工序的单层多晶硅栅极的互补MIS晶体管构成，因此与需要追加加工工序的现有技术的nvSRAM存储单元相比，能够实现高集成化。此外，在进行存储操作时，非易失性存储部分的非易失性存储晶体管的擦除操作和编程操作在所有非易失性存储部分同时集体进行，从而可以避免干扰问题。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为现有技术中nvSRAM存储单元结构的等效电路图；
图2为现有技术中nvSRAM存储单元运行时各电源电压和各控制信号随时间变化的时序图；
图3为现有技术中nvSRAM存储单元的各个操作中非易失性存储晶体管M1和M2的栅极阈值电压状态；
图4为现有技术中单层多晶硅结构的非易失性存储单元的剖面结构示意图；
图5为现有技术中单层多晶硅结构的非易失性存储单元的等效电路图；
图6为现有技术中单层多晶硅结构的非易失性存储单元的平面结构图；
图7为现有技术中单层多晶硅结构的非易失性存储单元的工作电压条件；
图8a为现有技术中单层多晶硅结构的非易失性存储单元的一种制造工序对应的剖面结构示意图；
图8b为现有技术中单层多晶硅结构的非易失性存储单元的另一种制造工序对应的剖面结构示意图；
图8c为现有技术中单层多晶硅结构的非易失性存储单元的又一种制造工序对应的剖面结构示意图；
图8d为现有技术中单层多晶硅结构的非易失性存储单元的再一种制造工序对应的剖面结构示意图；
图9为本申请一实施例提供的一种可进行SRAM操作的电擦除非易失性半导体存储装置的nvSRAM存储单元的等效电路图；
图10为本申请一实施例提供的一种nvSRAM存储单元运行时各电源电压和各控制信号随时间变化的时序图；
图11为本申请一实施例提供的一种nvSRAM存储单元的各个操作中非易失性存储晶体管MP1和MP2的栅极阈值电压状态；
图12为本申请一实施例提供的一种nvSRAM存储单元的工作电压；
图13中的（a）为本申请一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；
图13中的（b）为本申请一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图；
图14中的（a）为本申请一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；
图14中的（b）为本申请一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图；
图15为本申请另一实施例提供的一种可进行SRAM操作的电擦除非易失性半导体存储装置的存储单元的等效电路图；
图16为本申请另一实施例提供的一种nvSRAM存储单元运行时各电源电压和各控制信号随时间变化的时序图；
图17为本申请另一实施例提供的一种nvSRAM存储单元的各个操作中非易失性存储晶体管MP1和MP2的栅极阈值电压状态；
图18为本申请另一实施例提供的一种nvSRAM存储单元的工作电压；
图19中的（a）为本申请另一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；
图19中的（b）为本申请另一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图；
图20中的（A）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置沿（a）方向的截面图；
图20中的（B）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置沿（b）方向的截面图；
图20中的（C）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图。
具体实施方式
由背景技术可知，现有技术的nvSRAM存储单元由SRAM存储单元部分和非易失性存储部分组成，如上述专利文献1和非专利文献1所述。在非易失性存储单元中使用了SONOS、MNOS、SNOS和浮动栅晶体管。因此，它不能像传统的SRAM存储单元部分那样，使用构成逻辑电路的互补式金属绝缘体半导体晶体管的栅极和栅极绝缘膜结构来制造，也不能使用用于逻辑电路的传统互补MIS晶体管。在逻辑电路用互补MIS晶体管的传统制造工艺中，必须增加非易失性存储晶体管的制造工艺（例如，氮化膜的形成和加工过程，或双层多晶硅栅极的形成和加工过程）。
如上述专利文献1和非专利文献1所述，现有技术的nvSRAM存储单元总共由12个元件组成，其中6个元件组成SRAM存储单元部分，6个元件组成非易失性存储部分。SRAM存储单元部分的配置与传统SRAM存储单元相同，但非易失性存储部分的6个元件与传统SRAM相比增加了元件数量和存储单元的面积。因此与使用相同制造工艺的SRAM相比难以提高容量，存储单元的面积比传统SRAM大。
此外，越来越多的nvSRAM产品需要在较低的电压下工作，如Vcc=1.2V。然而，上述非易失性存储晶体管越来越难以通过在GND/Vcc范围内设置的栅极电压来控制其导通和关断状态，从而使低压操作成为一项挑战。
另一方面，如上述专利文献2所示，现有技术中的逻辑电路互补MIS晶体管的制造工艺中可制造出具有单层多晶硅结构的非易失性存储单元，该非易失性存储单元具有单层多晶硅结构，可通过向浮动栅极注入由BTBT现象（在字线PWL上施加正电压（3.3V）后，在编程位线PBL上施加负电压（-2V））产生的热电子，从而实现了编程操作。然而，根据专利文献3（JP-A-2009-239161）所示，具有单层多晶硅结构的非易失性存储单元可在专利文献2的现有技术中用于逻辑电路的互补MIS晶体管的制造工艺中制造。当多个存储单元排列成一个阵列时，相邻的存储单元共享编程位线PBL和编程字线PWL，因此在写入过程中会发生干扰出现写入错误的问题。
此外，如上述专利文献2所示，在现有技术中，在用于逻辑电路的互补MIS晶体管的制造过程中可以制造出具有单层多晶硅结构的非易失性存储单元，在利用 BTBT现象进行编程操作时，必须在编程位线 PBL 上施加负电压，例如-2V。这就需要外围电路向编程位线PBL施加负电压，从而造成了电路数量增加的问题。本发明人等提出了使用P型沟道晶体管构成的浮动栅结构的非易失性存储晶体管和利用BTBT现象的编程方法（例如非专利文献2[A 60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot-Electron Injection (B4-Flash)， S. Shukuri, N.Ajika, M. Mihara, K. Kobayashi, T. Endoh and M. Nakashima, Symposium on VLSITech., Technical Digest, pp. 20-21, 2006]和非专利文献3[True 6F2 NOR FlashMemory Technology–Impact of Floating Gate B4-Flash on NOR Sailing，S．Shimizu，S．Shukuri，N．Ajika，T．Ogura，M．Mihara，Y．Kawajiri，K．Kobayashi and M. Nakashima，Proceedings of IMW, pp.95-96, 2011]），表明了在编程过程中，源极和漏极的外加电压在选择期间可设置为0V，在非选择期间可设置为约1.8V，而无需使用负电压。
此外，研究表明，在使用现有技术中用于逻辑电路的互补MIS晶体管制造工艺制造的具有单层多晶硅结构的非易失性存储单元的读取操作中，其浮动栅极决定与其栅极相连的N型沟道晶体管是接通（导通）还是断开（不导通）。在其他专利文献4（US5440159）、专利文献5（US5504706）、专利文献6（US6631087）和专利文献7（US6166954）中所示，采用单层多晶硅结构的非易失性存储单元可使用用于逻辑电路的互补 MIS晶体管制造工艺进行制造，该结构同样具有将N型沟道晶体管的栅极与浮动栅极相连接的结构。然而，在非专利文献4[Advantage of Floating Gate B4-Flash over Retention Reliability after Cycling– Characterization by Variation of Transconductance, S. Shukuri, N. Ajika, S.Shimizu, M. Mihara, Y. Kawajiri, T. Ogura , K. Kobayashi and M. Nakashima,Proceedings of NVSMW, pp.16-19, 2008] 中的图12至图13，本发明人比较了具有由N型沟道晶体管和P型沟道晶体管组成的浮动栅结构的非易失性存储晶体管的数据保持特性，发现采用由P型沟道晶体管组成的浮动栅结构的非易失性存储晶体管在较高温度下具有较高的数据保持特性（例如，在150°C温度下，经过100万次重写后，数据保持时间超过10年），即使经过多次重写也是如此。因此，采用单层多晶硅结构的非易失性存储单元可以使用现有技术中用于逻辑电路的互补MIS晶体管制造工艺来制造，但由于其浮动栅极与N型沟道晶体管相连，因此在重写后存在数据保留可靠性问题。
本申请一实施例提供了一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行RAM操作和RAM数据的非易失性存储，包括：存储单元，存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；存储单元由SRAM存储单元部分和非易失性存储部分组成，SRAM存储单元部分由6个半导体元件组成，非易失性存储部分由4个半导体元件组成；SRAM存储单元部分包括一个CMOS触发器，CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；CMOS触发器具有互补的正相存储节点和反相存储节点，正相存储节点通过第一N型沟道晶体管与位线连接，反相存储节点通过第二N型沟道晶体管与反相位线连接；CMOS触发器连接SRAM存储单元的电源电压VCC以及接地电压VSS；第一N型沟道晶体管的栅极以及第二N型沟道晶体管的栅极连接字线；非易失性存储部分包括两组元件，每组元件包括2个半导体元件，其中，每组元件包括由N型沟道晶体管构成的传输栅晶体管以及由P型沟道晶体管构成的存储晶体管；传输栅晶体管和存储晶体管串联连接；不同传输栅晶体管的漏极分别对应连接SRAM存储单元部分的正相存储节点和反相存储节点；传输栅晶体管的栅极与第一控制信号相连；传输栅晶体管的源极与存储晶体管的漏极相连；存储晶体管的栅极设置为电气浮置；存储晶体管的源极与第二控制信号相连；存储晶体管的阱电极与第一阱电位相连；其中，存储单元包括10个半导体元件。
根据本发明，在nvSRAM存储单元中，非易失性存储部分不是由包括两个非易失性存储晶体管元件在内的6个元件组成，而是由包括2个非易失性存储晶体管元件在内的4个元件组成，由两组串联的非易失性存储晶体管和N型沟道晶体管组成。与传统的SRAM存储单元一样，构成非易失性存储部分的非易失性存储晶体管和N型沟道晶体管在制造时采用了单层多晶硅栅极和互补MIS晶体管的栅极电介质结构。
根据本发明，在nvSRAM存储单元中，非易失性存储部分的非易失性存储晶体管和N型沟道晶体管是以构成逻辑电路的互补MIS晶体管的单层多晶硅栅极和栅极电介质结构制造。所以，不需要为现有技术或传统的nvSRAM存储单元的制造追加SONOS、MNOS、SNOS和浮动栅结构的制造工序，能够降低制造成本。
另外，本发明的nvSRAM存储单元中的元件全部由同一制造工序的单层多晶硅栅极的互补MIS晶体管构成，因此与需要追加加工工序的现有技术的nvSRAM存储单元相比，能够实现高集成化。
此外，在进行存储操作时，非易失性存储部分的非易失性存储晶体管的擦除操作和编程操作在所有非易失性存储部分同时集体进行，从而避免了上述专利文献2中指出的干扰问题。
另一方面，非易失性存储部分由4个元件组成，包括两组非易失性存储晶体管和N型沟道晶体管，nvSRAM存储单元中的元件数量可减少到10个，从而实现了比传统nvSRAM更大的存储器容量。此外，由于非易失性存储晶体管由P型沟道晶体管组成，因此可以实现一种非易失性半导体存储装置，该装置可以在无需电源的情况下进行易失性RAM操作和RAM数据的非易失性存储，并且具有较高的数据保留可靠性。
在一些实施例中，在存储单元的非易失性存储部分对存储晶体管进行擦除操作和编程操作的方法包括：在存储单元的非易失性存储部分对存储晶体管进行擦除操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为接地电压VSS，从而关闭传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；在存储单元的非易失性存储部分对存储晶体管进行编程操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为电源电压VCC，从而导通传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置。
这样，在关机前的存储操作中，就不需要为非易失性存储晶体管的擦除和编程施加负高压，从而省去了产生和控制负高压的电路，减少了电路面积。
在一些实施例中，在构成存储单元的半导体元件的排布中，存储单元在阱区中的排列方法包括：在构成SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；分别在第一N型阱区的两侧置第一P型阱区以及第二P型阱区；在第一P型阱区和第二P型阱区中，分别对应设置2个构成SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件，在第一P型阱区和第二P型阱区中，分别对应设置1个非易失性存储部分的N型沟道晶体管元件；分别在第一P型阱区以及第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在第二N型阱区和第三N型阱区中，分别对应设置1个非易失性存储部分的P型沟道晶体管元件。
这样，在向非易失性存储晶体管施加高压时，非易失性存储晶体管的N型阱区与SRAM存储单元部分的N型阱区就能充分分离，从而防止对SRAM存储单元部分造成电气干扰。
本申请实施例另一方面还提供了一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行RAM操作和RAM数据的非易失性存储，包括：存储单元，存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；存储单元包括SRAM存储单元部分和非易失性存储部分，SRAM存储单元部分由6个半导体元件组成，非易失性存储部分由6个半导体元件组成；SRAM存储单元部分包括一个CMOS触发器，CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；CMOS触发器具有互补的正相存储节点和反相存储节点，正相存储节点通过第一N型沟道晶体管与位线连接，反相存储节点通过第二N型沟道晶体管与反相位线连接；CMOS触发器连接SRAM存储单元的电源电压VCC以及接地电压VSS；第一N型沟道晶体管的栅极以及第二N型沟道晶体管的栅极连接字线；非易失性存储部分包括两组元件，每组元件包括3个半导体元件，其中，每组元件中的3个半导体元件分别为，由N型沟道晶体管构成的传输栅晶体管、由P型沟道晶体管构成的存储晶体管、由P型沟道晶体管构成的电容器；传输栅晶体管和存储晶体管串联连接；不同传输栅晶体管的漏极分别对应连接SRAM存储单元部分的正相存储节点和反相存储节点；传输栅晶体管的栅极与第一控制信号相连；传输栅晶体管的源极与存储晶体管的漏极相连；存储晶体管的栅极与电容器的栅极相连，且设置为电气浮置；存储晶体管的源极与第二控制信号相连；存储晶体管的阱电极与第一阱电位相连；电容器的源极、漏极以及阱电极均与第三控制信号相连；其中，存储单元包括12个半导体元件。
根据本发明，非易失性存储部分的非易失性存储晶体管和N型沟道晶体管是以构成逻辑电路的互补MIS晶体管的单层多晶硅栅极和栅极电介质结构制造。所以，不需要为现有技术或传统的nvSRAM存储单元的制造追加SONOS、MNOS、SNOS和浮动栅结构的制造工序，能够降低制造成本。
另外，本发明的nvSRAM存储单元中的元件全部由同一制造工序的单层多晶硅栅极的互补MIS晶体管构成，因此与需要追加加工工序的现有技术的nvSRAM存储单元相比，能够实现高集成化。
此外，在进行存储操作时，非易失性存储部分的非易失性存储晶体管的擦除操作和编程操作在所有非易失性存储部分同时集体进行，从而避免了上述专利文献2中指出的干扰问题。
在一些实施例中，在存储单元的非易失性存储部分对存储晶体管进行擦除操作和编程操作的方法包括：在对存储单元的非易失性存储部分的存储晶体管进行擦除操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为接地电压VSS，从而关闭传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；将连接到非易失性存储部分中的电容器的第三控制信号设置为电源电压VCC；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；通过将连接到非易失性存储部分的电容器的第三控制信号从电源电压VCC转换到接地电压VSS，执行擦除操作；在存储单元的非易失性存储部分对存储晶体管进行编程操作期间：将连接到传输栅晶体管的栅极的第一控制信号设置为电源电压VCC，从而导通传输栅晶体管；向连接到存储晶体管的阱电极的第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；将连接到非易失性存储部分的电容器的第三控制信号设置为接地电压VSS；将存储晶体管的源极充电至电源电压VCC后，存储晶体管的源极电气浮置；通过将连接到非易失性存储部分的电容器的第三控制信号从接地电压VSS转换到电源电压VCC，执行编程操作。
这样，作为非易失性存储晶体管的P型沟道晶体管的浮动栅极电位受到由非易失性存储器的P型沟道晶体管组成的电容器的控制信号进行控制。由于电压的高低由电源电压VCC控制，因此可以提高非易失性存储晶体管的擦除和编程效率，缩短擦除和编程时间。
在一些实施例中，在构成存储单元的半导体元件的排布中，存储单元在阱区中的排列方法包括：在构成SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；分别在第一N型阱区的两侧设置第一P型阱区以及第二P型阱区；在第一P型阱区和第二P型阱区中，分别对应设置2个构成SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件；分别在第一P型阱区以及第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在第二N型阱区和第三N型阱区中，分别对应设置1个非易失性存储部分的P型沟道晶体管元件；分别在第二N型阱区和第三N型阱区的外侧对应设置第三P型阱区和第四P型阱区；在第三P型阱区和第四P型阱区中，分别对应设置1个非易失性存储部分的N型沟道晶体管元件；分别在第三P型阱区和第四P型阱区的外侧对应设置第四N型阱区和第五N型阱区；在第四N型阱区和第五N型阱区中，分别对应设置1个非易失性存储部分的由P型沟道晶体管构成的电容器。
这样，在向非易失性存储晶体管施加高压时，非易失性存储晶体管的N型阱区与SRAM存储单元部分的N型阱区就能充分分离，从而防止对SRAM存储单元部分造成电气干扰。
此外，非易失性存储部分中由P型沟道晶体管组成的电容器所在N型阱区位于最外侧，且上述电容器的控制信号是共享的，因此在重复设置存储单元的阵列布局中，相邻存储单元中的非易失性存储部分中由P型沟道晶体管组成的电容器共享N型阱区，从而可以实现更高效的存储单元布局和更高的集成度。
图9为本申请一实施例提供的一种可进行SRAM操作的电擦除非易失性半导体存储装置的nvSRAM存储单元的等效电路图。
以下将结合图9对操作nvSRAM存储单元的控制信号和电源进行说明。在图9中，可进行SRAM操作的电擦除非易失性半导体存储装置包括nvSRAM存储单元，nvSRAM存储单元由一个SRAM存储单元部分和一个非易失性存储部分组成，与上述现有技术中的示例相同。在本示例中，非易失性存储部分由两组串联元件组成，每组元件都与SRAM存储单元部分的存储节点（电路节点）DT或/DT相连。上述现有技术示例相同，SRAM存储单元部分由带有单层多晶硅栅极的互补MIS晶体管组成，而非易失性存储部分与现有技术示例不同，非易失性存储部分是由带有单层多晶硅栅极的互补MIS晶体管组成。非易失性存储晶体管MP1和非易失性存储晶体管MP2由互补MIS晶体管组成，具有单层多晶硅栅极，其栅极是浮动的，无需连接信号线。此外，该非易失性存储晶体管MP1和非易失性存储晶体管MP2分别与N型沟道晶体管T1和N型沟道晶体管T2串联，后者是采用单层多晶硅栅极的互补MIS晶体管制成的传输栅极晶体管。串联的非易失性存储晶体管MP1和N型沟道晶体管T1（MP1-T1）连接在SRAM存储单元部分的存储节点DT和信号线SL之间，串联的非易失性存储晶体管MP2和N型沟道晶体管T2（MP2-T2）连接在SRAM存储单元部分的存储节点/DT与信号线SL之间。图7所示的控制信号与上述现有技术示例中的图1相同，GND是接地电位，BL是位线，/BL是与其反相数据相对应的反相位线，WL是SRAM存储单元部分中的字线，VNW表示在对非易失性存储部分的非易失性存储晶体管（M1和M2）所使用的阱电位，TGC表示对N型沟道晶体管T1和T2导通或者关断的控制信号，但在本实施例中，不需要STORE信号。另一方面，对于非易失性存储晶体管MP1和非易失性存储晶体管MP2的编程和擦除操作，其N型阱电位与SRAM存储单元部分中P型沟道晶体管P1和P型沟道晶体管P2的N型阱区无关，而是连接到VNW电源。
图10显示了本申请一实施例的nvSRAM存储单元的操作示例，其操作时序图按上述现有技术中的回读操作、SRAM操作和存储操作顺序排列。不过，由于SRAM存储单元部分与上文所述的现有技术SRAM相同，因此其操作也相同，所以省略了对SRAM操作的描述。图11显示了非易失性存储晶体管MP1的阈值电压（Vth）状态和非易失性存储晶体管MP2的阈值电压（Vth）状态与后续操作说明的对应关系。在下文的解释中，数据“0”的情况与上述现有技术中的例子相同。
首先，打开nvSRAM电源电压VCC，nvSRAM（未显示）中的电路开始充电。与此同时，VNW上升至电源电压VCC。在t1时刻时，电路达到可以工作的电源电压VCC，WL、TGC和SL设置为低电平（VSS/GND），VNW设置为高电平（VCC）。此时，SRAM存储单元部分的电源VccS保持在接地电平。因此，SRAM存储单元部分的BL、/BL、DT和/DT是不确定的，可能会出现电荷残余，所以在t2时刻至t3时刻期间，将WL设置为H（高电平），对这些电路节点放电并设置为L（低电平）。在t4时刻至t6时刻期间，当TGC=H时，非易失性存储部分中的非易失性存储晶体管（MP1、MP2）通过传输栅极晶体管（T1、T2）和设置为L/GND的SL线路接地。例如，在数据“0”的情况下，Vth为正的P型沟道晶体管MP1为“开”状态，Vth为负的P型沟道晶体管MP2为“关”状态。TGC=H时，传输栅极晶体管（T1、T2）处于开启状态，因此节点DT通过存储晶体管MP1放电至接地电位，节点/DT处于浮动状态，因为存储晶体管MP2处于关闭状态。在t5时刻，当VccS开始上升并超过SRAM存储单元部分的工作电压时，SRAM存储单元部分中的P2和N1处于开启状态，而P1和N2处于关闭状态，因此DT被放电至低电平，而/DT被充电至高电平。当TGC在t6时刻切换到L时，SRAM存储单元部分的存储节点DT固定为L，/DT固定为H。因此，与数据“0”、MP1（编程状态）、MP2（擦除状态）相对应的非易失性存储部分的状态将作为数据“0”（DT=L，/DT=H）传输到SRAM存储单元部分。将非易失性存储部分中的数据传输至SRAM存储单元部分的回读操作完成，此后可进行SRAM操作。这样，存储在非易失性存储部分的数据“0”就会被设置到SRAM存储单元部分，在t7时刻，VccS升至预定电压，之后SRAM运行开始。在数据“1”的情况下，MP1和MP2的状态与上述现有技术中的图7所示的相反，DT和/DT的充放电关系也与上述现有技术中的图7所示的相反，因此DT=H，/DT=L。在本实施例中，SRAM存储单元部分采用CMOS配置，因此可以省略t2时刻至t3时刻内WL=H的放电操作。
接下来将介绍上述实施方案的存储操作。除上述回读操作外，在SRAM运行期间还设置了TGC=L和VNW=H。在此状态下，非易失性存储部分的传输栅晶体管（T1、T2）处于关断状态，因此SRAM存储单元部分的存储器节点DT和/DT与非易失性存储部分断开了电气连接，SRAM从此时开始运行。图10显示，从t7时刻开始到t8时刻这段时间内，SRAM可以运行。
存储操作是对SRAM存储单元部分的数据进行非易失性备份，例如，当电源电压VCC压降而超过预定电压时启动。在t8时刻，检测到电压下降到预定电压（VSW），WL=L，随后BL和/BL放电并设置为L。这样，SRAM存储单元部分中节点DT和/DT的L或H状态（在本例中，数据“0”的情况下，DT=L，/DT=H）将被保留。接下来，在t9时刻至t10时刻期间，SL将充电至VCC，以便对非易失性存储晶体管（MP1、MP2）执行擦除操作。接下来，在t10时刻时，SL充电完成，SL电气浮置，正高压VPEW（例如5V至7V）被施加到VNW上。这导致F-N隧道现象，即电子从设置为浮动的非易失性存储晶体管（MP1、MP2）的栅极逸出，其Vth为负（擦除操作）。然后启动非易失性存储晶体管（MP1、MP2）的编程操作。在t11时，SL向VCC充电，在t12时刻时结束，此时SL处于电气浮置。在t12时刻，TGC=H，SRAM存储单元部分的DT和/DT电位（VccS或VSS/GND）被提供给非易失性存储晶体管（MP1、MP2）。接下来，在t13时刻时，正高压VPPW（例如+5V）被施加到VNW上，程序运行开始。此时，非易失性存储晶体管MP1的漏极与节点DT相连，且为L，因此会出现上述BTBT现象，电子被注入至非易失性存储晶体管MP1的栅极，MP1的栅极处于浮动状态，MP1的栅极的Vth为正值（编程操作）。另一方面，对于非易失性存储晶体管MP2，其漏极侧连接到节点/DT并为H，因此不会出现上述BTBT现象，MP2的Vth也不会发生偏移，擦除状态的Vth（Vth为负）保持不变。在t14时刻，VNW的正高压VPPW应用终止，TGC=L和SL=L完成程序运行。这样，SRAM存储单元部分中的数据“0”被传送到非易失性存储部分中。此后，VCC电源进一步下降，在t15时刻到达预设电压VDIS时，关闭SRAM存储单元部分的电源VccS，SRAM存储单元部分的电源关闭，存储操作完成。如上所述，即使SRAM存储单元部分中的数据因断电而丢失，数据“0”仍作为其Vth保留在非易失性存储晶体管（MP1、MP2）中（MP1处于编程状态，MP2处于擦除状态）。图12表示了图10所示的各信号和电源的电压设置，用于本实施例中nvSRAM存储单元的上述各项操作。
图13中的（a）为本申请一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；图13中的（b）为本申请一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图。因此，没有标明元件之间的距离和尺寸（大小），也部分省略了每个元件和元件之间的接线。图9的相应等效电路图也显示在图13的底部。如图13所示，本实施例的nvSRAM存储单元的SRAM存储单元部分中的P型沟道晶体管（P1、P2）形成于N型阱区中。SRAM存储单元部分的其他N型通道晶体管（N1、N2、A1、A2）和非易失性存储部分的传输栅晶体管（T1、T2）均形成在P型阱区中。此外，非易失性存储晶体管（MP1、MP2）由P型沟道晶体管组成（图13中省略了部分元件）。这些非易失性存储晶体管（MP1和MP2）是在N型阱区中形成的，与SRAM存储单元部分的N型阱区不同，因为它们在进行编程和擦除操作时需要与SRAM存储单元部分不同的电压设置。换句话说，本实施例的nvSRAM的存储单元是在P型基板上形成的，SRAM存储单元部分中P型沟道晶体管P1和P2的N型阱区与构成P型沟道晶体管的非易失性存储器晶体管（MP1和MP2）的N型阱区并不共用，而是作为不同的N型阱区布局。另一方面，SRAM存储单元部分的电路配置由触发器（Flip-Flops）组成，这就要求每个电路元件的尺寸和负载（寄生电容、寄生电阻等）必须对称，以确保操作稳定性。在nvSRAM存储单元中，挑战在于如何在包括非易失性存储部分在内的配置中实现元件位置对称。另外，本实施例中nvSRAM存储单元的元件由单层多晶硅栅结构的CMOS晶体管（互补MIS晶体管）形成，因此每个元件的栅极距离硅表面的高度相同。
如图9、图10和图13显示了根据本申请一实施例设计的可进行SRAM操作的电擦除非易失性半导体存储装置。如图13所示，在构成本发明nvSRAM存储单元的各个元件中，SRAM存储单元部分的P型沟道晶体管（P1、P2）位于N型阱区中，SRAM存储单元部分的N型沟道晶体管（N1、N2、A1、A2）位于P型阱区中；非易失性存储部分的存储晶体管（MP1、MP2）位于另一N型阱区中，非易失性存储部分的传输栅晶体管（T1、T2）位于P型阱区中。此外，SRAM存储单元部分中的元件都为对称排列。
图14中的（a）为本申请一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；图14中的（b）为本申请一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图。图14为上述实施例的改进方案。在图14所示的nvSRAM存储单元中，第一N型阱区用于形成构成SRAM存储单元部分的6个元件中的P型沟道晶体管元件P1和P型沟道晶体管元件P2；构成SRAM存储单元部分的6个元件中的N型沟道晶体管元件（N1和A1）以及非易失性存储部分的由N型沟道晶体管元件构成的传输栅晶体管T1形成于第一N型阱区一侧的第一P型阱区中，构成SRAM存储单元部分的6个元件中的N型沟道晶体管元件（N2和A2）以及非易失性存储部分的由N型沟道晶体管元件构成的传输栅晶体管T2形成于第一N型阱区另一侧的第二P型阱区中。非易失性存储部分的存储晶体管MP1和存储晶体管MP2分别形成于第一P型阱区外侧的第二N型阱区中以及第二N型阱区外侧的第三N型阱区中。这使得nvSRAM存储单元中包括非易失性存储部分的元件也实现了对称排列。此外，该nvSRAM存储单元还可以重复排列以构成存储阵列排列，这种排列方式也能共享最外侧的N型阱区，并实现阵列排列中存储单元的更高集成度。
图15为本申请另一实施例提供的一种可进行SRAM操作的电擦除非易失性半导体存储装置的存储单元的等效电路图。
本实施例提供的可进行SRAM操作的电擦除非易失性半导体存储装置可缩短非易失性存储部分的擦除和编程操作时间。与上述现有技术一样，本实施例的nvSRAM存储单元由一个SRAM存储单元部分和一个非易失性存储部分组成。本实施例中，非易失性存储部分包括两组元件，每组元件都有两个2个串联的半导体元件和电容元件构成，每组元件分别与SRAM存储单元部分的存储节点DT或/DT相连。以下将结合图15所示的非易失性半导体存储设备的存储单元的电路配置，对本实施例提供的用于操作nvSRAM存储单元的控制信号和电源进行描述。
在本实施例中，SRAM存储单元部分包括一个互补MIS晶体管，其单层多晶硅栅极与上述现有技术中的例子相同，与上述现有技术不同的是，非易失性存储部分由带有单层多晶硅栅极的互补MIS晶体管组成。换句话说，非易失性存储晶体管（MP1、MP2）由互补式MIS晶体管和单层多晶硅栅构成，其栅极与电容器的栅极相连，使其成为浮充器件。非易失性存储晶体管（MP1、MP2）与N型沟道晶体管（T1、T2）串联，后者是由互补MIS晶体管制成的传输栅晶体管，具有单层多硅栅极结构。MP1-T1和MP2-T2分别连接在SRAM存储单元部分的存储节点DT与信号线SL之间以及SRAM存储单元部分的存储节点/DT与信号线SL。图15所示的控制信号与上一实施例中图9所示的相同，但在本实施例中，增加了控制电容元件的信号CGC。
图16为本申请另一实施例提供的一种nvSRAM存储单元运行时各电源电压和各控制信号随时间变化的时序图。与上述本申请上一个实施方案一样，回读操作、SRAM操作和存储操作依次显示在操作时序图中。图17显示了非易失性存储晶体管（MP1、MP2）的Vth状态设置，与后续操作的描述相对应。在下面的描述中，使用数据“0”的情况，与现有技术示例和前上一实施例相同。
首先，打开nvSRAM的电源电压VCC，nvSRAM（未显示）中的电路开始充电。与此同时，VNW和CGC也升高至VCC。在t1时刻，电路达到可以工作的电源电压VCC，WL、TGC和SL被设置为低电平（VSS/GND），VNW和CGC被设置为高电平（VCC）。此时，SRAM存储单元部分的电源VccS保持在接地电平。因此，SRAM存储单元部分的BL、/BL、DT和/DT是不确定的，可能会出现电荷残余，所以在t2时刻至t3时刻期间，将WL设置为H（高电平），并对这些节点放电，将其设置为L（低电平）。在t4时刻，TGC=H时，传输栅晶体管（T1、T2）开启，非易失性存储部分的非易失性存储晶体管（MP1、MP2）与SRAM存储单元部分的DT或/DT电连接。接下来，在t5时刻，VccS电源开始上升，SRAM存储单元部分的存储节点DT和/DT随着VccS的上升而充电或放电。在t6时刻，CGC从VCC切换到VSS。随着信号的转换，处于浮动状态的非易失性存储晶体管的栅极电压为负值，例如，在数据“0”的情况下，MP1（P型沟道晶体管在编程状态下Vth为-VCC<Vth<0V）为导通状态，MP2（P型通道晶体管在擦除状态下Vth为Vth<-VCC）为关闭状态（如图17所示）。因此，当TGC=H时，传输栅晶体管（T1、T2）处于导通状态，因此节点DT通过存储晶体管MP1放电至接地电位，而节点/DT由于存储晶体管MP2处于关断状态而成为浮动电位。在t7时刻，CGC从L切换到H，TGC从H切换到L，当VccS升至高于SRAM存储单元部分的工作电压时，因此SRAM存储单元部分中的P2和N1为“开”，P1和N2为“关”，DT放电至低电平，/DT充电至高电平，SRAM存储单元部分的数据状态固定不变。在t8时刻，当VccS达到所需的设定电压时，回读操作完成。因此，非易失性存储部分的状态与数据“0”相对应。MP1（编程状态）和MP2（擦除状态）作为数据“0”（DT=L，/DT=H）传输到SRAM存储单元部分。将非易失性存储部分中的数据传输至SRAM存储单元部分的回读操作完成后，随后便可启动SRAM操作。在数据“1”的情况下，如图17所示，MP1和MP2的状态与上述相反，DT和/DT的充放电关系也与上述相反，因此DT=H，/DT=L。在本实施例中，SRAM存储单元部分采用CMOS配置，因此可以省略t2时刻至t3时刻内WL=H的放电操作。
接下来对本实施方案的存储操作进行说明。除上述回读操作外，在SRAM运行期间，TGC=L和VNW=CGC=H(VCC)也会被设置。在此状态下，非易失性存储部分的传输栅极晶体管（T1、T2）处于关断状态，因此SRAM存储单元部分的存储器节点DT和/DT与非易失性存储部分断开电气连接，从而允许SRAM运行。图16显示，在t8时刻至t9时刻期间，SRAM可以运行。
存储操作是对SRAM存储单元部分的数据进行非易失性备份，例如，当因电源电压VCC压降而超过预定电压时启动。在t9时刻，检测到电压下降到预定电压（VSW），WL=L，随后BL和/BL放电并设置为L。这样，SRAM存储单元部分中节点DT和/DT的L或H状态（在本例中，数据“0”的情况下，DT=L，/DT=H）将被保留。此后，在t10时刻，SL充电至VCC，CGC设置为L/GND，以便对非易失性存储晶体管（MP1、MP2）执行擦除操作。接下来，在t11时刻时，SL电浮充，并向VNW施加正高压VPEW（例如+3V至5V）。接下来，在t12时刻，CGC从L/GND切换至VCC。因此，与存储晶体管（MP1、MP2）栅极相连的电容器（CP1、CP2）的电容耦合会导致存储晶体管（MP1、MP2）栅极和通道之间的电位差增大（增大幅度为VCC，即CGC信号的幅度），从而产生F-N隧道现象，电子从浮动的非易失性存储晶体管（MP1、MP2）的栅极逸出，其Vth变为负值（擦除操作）。经过预定时间后，VNW从VPEW返回VCC，擦除操作终止。存储晶体管（MP1、MP2）的栅极和沟道之间的电位差可以增大（增大幅度为VCC，即CGC信号的幅度），从而使擦除时间比上述实施例更短。然后启动非易失性存储晶体管（MP1、MP2）的编程操作。在t13时，SL充电至VCC，CGC从VCC切换至L/GND。接下来，在t14时刻时，SL的充电终止，SL被设置为浮动状态，TGC=H，非易失性存储晶体管（MP1、MP2）由SRAM存储单元部分的节点DT和节点/DT（VccS或VSS/GND）供电，然后在VNW上施加正高压VPPW（例如+3V）。接着，在t15时刻，CGC从VSS/GND切换到VCC。因此，连接到存储晶体管（MP1、MP2）栅极的电容器（CP1、CP2）的电容耦合（电容耦合），存储晶体管（MP1、MP2）的栅极和沟道之间的电位差被扩大（增大幅度为VCC，即CGC信号的幅度）。存储晶体管（MP1、MP2）的栅极和道之间的电位差增大（通过VCC、CGC信号的幅度），可以使编程时间比上述实施方案更短。此时，非易失性存储晶体管MP1的漏极与节点DT相连，且为L，因此会出现上述BTBT现象，电子被注入至非易失性存储晶体管MP1的栅极，MP1的栅极处于浮动状态，MP1的栅极的Vth为正值（编程操作）。另一方面，对于非易失性存储晶体管MP2，其漏极连接到节点/DT并为H，因此不会出现上述BTBT现象，MP2的Vth也不会发生偏移，擦除状态的Vth（Vth为负值）保持不变。在t16时刻，VNW的正高压VPPW被终止（VNW=VPPW至VCC），TGC=L和SL=L完成程序运行。这样，SRAM存储单元部分中的数据“0”被传送到非易失性存储部分中。此后，VCC电源进一步下降，在t17时刻达到预设电压VDIS时，SRAM存储单元部分的电源VccS关闭，SRAM存储单元部分的电源关闭，存储操作完成。如上所述，即使SRAM存储单元部分中的数据因断电而丢失，数据“0”仍作为其Vth保留在非易失性存储晶体管（MP1、MP2）中（MP1处于编程状态，MP2处于擦除状态）。图18显示了图16所示各信号和电源的电压设置，用于本实施例中nvSRAM存储单元的上述各项操作。
图19中的（a）为本申请另一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的截面图；图19中的（b）为本申请另一实施例提供的一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图。因此，没有标明元件之间的距离和尺寸（大小），也部分省略了每个元件和元件之间的接线。图15所示的等效电路图也显示在图19的底部。如图19所示，在本实施例中，nvSRAM存储单元的SRAM存储单元部分中的P型沟道晶体管（P1、P2）形成于第一N型阱区中，SRAM存储单元部分的其他N型沟道晶体管（N1、N2、A1、A2）和非易失性存储部分的传输栅极晶体管（T1、T2）均形成在第一P型阱区中。此外，由P型沟道晶体管组成的非易失性存储晶体管（MP1、MP2）（图19中省略了部分元件）形成在第二N型阱区中，但由于编程和擦除操作需要与SRAM存储单元部分不同的电压设置，因此它们是在与SRAM存储单元部分的第一N型阱区不同的第二N型阱区中。由P型沟道晶体管组成的电容元件（CP1、CP2）在第三N型阱区中，但第三N型阱区与上述第一N型阱区和第二N型阱区不同，以发挥电容的功能。图19显示了一种布置结构，其中用于形成由P型沟道晶体管的存储晶体管（MP1、MP2）的第二N型阱区与用于形成P型沟道晶体管的电容器（CP1、CP2）的第三N型阱区由一个第二P型阱区隔开。另一方面，SRAM存储单元部分的电路配置由触发器（Flip-Flops）组成，这就要求在元件布局中，每个电路元件的尺寸和负载（寄生电容、寄生电阻等）是对称的，以确保操作稳定性。在实施例的nvSRAM存储单元中，挑战在于如何在包括非易失性存储部分在内的配置中实现元件位置对称。本实施例的nvSRAM存储单元采用CMOS晶体管（互补MIS晶体管）结构，具有单层多晶硅栅极，因此每个元件的栅极距离硅表面的高度相同。
如图15、图16和图19显示了根据本申请一实施例设计的可进行SRAM操作的电擦除非易失性半导体存储装置。如图19所示，在构成本实施例的nvSRAM存储单元的各个元件中，SRAM存储单元部分的P型沟道晶体管（P1、P2）位于N型阱区中，SRAM存储单元部分的N型沟道晶体管（N1、N2）位于P型阱区中，非易失性存储部分的存储晶体管（MP1、MP2）位于N型阱区中，非易失性存储部分的传输栅晶体管（T1、T2）位于P型阱区中。此外，如上所述，SRAM存储单元部分必须具有对称的元件排列。
图20中的（A）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置沿（a）方向的截面图；图20中的（B）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置沿（b）方向的截面图；图20中的（C）为本申请另一实施例提供的另一种nvSRAM存储单元的每个元件的阱中相对位置的俯视图。图20为上述实施例的改进方案。在图20所示的nvSRAM存储单元中，在构成SRAM存储单元部分的6个元件中的P型沟道晶体管元件（P1和P2）设置在第一N型阱区中，构成SRAM存储单元部分的6个元件中的N型沟道晶体管元件（N1和A1）以及N型沟道晶体管元件（N2和A2）分别形成在第一N型阱区两侧的第一P型阱区和第二P型阱区中。再往外走，非易失性存储部分的存储晶体管MP1形成在第一P型阱区外侧的第二N型阱区中，存储晶体管MP2形成在第二P型阱区外侧的第三N型阱区中。再往外走，由N型沟道晶体管元件构成的传输栅晶体管T1设置于第二N型阱区外侧的第三P型阱区中，N型沟道晶体管元件构成的传输栅晶体管T2设置于第三N型阱区外侧的第四P型阱区中。非易失性存储部分的由P型沟道晶体管组成电容器CP1设置于最外侧的第四N型阱区中，非易失性存储部分的由P型沟道晶体管组成电容器CP2设置于最外侧的第五N型阱区中。第一N型阱区的供电电压为VccS，第二N型阱区和第三N型阱区的供电电压为VNW，第四N型阱区和第五N型阱区的供电电压为CGC。第一P型阱区和第二P型阱区还提供VSS/GND。这样，在nvSRAM存储单元中，包括非易失性存储部分在内的元件排列也能实现对称排列。此外，该nvSRAM存储单元还可以重复排列以构成存储阵列排列，这种排列方式也能共享最外侧的N型阱区，并实现阵列排列中存储单元的更高集成度。
本申请虽然以较佳实施例公开如上，但并不是用来限定权利要求，任何本领域技术人员在不脱离本申请构思的前提下，都可以做出若干可能的变动和修改，而不偏离本申请的精神和范围，因此本申请的保护范围应当以本申请权利要求所界定的范围为准。

Claims (4)

1.一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行RAM操作和RAM数据的非易失性存储，其特征在于，包括：
存储单元，所述存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；
所述存储单元由SRAM存储单元部分和非易失性存储部分组成，所述SRAM存储单元部分由6个半导体元件组成，所述非易失性存储部分由4个半导体元件组成；
所述SRAM存储单元部分包括一个CMOS触发器，所述CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；
所述CMOS触发器具有互补的正相存储节点和反相存储节点，所述正相存储节点通过第一N型沟道晶体管与位线连接，所述反相存储节点通过第二N型沟道晶体管与反相位线连接；
所述CMOS触发器连接所述SRAM存储单元的电源电压VCC以及接地电压VSS；
所述第一N型沟道晶体管的栅极以及所述第二N型沟道晶体管的栅极连接字线；
所述非易失性存储部分包括两组元件，每组元件包括2个半导体元件，其中，每组元件包括由N型沟道晶体管构成的传输栅晶体管以及由P型沟道晶体管构成的存储晶体管；
所述传输栅晶体管和所述存储晶体管串联连接；
不同所述传输栅晶体管的漏极分别对应连接所述SRAM存储单元部分的所述正相存储节点和所述反相存储节点；
所述传输栅晶体管的栅极与第一控制信号相连；
所述传输栅晶体管的源极与所述存储晶体管的漏极相连；
所述存储晶体管的栅极设置为电气浮置；
所述存储晶体管的源极与第二控制信号相连；
所述存储晶体管的阱电极与第一阱电位相连；
其中，所述存储单元包括10个半导体元件；
在所述存储单元的所述非易失性存储部分对所述存储晶体管进行擦除操作和编程操作的方法包括：在所述存储单元的所述非易失性存储部分对所述存储晶体管进行擦除操作期间：
将连接到所述传输栅晶体管的栅极的所述第一控制信号设置为接地电压VSS，从而关闭所述传输栅晶体管；
向连接到所述存储晶体管的所述阱电极的所述第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；
将所述存储晶体管的源极充电至电源电压VCC后，所述存储晶体管的源极电气浮置；
在所述存储单元的所述非易失性存储部分对所述存储晶体管进行编程操作期间：
将连接到所述传输栅晶体管的栅极的所述第一控制信号设置为电源电压VCC，从而导通所述传输栅晶体管；
向连接到所述存储晶体管的所述阱电极的所述第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；
将所述存储晶体管的源极充电至电源电压VCC后，所述存储晶体管的源极电气浮置。
2.根据权利要求1所述的可进行SRAM操作的电擦除非易失性半导体存储装置，其特征在于，在构成所述存储单元的半导体元件的排布中，所述存储单元在阱区中的排列方法包括：
在构成所述SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；
分别在所述第一N型阱区的两侧置第一P型阱区以及第二P型阱区；
在所述第一P型阱区和所述第二P型阱区中，分别对应设置2个构成所述SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件，
在所述第一P型阱区和所述第二P型阱区中，分别对应设置1个所述非易失性存储部分的N型沟道晶体管元件；
分别在所述第一P型阱区以及所述第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在所述第二N型阱区和所述第三N型阱区中，分别对应设置1个所述非易失性存储部分的P型沟道晶体管元件。
3.一种可进行SRAM操作的电擦除非易失性半导体存储装置，能够进行易失性RAM操作和RAM数据的非易失性存储，其特征在于，包括：
存储单元，所述存储单元包括形成于半导体衬底表面的单层多晶硅栅互补MIS晶体管；
所述存储单元包括SRAM存储单元部分和非易失性存储部分，所述SRAM存储单元部分由6个半导体元件组成，所述非易失性存储部分由6个半导体元件组成；
所述SRAM存储单元部分包括一个CMOS触发器，所述CMOS触发器由N型沟道晶体管和P型沟道晶体管构成；
所述CMOS触发器具有互补的正相存储节点和反相存储节点，所述正相存储节点通过第一N型沟道晶体管与位线连接，所述反相存储节点通过第二N型沟道晶体管与反相位线连接；
所述CMOS触发器连接所述SRAM存储单元的电源电压VCC以及接地电压VSS；
所述第一N型沟道晶体管的栅极以及所述第二N型沟道晶体管的栅极连接字线；
所述非易失性存储部分包括两组元件，每组元件包括3个半导体元件，其中，每组元件中的3个半导体元件分别为，由N型沟道晶体管构成的传输栅晶体管、由P型沟道晶体管构成的存储晶体管、由P型沟道晶体管构成的电容器；
所述传输栅晶体管和所述存储晶体管串联连接；
不同所述传输栅晶体管的漏极分别对应连接所述SRAM存储单元部分的所述正相存储节点和所述反相存储节点；
所述传输栅晶体管的栅极与第一控制信号相连；
所述传输栅晶体管的源极与所述存储晶体管的漏极相连；
所述存储晶体管的栅极与所述电容器的栅极相连，且设置为电气浮置；
所述存储晶体管的源极与第二控制信号相连；
所述存储晶体管的阱电极与第一阱电位相连；
所述电容器的源极、漏极以及阱电极均与第三控制信号相连；
其中，所述存储单元包括12个半导体元件；在所述存储单元的所述非易失性存储部分对所述存储晶体管进行擦除操作和编程操作的方法包括：
在对所述存储单元的所述非易失性存储部分的所述存储晶体管进行擦除操作期间：
将连接到所述传输栅晶体管的栅极的所述第一控制信号设置为接地电压VSS，从而关闭所述传输栅晶体管；
向连接到所述存储晶体管的所述阱电极的所述第一阱电位施加等于或高于电源电压VCC且等于或高于编程操作时的阱电位的高电压；
将连接到所述非易失性存储部分中的所述电容器的所述第三控制信号设置为电源电压VCC；
将所述存储晶体管的源极充电至电源电压VCC后，所述存储晶体管的源极电气浮置；
通过将连接到所述非易失性存储部分的所述电容器的所述第三控制信号从电源电压VCC转换到接地电压VSS，执行擦除操作；
在所述存储单元的所述非易失性存储部分对所述存储晶体管进行编程操作期间：
将连接到所述传输栅晶体管的栅极的所述第一控制信号设置为电源电压VCC，从而导通所述传输栅晶体管；
向连接到所述存储晶体管的所述阱电极的所述第一阱电位施加等于或高于电源电压VCC且等于或低于编程操作时的阱电位的高电压；
将连接到所述非易失性存储部分的所述电容器的所述第三控制信号设置为接地电压VSS；
将所述存储晶体管的源极充电至电源电压VCC后，所述存储晶体管的源极电气浮置；
通过将连接到所述非易失性存储部分的所述电容器的所述第三控制信号从接地电压VSS转换到电源电压VCC，执行编程操作。
4.根据权利要求3所述的可进行SRAM操作的电擦除非易失性半导体存储装置，其特征在于，在构成所述存储单元的半导体元件的排布中，所述存储单元在阱区中的排列方法包括：
在构成所述SRAM存储单元部分的6个半导体元件中，有2个P型沟道晶体管元件被置于第一N型阱区中；
分别在所述第一N型阱区的两侧设置第一P型阱区以及第二P型阱区；
在所述第一P型阱区和所述第二P型阱区中，分别对应设置2个构成所述SRAM存储单元部分的6个半导体元件中的N型沟道晶体管元件；
分别在所述第一P型阱区以及所述第二P型阱区的外侧对应设置第二N型阱区和第三N型阱区；在所述第二N型阱区和所述第三N型阱区中，分别对应设置1个所述非易失性存储部分的P型沟道晶体管元件；
分别在所述第二N型阱区和所述第三N型阱区的外侧对应设置第三P型阱区和第四P型阱区；在所述第三P型阱区和所述第四P型阱区中，分别对应设置1个所述非易失性存储部分的N型沟道晶体管元件；
分别在所述第三P型阱区和所述第四P型阱区的外侧对应设置第四N型阱区和第五N型阱区；在所述第四N型阱区和所述第五N型阱区中，分别对应设置1个所述非易失性存储部分的由P型沟道晶体管构成的所述电容器。
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