[go: up one dir, main page]

KR100521381B1 - 모오스 전계 효과 트랜지스터의 제조 방법 - Google Patents

모오스 전계 효과 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR100521381B1
KR100521381B1 KR10-2003-0041671A KR20030041671A KR100521381B1 KR 100521381 B1 KR100521381 B1 KR 100521381B1 KR 20030041671 A KR20030041671 A KR 20030041671A KR 100521381 B1 KR100521381 B1 KR 100521381B1
Authority
KR
South Korea
Prior art keywords
forming
impurity layer
layer
impurity
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2003-0041671A
Other languages
English (en)
Other versions
KR20050001492A (ko
Inventor
오창우
박동건
최정동
이창섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0041671A priority Critical patent/KR100521381B1/ko
Priority to US10/832,080 priority patent/US6951785B2/en
Publication of KR20050001492A publication Critical patent/KR20050001492A/ko
Application granted granted Critical
Publication of KR100521381B1 publication Critical patent/KR100521381B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

모오스 전계 효과 트랜지스터의 제조 방법을 제공한다. 이 방법은 반도체기판의 상부에 불순물층 및 불순물층의 소정영역을 노출시키는 마스크 패턴을 차례로 형성한 후, 노출된 불순물층을 식각하여 홈을 형성하는 단계를 포함한다. 이후, 노출된 홈의 표면에 게이트 절연막을 형성한 후, 게이트 절연막이 형성된 홈 및 마스크 패턴 사이의 공간에 의해 구성되는 갭 영역을 채우는 게이트 도전 패턴을 형성한다. 이때, 불순물층은 기판의 소정영역 전면에 형성된다.

Description

모오스 전계 효과 트랜지스터의 제조 방법{Method Of Fabricating Metal-Oxide-Semiconductor Field Effect Transistor}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 모오스 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
모오스 전계 효과 트랜지스터(MOSFET, metal-oxide-semiconductor field effect transistor)는 간단한 동작 방식과 높은 집적도의 장점때문에, 메모리 소자와 같은 디지털 전자 장치에서 폭넓게 사용되고 있다. 이러한 MOSFET의 일반적인 구조는 반도체기판 상에 배치되는 게이트 전극, 상기 게이트 전극 양 옆의 반도체기판 내에 형성되는 소오스/드레인 불순물 영역 및 상기 반도체기판과 상기 게이트 전극 사이에 개재되는 게이트 절연막으로 구성된다. Stanley Wolf의 "Silicon Processing for the VLSI Era, Vol 2-Process Integration, 2nd ed., Lattice Press: Sunset Beach CA, 1986"의 5장, 'MOS Devices and NMOS process integration'에는 상기 MOSFET의 구조, 동작 원리 및 제조 방법 등에 관한 자세한 내용이 수록되어 있다.
상기 Wolf의 교재에 개시된 것처럼, 상기 MOSFET의 통상적인 제조 방법은 상기 반도체기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한 후, 상기 게이트 전극을 마스크로 사용하는 이온 주입 단계를 포함한다. 상기 이온 주입에 의해 형성되는 상기 소오스/드레인 불순물 영역은 MOSFET의 소오스 및 드레인 전극으로 사용된다. 한편, 상기 이온 주입 단계는 상기 반도체기판 내에 발생하는 격자 결함의 치유 및 주입된 불순물의 활성화를 위해 소정의 열처리 단계를 더 포함하는 것이 필요하다. 하지만, 고온 공정을 오래 지속할 경우, 포함된 불순물들이 과도하게 확산하여, 상기 게이트 전극 아래의 채널 길이를 감소시키는 쇼트 채널 현상이 발생한다. 이러한 문제를 예방하기 위해서는, 상기 열처리 공정은 공정 온도 또는 공정 시간 등의 공정 변수를 과도하게 증가시키지 않는 것이 요구된다. 하지만, 상기 쇼트 채널 현상은 상기 게이트 전극을 형성한 후, 이를 마스크로 사용하여 상기 소오스/드레인을 형성하는 공정 순서에 근본적인 원인을 갖는다. 따라서, 상술한 열처리 공정 조건의 조절은 쇼트 채널 현상의 근본적으로 예방하지는 못한다.
한편, 반도체 장치의 고집적화에 따라, 상기 소오스 및 드레인 전극을 얕은 접합 구조로 형성하는 것이 요구되고 있다. 이러한 얕은 접합 구조를 형성하기 위해, 상기 Wolf의 교재의 158쪽에 개시된 것처럼, 에피택시얼 성장 기술을 사용하는 높여진 소오스/드레인 구조(elevated source/drain structure)가 제안되었다. 하지만, 상기 에피택시얼 성장 기술은 복잡하면서, 고비용이면서, 통제하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 쇼트 채널 현상을 예방할 수 있는 모오스 전계 효과 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 얕은 접합 구조를 갖는 모오스 전계 효과 트랜지스터를 용이하게 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 게이트 전극을 형성하기 전에, 소오스/드레인 전극으로 사용될 불순물층을 활성영역의 전면에 형성하는 단계를 포함하는 모오스 전계 효과 트랜지스터의 제조 방법을 제공한다. 이 방법은 반도체기판의 상부에 불순물층 및 상기 불순물층의 소정영역을 노출시키는 마스크 패턴을 차례로 형성한 후, 상기 노출된 불순물층을 식각하여 홈을 형성하는 단계를 포함한다. 이후, 상기 홈의 노출된 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 홈 및 상기 마스크 패턴 사이의 공간에 의해 구성되는 갭 영역을 채우는 게이트 도전 패턴을 형성한다.
본 발명의 일(some) 실시예에 따르면, 상기 불순물층을 형성하기 전에, 상기 반도체기판에 복수개의 활성영역들을 한정하는 소자분리막들을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 불순물층은 소정의 활성영역 전면에 형성된다.
또한, 상기 불순물층을 형성하는 단계는 확산, 이온 주입 및 인시튜 에피택시얼 성장 기술 중의 한가지를 사용할 수 있다. 상기 불순물층은 불순물 농도가 깊이에 따라 균일한 분포를 갖는 것이 바람직하며, 이를 위해, 상기 불순물층을 형성하는 단계는 이온 에너지의 조건이 다른 복수번의 이온주입 공정을 사용할 수 있다.
상기 마스크 패턴을 형성하는 단계는 상기 불순물층 상에 마스크막을 형성한 후, 상기 불순물층의 소정영역이 노출되도록 상기 마스크막을 패터닝하는 단계를 포함한다. 이때, 상기 불순물층의 노출되는 영역은 상기 게이트 도전 패턴이 배치되는 영역이다. 이에 더하여, 상기 마스크막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 실리콘 카바이드 중에서 선택된 적어도 한가지로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막을 형성하기 전에, 상기 마스크 패턴의 측벽에 배치되는 스페이서를 형성할 수도 있다. 상기 게이트 도전 패턴을 형성한 후, 상기 스페이서는 제거될 수도 있다. 이 경우, 상기 제거된 스페이서 아래의 상기 반도체기판에는 확장 불순물 영역을 형성하는 것이 바람직하다. 상기 스페이서를 제거하는 단계는 상기 게이트 도전 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용한 식각 공정을 포함하고, 상기 확장 불순물 영역을 형성하는 단계는 상기 불순물층과 같은 도전형의 불순물을 주입하는 이온 주입 공정을 포함하는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 홈을 형성하는 단계는 상기 마스크 패턴을 식각 마스크로 사용하여 상기 불순물층을 소정의 깊이로 리세스시킨 후, 상기 리세스된 불순물층 상에 스페이서들을 형성하는 단계를 포함한다. 상기 스페이서들은 상기 마스크 패턴의 양측벽에 배치된다. 이후, 상기 스페이서들 및 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 스페이서들 사이에서 노출되는 상기 불순물층을 식각한다. 이때, 상기 불순물층을 리세스시키는 단계는 불순물 농도가 최대인 깊이까지 상기 불순물층을 식각하는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막을 형성하기 전에, 상기 반도체기판에 채널 불순물 영역을 더 형성할 수도 있다. 이때, 상기 반도체기판과 상기 불순물층은 서로 다른 도전형이고, 상기 반도체기판과 상기 채널 불순물 영역은 같은 도전형인 것이 바람직하다. 또한, 상기 채널 불순물 영역은 확산, 이온 주입 및 인시튜 에피택시얼 성장 기술 중의 한가지를 사용하여 형성할 수 있다.
바람직하게는, 상기 게이트 절연막을 형성하는 단계는 700 내지 1200℃의 온도에서 실시하는 열산화 공정을 포함한다.
한편, 상기 게이트 도전 패턴을 형성하는 단계는 상기 게이트 절연막이 형성된 반도체기판 상에 상기 갭 영역을 채우는 게이트 도전막을 형성한 후, 상기 마스크 패턴이 노출될 때까지 상기 게이트 도전막을 평탄화 식각하는 단계를 포함할 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 상기 게이트 도전막을 평탄화 식각한 후, 상기 노출된 마스크 패턴을 제거하는 단계를 더 실시할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 채널 불순물 영역은 상기 홈 아래의 반도체기판 내에 형성된다.
본 발명의 다른 실시예에 따르면, 상기 채널 불순물 영역은 상기 불순물층을 형성하기 전에 상기 반도체기판의 소정영역 전면에 형성될 수 있다. 이 경우, 상기 불순물층을 형성하는 단계는 상기 채널 불순물 영역 상에 에피택시얼층을 성장시키는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 불순물층을 형성하기 전에 소자분리막을 형성할 수도 있다. 이러한 실시예는 상기 불순물층을 덮는 소자분리 마스크막을 형성한 후, 상기 소자분리 마스크막을 패터닝하여 상기 불순물층의 소정영역을 노출시키는 소자분리 마스크 패턴을 형성하는 단계를 포함한다. 이후, 상기 소자분리 마스크 패턴을 식각 마스크로 사용하여, 상기 노출된 불순물층, 상기 채널 불순물층 및 상기 반도체기판을 차례로 식각함으로써, 활성영역을 한정하는 소자분리 트렌치를 형성한다. 이후, 상기 소자분리 트렌치를 채우는 소자분리막을 형성한다. 상기 마스크 패턴을 형성하는 단계는 상기 소자분리 마스크 패턴을 패터닝하여 상기 불순물층의 소정영역을 노출시키는 단계를 포함한다. 이때, 상기 불순물층의 노출되는 영역은 상기 게이트 도전 패턴이 배치되는 영역이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 공정단면도들이다. 도 8 내지 도 15는 각각 본 발명의 제 1 실시예의 변형예들에 따른 MOSFET의 제조 방법들을 설명하기 위한 공정단면도들이다. 도 8 내지 도 10, 도 11 내지 도 13 및 도 14와 도 15는 각각 제 1 변형예, 제 2 변형예 및 제 3 변형예를 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 반도체기판(100)은 적어도 제 1 영역 및 제 2 영역을 포함하는 복수개의 하위영역들(subregions)로 구분될 수 있다. 이때, 각각의 하위영역에는 복수개의 활성영역들이 배치될 수 있다.
상기 제 1 영역 및 상기 제 2 영역은 각각 NMOSFETs 및 PMOSFETs이 배치되는 하위영역들인 것으로 정의될 수 있다. 즉, 상기 하위영역을 구분하는 기준은 각 하위영역에 배치되는 트랜지스터들의 도전형일 수 있지만, 다른 다양한 기준이 적용될 수 있다. 한편, 불필요한 설명의 중복을 피하기 위해, 아래에서는 소정의 한 하위영역에 초점을 맞추기로 한다. 즉, 설명되지 않는 하위영역을 포함하는 실시예는 서로 다른 하위 영역들에서 MOSFET을 형성하는 방법을 설명하는, Stanley Wolf의 "Silicon Processing for the VLSI Era, Vol 2-Process Integration"의 437쪽에 개시된 내용 등을 참조함으로써, 쉽게 구체화될 수 있을 것이다.
상기 소자분리막(110)이 형성된 반도체기판(100) 내에, 상기 반도체기판(100)과 다른 도전형의 불순물층(120)을 형성한다. 본 발명의 실시예들에 따르면, 상기 불순물층(120)은 소정의 하위영역 내에 포함된 상기 활성영역들의 전면에 형성된다. 상기 불순물층(120)을 형성하는 방법은 이온 주입(ion implantation), 확산(diffusion) 및 인시튜 에피택시얼 성장(in-situ epitaxial growth) 기술 중에서 선택된 적어도 한가지 방법이 사용될 수 있다.
한편, 후속 식각 공정의 편의를 위해, 상기 불순물층(120)의 불순물 농도는 깊이에 따라 균일한 것이 바람직하다. 이를 위해, 상기 불순물층(120)을 형성하는 단계는 다른 이온 에너지 조건을 사용하는 복수번의 이온 주입 공정들을 포함할 수 있다.
이후, 상기 불순물층(120)을 형성하는 동안 발생한 결정 결함 및 그에 포함된 불순물들의 활성화(activation)를 위해, 700 내지 1200℃의 온도에서 열처리 공정을 실시한다. 종래의 방법에 따르면, 상기 열처리 공정은 공정 온도 또는 공정 시간과 같은, 공정 조건에 대한 제한을 받았다. 이러한 제한은 소오스/드레인 영역에 포함된 불순물들의 과도한 확산 및 이에 따른 쇼트 채널 효과 등을 최소화하기 위한 것으로, 게이트 전극을 형성한 후 상기 소오스/드레인 영역을 형성하는 종래 기술의 공정 순서에 원인을 갖는다.
하지만, 본 발명의 실시예들에 따르면, 상기 불순물층(120)은 후속 상감 게이트 공정(damascene gate process)을 통해, 소오스 불순물 영역과 드레인 불순물 영역으로 분리된다(도 3의 122 참조). 즉, 본 발명의 실시예들에 따르면, 소오스/드레인 전극들로 사용될 상기 불순물층(120)은 게이트 전극보다 먼저 형성된다. 이에 더하여, 상기 불순물층(120)은 상기 활성영역의 전면에 형성되기 때문에, 상기 쇼트 채널 효과는 발생하지 않는다. 결론적으로, 상기 게이트 전극을 형성하기 전에 상기 불순물층(120)을 형성하는 본 발명의 실시예들은 종래 기술에서와 같은 제한으로부터 자유롭다.
도 2를 참조하면, 상기 불순물층(120)이 형성된 반도체기판 상에 마스크막을 형성한 후, 이를 패터닝하여 상기 불순물층(120)의 소정영역을 노출시키는 마스크 패턴(130)을 형성한다. 이때 상기 불순물층(120)의 노출되는 영역은 후속 공정들을 통해 게이트 도전 패턴이 형성될 영역이다. 즉, 상기 마스크 패턴(130)은 상기 게이트 도전 패턴을 형성하기 위한 주형 패턴(molding pattern)으로 사용되며, 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막, 실리콘 카바이드 및 다결정 실리콘 중에서 선택된 적어도 한가지 물질일 수 있다.
한편, 고농도의 불순물을 포함하는 다결정실리콘으로 상기 마스크막을 형성하는 변형된 실시예에 따르면, 도 1에서 설명한 이온 주입 등의 공정을 사용하지 않으면서 상기 불순물층(120)을 형성할 수 있다. 즉, 상기 불순물층(120)은 상기 마스크막에 포함된 불순물의 확산 현상에 의해 형성될 수도 있다.
본 발명의 제 1 실시예에 따르면, 상기 마스크 패턴(130)을 식각 마스크로 사용하여 상기 노출된 불순물층(120)을 소정의 깊이로 식각함으로써, 리세스된 영역을 형성한다. 상기 리세스된 영역을 형성하는 방법은 상기 마스크 패턴(130) 형성 공정을 과도 식각(overetch)의 방법으로 실시하는 방법 또는 추가적인 식각 단계를 실시하는 방법 등이 사용될 수 있다. 이때, 상기 리세스된 영역의 상부면(125)은 상기 불순물층(120)의 불순물 농도가 가장 높은 높이인 것이 바람직하다. 이 경우, 최대의 불순물 농도를 갖는 소오스/드레인 전극을 형성할 수 있기 때문에, 소오스/드레인 전극 사이의 전기적 저항을 최소화할 수 있다. 도 1에서 설명한 것처럼, 상기 불순물층(120)의 불순물 농도를 깊이에 따라 균일하게 형성함으로써, 상기 리세스된 영역을 형성하는 동안 식각 깊이를 정밀하게 조절해야하는 어려움을 최소화시킬 수 있다.
이후, 상기 마스크 패턴(130)의 측벽에 배치되는 스페이서(140)를 형성한다. 상기 스페이서(140)는 상기 리세스된 영역의 상부면(125) 상에 배치되며, 바람직하게는 상기 마스크 패턴(130) 및 상기 불순물층(120)에 대해 식각 선택성을 갖는 물질인 것이 바람직하다. 본 발명의 일 실시예에 따르면, 상기 마스크 패턴(130)은 차례로 적층된 실리콘 산화막/실리콘 질화막이고, 상기 스페이서(140)는 실리콘 산화막이다. 본 발명의 또다른 실시예에 따르면 상기 스페이서(140)는 고유전막일 수 있다.
도 3을 참조하면, 상기 스페이서(140) 및 상기 마스크 패턴(130)을 식각 마스크로 사용하여, 상기 불순물층(120)의 리세스된 영역을 식각한다. 바람직하게는, 상기 반도체기판(100)이 노출될 때까지 상기 식각 공정을 실시한다. 이에 따라, 상기 스페이서들(140) 사이에는 상기 불순물층(120)을 양분하는 홈(groove, 152)이 형성된다. 상기 양분된 불순물층(120)은 MOSFET의 소오스/드레인 전극으로 사용되는 소오스/드레인 불순물 영역(122)을 구성한다. 상기 홈(152) 및 상기 스페이서들(140)에 의해 둘러싸이는 공간은 (후속 공정을 통해 게이트 도전 패턴이 배치될) 갭 영역(155)을 형성한다. 즉, 상기 갭 영역(155)은 상기 스페이서들(140) 및 상기 소오스/드레인 불순물 영역(122)에 의해 둘러싸인다.
이후, 상기 갭 영역(155)의 아래에서 노출되는 상기 반도체기판(100)의 상부면 내에, 채널 불순물 영역(150)을 형성한다. 상기 채널 불순물 영역(150)은 MOSFET의 채널로 사용되는 부분이므로, 상기 홈(152)을 형성하는 단계는 상기 반도체기판(100)에 식각 손상이 발생하는 것을 최소화할 수 있는 식각 방법을 사용하는 것이 바람직하다. 상기 채널 불순물 영역(150)을 형성하는 단계는 이온 주입, 확산 및 인시튜 에피택시얼 성장 기술 중에서 선택된 적어도 한가지 방법을 사용할 수 있다. 상기 인시튜 에피택시얼 성장은 상기 홈(152)을 형성하는 단계에서 과도식각(overetch)된 경우에 사용할 수 있다. 상기 채널 불순물 영역(150)은 상기 반도체기판(100)과 같은 도전형의 불순물을 포함하는 것이 바람직하다.
한편, 본 발명의 제 1 변형예에 따르면, 도 8에 도시한 것처럼, 상기 스페이서(140)없이 상기 마스크 패턴(130) 만을 식각 마스크로 사용하여, 상기 홈(152)을 형성한다. 이 경우, 도시한 것처럼, 상기 리세스된 영역은 잔존하지 않을 수 있다. 한편, 본 발명의 제 2 변형예 및 제 3 변형예에 따르면, 도 11에 도시한 것처럼, 상기 제 1 변형예에 따라 형성된 상기 갭 영역(155)의 측벽에 스페이서(140')를 형성한다. 이때, 상기 스페이서(140')는 상기 반도체기판(100)의 상부면에 직접 접촉한다. 이 경우 역시 상기 리세스된 영역은 상기 스페이서(140') 아래에 잔존하지 않는다.
이에 더하여, 상기 스페이서(140')를 형성하기 전에, 상기 홈(152)을 통해 노출되는 반도체기판(100)에 저농도 불순물 영역(도시하지 않음)을 더 형성하는 실시예도 가능하다. 이 경우, 상기 저농도 불순물 영역을 노출시키도록 스페이서를 형성한 후, 이 스페이서와 상기 마스크 패턴(130)을 식각 마스크로 사용하여 상기 노출된 상기 저농도 불순물 영역을 식각할 수도 있다.
도 4를 참조하면, 상기 갭 영역(155)을 통해 노출되는 상기 반도체기판(100) 및 상기 소오스/드레인 불순물 영역(122)의 표면에 게이트 절연막(160)을 형성한다. 상기 게이트 절연막(160)은 열산화 공정을 통해 형성된 실리콘 산화막일 수 있으며, 이때 상기 열산화 공정은 700 내지 1200℃의 온도에서 실시하는 것이 바람직하다. 상기 홈(152)을 형성하는 동안 발생하는 상기 반도체기판(100)의 식각 손상은 상기 고온의 열산화 공정에 의해 치유될 수 있다. 또한, 상기 열산화 공정은 상기 채널 불순물 영역(150)에 포함된 불순물의 활성화(activation)에 기여할 수 있다.
상기 게이트 절연막(160)이 형성된 반도체기판의 전면에, 게이트 도전막(170)을 형성한다. 상기 게이트 도전막(170)은 다결정 실리콘, 다결정 실리콘게르마늄, 텅스텐, 코발트, 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨 질화막, 알루미늄 및 구리 중에서 선택된 적어도 한가지 물질을 사용할 수 있다.
한편, 본 발명의 제 1, 제 2 및 제 3 변형예들에 따르면, 상술한 바와 동일한 방법으로 상기 게이트 절연막(160, 160') 및 상기 게이트 도전막(170)을 형성한다. 이때, 제 2 및 제 3 변형예에 따르면, 상기 갭 영역(155)의 전체 측벽은 상기 스페이서(140')에 의해 덮이게 되므로, 상기 게이트 절연막(160')은 상기 소오스/드레인 불순물 영역(122)의 표면에는 형성되지 않는다.
도 5를 참조하면, 상기 마스크 패턴(130)이 노출될 때까지 상기 게이트 도전막(170)을 평탄화 식각함으로써, 상기 갭 영역(155)을 채우는 게이트 도전 패턴(175)을 형성한다. 상기 평탄화 식각 공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 에치백(etchback) 등의 방법이 사용될 수 있다. 이때, 상기 게이트 도전 패턴(175)은 MOSFET의 게이트 전극으로 사용된다.
결과적으로, 본 발명의 실시예들에 따른 MOSFET은 높여진 소오스/드레인 구조(elevated source/drain structure)를 갖는다. 이는 상기 불순물층(120)을 활성영역의 전면에 형성하고, 상기 불순물층(120)을 절단하는 상기 갭 영역(155)을 형성한 후, 상기 홈(155) 내에 상기 게이트 절연막(160) 및 상기 게이트 도전 패턴(175)을 형성하는 공정 순서의 결과이다. 이때, 상기 불순물층(120)을 형성하는 방법은 복잡하면서 비용이 많이 소요되는 에피택시얼 공정을 필수적으로 요구하지 않는다. 즉, 상술한 것처럼, 이온 주입 등의 방법이 사용될 수 있다. 이에 따라, 본 발명의 방법은 에피택시얼 성장을 사용하여 높여진 소오스/드레인 구조를 형성하는 종래의 방법에 비해 훨씬 용이하다.
한편, 본 발명의 제 1 내지 제 3 변형예들에 따르면, 도 9 및 도 12에 도시한 것처럼, 상기 평탄화 식각 공정을 실시하여, 상기 갭 영역(155)을 채우는 게이트 도전 패턴(175)을 형성한다.
도 6 및 도 7을 참조하면, 상기 마스크 패턴(130)을 제거하여 상기 소오스/드레인 불순물 영역(122)의 상부면, 상기 스페이서(140)의 측면 및 상기 소자분리막(110)의 상부면을 노출시킨다. 상기 제거 공정은 상기 소자분리막(110), 상기 스페이서(140) 및 상기 게이트 도전 패턴(175)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
상기 소오스/드레인 불순물 영역(122)이 노출된 결과물의 전면에, 층간절연막(180)을 형성한다. 상기 층간절연막(180)은 실리콘 산화막을 포함하는 절연막인 것이 바람직하다. 상기 층간절연막(180)을 패터닝하여, 상기 소오스/드레인 불순물 영역(122) 및 상기 게이트 도전 패턴(175)의 상부면을 각각 노출시키는 콘택홀들을 형성한다. 이후, 상기 콘택홀들이 형성된 반도체기판의 전면에 배선 도전막을 형성한 후, 소정의 노드 분리 공정을 실시하여 상기 콘택홀들을 채우는 배선 플러그들(190)을 형성한다.
한편, 본 발명의 제 3 변형예에 따르면, 상기 게이트 도전 패턴(175)을 형성한 후, 상기 스페이서(140')을 제거하여 상기 게이트 도전 패턴(175)과 상기 소오스/드레인 불순물 영역(122) 사이에 소정의 개구 영역(95)을 더 형성한다(도 14 참조). 이후, 상기 개구 영역(95)을 통해 노출되는 상기 반도체기판(100) 내에 확장 불순물 영역(90)을 더 형성한다. 상기 확장 불순물 영역(90)은 상기 소오스/드레인 불순물 영역(122)과 같은 도전형이며, 바람직하게는 이온 주입의 방법으로 형성될 수 있다. 또한, 상기 개구 영역(95)을 형성하는 단계는 상기 게이트 도전 패턴(175) 및 상기 소오스/드레인 불순물 영역(122)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 이어서, 상기 개구 영역(95)을 채우는 소정의 절연막(99)을 더 형성한 후, 앞서 설명한 상기 층간절연막(180) 및 상기 배선 플러그(190)를 형성한다(도 15 참조). 상기 절연막(99)은 상기 층간절연막(180)으로 대신할 수 있다. 이에 더하여, 상기 마스크 패턴(130)을 제거하지 않고, 상기 층간절연막(180)으로 활용하는 변형예도 가능하다(도시하지 않음). 도 10 및 도 13은 각각 본 발명의 제 1 및 제 2 변형예에 따른 결과물들의 상기 배선 플러그들(190)을 형성한 이후에 상응하는 단면을 도시한다.
도 16 내지 도 22는 본 발명의 제 2 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 공정단면도들이다. 앞서의 제 1 실시예와의 중복되는 내용에 대한 설명은 생략한다.
도 16을 참조하면, 상기 반도체기판(100) 상에 차례로 적층된 채널 불순물층(150') 및 불순물층(120')을 형성한다. 상기 채널 불순물층(150') 및 상기 불순물층(120')은 상기 반도체기판(100) 내의 한 하위영역(subregion)의 전면에 형성된다는 점에서, 앞서 설명된 제 1 실시예와 다르다. 다시 말해, 본 발명의 제 2 실시예에 따르면, 소자분리막을 형성하기 전에 상기 채널 불순물층(150') 및 상기 불순물층(120')을 형성한다.
본 발명의 일 실시예에 따르면, 상기 반도체기판(100)에 이온 주입을 통해 상기 채널 불순물층(150')을 형성한 후, 그 결과물 상에 상기 불순물층(120')을 형성한다. 상기 불순물층(120')을 형성하는 단계는 인시튜 에피택시얼 성장, 확산 및 이온 주입 중에서 선택된 한가지 방법이 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 불순물층(120')을 형성한 후, 이온 주입을 통해 상기 채널 불순물층(150')을 형성할 수도 있다. 이때, 상기 채널 불순물층(150') 형성을 위한 이온 주입은 상기 불순물층(120')의 하부면 아래에 투과 범위(projection range, Rp)가 형성되도록 실시하는 것이 바람직하다.
도 17을 참조하면, 상기 불순물층(120') 상에 소자분리 마스크막을 형성한다. 상기 소자분리 마스크막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지로 형성할 수 있다. 이후, 상기 소자분리 마스크막을 패터닝하여, 활성영역을 정의하는 소자분리 마스크 패턴(135)을 형성한다.
상기 소자분리 마스크 패턴(135)을 식각 마스크로 사용하여, 상기 불순물층(120'), 상기 채널 불순물층(150') 및 상기 반도체기판(100)을 차례로 식각한다. 이에 따라, 상기 하위영역 내에는 복수개의 활성영역들을 한정하는 트렌치들이 형성된다. 이후, 상기 트렌치를 채우는 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 실리콘 산화막 및/또는 실리콘 질화막으로 형성할 수 있다.
도 18을 참조하면, 상기 소자분리 마스크 패턴(135)을 패터닝하여, 게이트 도전 패턴 형성을 위한 후속 공정에서 주형 패턴으로 사용되는, 마스크 패턴(130')을 형성한다. 상기 마스크 패턴(130')을 식각 마스크로 사용하여 상기 불순물층(120')을 식각함으로써, 소오스/드레인 불순물 영역(122')을 한정하는 홈(152)을 형성한다. 상기 홈(152)은 상기 채널 불순물층(150')을 노출시키면서 상기 활성영역을 가로지른다. 상기 홈(152) 및 상기 마스크 패턴(130')에 의해 둘러싸이는 공간은 게이트 도전 패턴이 형성될 갭 영역(155)을 구성한다.
도 19 및 도 20을 참조하면, 상기 노출된 채널 불순물층(150') 상에 게이트 절연막(160)을 형성하고, 상기 게이트 절연막(160)이 형성된 반도체기판 전면에 게이트 도전막(170)을 형성한다. 이어서, 상기 마스크 패턴(130')이 노출될 때까지, 상기 게이트 도전막(170)을 평탄화 식각함으로써, 상기 갭 영역(155)을 채우는 게이트 도전 패턴(175)을 형성한다.
도 21 및 도 22를 참조하면, 상기 노출된 마스크 패턴(130')을 제거하여 상기 소오스/드레인 불순물 영역(122')을 노출시킨 후, 그 결과물 상에 층간절연막(180) 및 배선 플러그들(190)을 형성한다. 상기 층간절연막(180) 및 상기 배선 플러그들(190)을 형성하는 단계는 제 1 실시예에서 설명한 바와 동일하다.
본 발명에 따르면, 반도체기판의 소정영역 전면에 불순물층을 형성한 후, 상기 불순물층을 절단하면서 배치되는 게이트 도전 패턴을 형성한다. 이에 따라, 상기 절단된 불순물층은 자동적으로 높여진 소오스/드레인 구조를 형성한다. 또한, 이처럼 높여진 소오스/드레인 구조는 소오스/드레인 불순물 영역에 포함된 불순물들이 채널 영역으로 침투하는 것을 최소화시킨다. 이에 따라, 쇼트 채널 현상은 최소화될 수 있다.
이에 더하여, 본 발명에 따르면, 상기 불순물층을 형성한 후, 공정 조건에 대한 제한이 완화된 열처리 공정을 충분히 실시할 수 있다. 이에 따라, 상기 불순물층에 포함된 불순물의 활성화 및 격자 결함의 치유를 효과적으로 수행하는 것이 가능하다.
그 결과, 용이하면서, 저렴한 비용으로, 우수한 전기적 특성을 갖는 MOSFET을 제조할 수 있다.
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 공정단면도들이다.
도 8 내지 도 10은 본 발명의 제 1 실시예에 따른 MOSFET의 제조 방법의 제 1 변형예를 설명하기 위한 공정단면도들이다.
도 11 내지 도 13은 본 발명의 제 1 실시예에 따른 MOSFET의 제조 방법의 제 2 변형예를 설명하기 위한 공정단면도들이다.
도 14 내지 도 15는 본 발명의 제 1 실시예에 따른 MOSFET의 제조 방법의 제 3 변형예를 설명하기 위한 공정단면도들이다.
도 16 내지 도 22는 본 발명의 제 2 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 공정단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판 110 : 소자분리막
120, 120' : 불순물층 122, 122' : 소오스/드레인 불순물 영역
130, 130' : 마스크 패턴 140, 140' : 스페이서
150, 150' : 채널 불순물 영역 155, 155' : 홈
160, 160' : 게이트 절연막 175 : 게이트 도전 패턴

Claims (23)

  1. 반도체기판의 상부(upper part)에 인시튜 에피택시얼 성장 기술을 이용하여 불순물층을 형성하는 단계;
    상기 불순물층 상에, 상기 불순물층의 소정영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 불순물층을 식각하여 홈(groove)을 형성하는 단계;
    상기 홈의 노출된 표면에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 홈 및 상기 마스크 패턴 사이의 공간으로 구성되는 갭 영역을 채우는 게이트 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  2. 반도체 기판의 상부에 불순물층을 형성하는 단계;
    상기 불순물층 상에, 상기 불순물층의 소정 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 불순물층을 식각하여 홈을 형성하는 단계;
    상기 마스크 패턴의 측벽에 배치되는 스페이서를 형성하는 단계;
    상기 홈의 노출된 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 홈 및 상기 마스크 패턴 사이의 공간으로 구성되는 갭 영역을 채우는 게이트 도전 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 제거된 스페이서 아래의 상기 반도체기판에 확장 불순물 영역을 형성하는 단계를 포함하되,
    상기 스페이서를 제거하는 단계는 상기 게이트 도전 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하고,
    상기 확장 불순물 영역을 형성하는 단계는 상기 불순물층과 같은 도전형의 불순물을 주입하는 이온 주입 공정을 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 불순물층 상에, 마스크막을 형성하는 단계; 및
    상기 마스크막을 패터닝하여, 상기 불순물층의 소정영역을 노출시키는 단계를 포함하되,
    상기 불순물층의 노출되는 영역은 상기 게이트 도전 패턴이 배치되는 영역인 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 마스크막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 실리콘 카바이드 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막을 형성하기 전에, 상기 마스크 패턴의 측벽에 배치되는 스페이서를 형성하는 단계를 더 포함하는 모오스 전계 효과 트랜지스터의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물층을 형성하기 전에, 상기 반도체기판에 복수개의 활성영역들을 한정하는 소자분리막들을 형성하는 단계를 더 포함하되,
    상기 불순물층은 소정의 활성영역 전면에 형성되는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 홈을 형성하는 단계는
    상기 마스크 패턴을 식각 마스크로 사용하여, 상기 불순물층을 소정의 깊이로 리세스시키는 단계;
    상기 리세스된 불순물층 상에, 상기 마스크 패턴의 양측벽에 배치되는 스페이서들을 형성하는 단계; 및
    상기 스페이서들 및 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 스페이서들 사이에서 노출되는 상기 불순물층을 식각하는 단계를 포함하되,
    상기 불순물층을 리세스시키는 단계는 불순물 농도가 최대인 깊이까지 상기 불순물층을 식각하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 홈을 형성하는 단계는
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 불순물층을 식각함으로써, 상기 반도체기판을 노출시키는 단계;
    상기 노출된 반도체기판에 저농도 불순물 영역을 형성하는 단계;
    상기 저농도 불순물 영역 상에, 상기 마스크 패턴의 양측벽에 배치되는 스페이서들을 형성하는 단계; 및
    상기 스페이서들 및 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 스페이서들 사이에서 노출되는 상기 저농도 불순물층을 식각하는 단계를 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막을 형성하기 전에, 상기 반도체기판에 채널 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체기판과 상기 불순물층은 서로 다른 도전형이고, 상기 반도체기판과 상기 채널 불순물 영역은 같은 도전형인 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 채널 불순물 영역은 확산, 이온 주입 및 인시튜 에피택시얼 성장 기술 중의 한가지를 사용하여 형성하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  14. 제 1 항 또는 제 2항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 700 내지 1200℃의 온도에서 실시하는 열산화 공정을 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  15. 제 1 항 또는 제 2항에 있어서,
    상기 게이트 도전 패턴을 형성하는 단계는
    상기 게이트 절연막이 형성된 반도체기판 상에, 상기 갭 영역을 채우는 게이트 도전막을 형성하는 단계; 및
    상기 마스크 패턴이 노출될 때까지, 상기 게이트 도전막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 게이트 도전막은 다결정 실리콘, 다결정 실리콘게르마늄, 텅스텐, 코발트, 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨 질화막, 알루미늄 및 구리 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  17. 제 15 항에 있어서,
    상기 게이트 도전막을 평탄화 식각한 후, 상기 노출된 마스크 패턴을 제거하는 단계를 더 포함하는 모오스 전계 효과 트랜지스터의 제조 방법.
  18. 제 11 항에 있어서,
    상기 채널 불순물 영역은 상기 홈 아래의 반도체기판 내에 형성하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  19. 제 11 항에 있어서,
    상기 채널 불순물 영역은 상기 불순물층을 형성하기 전에 상기 반도체기판의 소정영역 전면에 형성하되,
    상기 불순물층을 형성하는 단계는 상기 채널 불순물 영역 상에 에피택시얼층을 성장시키는 단계를 포함하는 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물층을 형성한 후,
    상기 불순물층을 덮는 소자분리 마스크막을 형성하는 단계;
    상기 소자분리 마스크막을 패터닝하여, 상기 불순물층의 소정영역을 노출시키는 소자분리 마스크 패턴을 형성하는 단계;
    상기 소자분리 마스크 패턴을 식각 마스크로 사용하여, 상기 노출된 불순물층, 상기 채널 불순물층 및 상기 반도체기판을 차례로 식각함으로써, 활성영역을 한정하는 소자분리 트렌치를 형성하는 단계; 및
    상기 소자분리 트렌치를 채우는 소자분리막을 형성하는 단계를 더 포함하는 모오스 전계 효과 트랜지스터의 제조 방법.
  21. 제 20 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는 상기 소자분리 마스크 패턴을 패터닝하여 상기 불순물층의 소정영역을 노출시키는 단계를 포함하되,
    상기 불순물층의 노출되는 영역은 상기 게이트 도전 패턴이 배치되는 영역인 것을 특징으로 하는 모오스 전계 효과 트랜지스터의 제조 방법.
  22. 삭제
  23. 삭제
KR10-2003-0041671A 2003-06-25 2003-06-25 모오스 전계 효과 트랜지스터의 제조 방법 Expired - Fee Related KR100521381B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0041671A KR100521381B1 (ko) 2003-06-25 2003-06-25 모오스 전계 효과 트랜지스터의 제조 방법
US10/832,080 US6951785B2 (en) 2003-06-25 2004-04-26 Methods of forming field effect transistors including raised source/drain regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0041671A KR100521381B1 (ko) 2003-06-25 2003-06-25 모오스 전계 효과 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050001492A KR20050001492A (ko) 2005-01-07
KR100521381B1 true KR100521381B1 (ko) 2005-10-12

Family

ID=33536263

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0041671A Expired - Fee Related KR100521381B1 (ko) 2003-06-25 2003-06-25 모오스 전계 효과 트랜지스터의 제조 방법

Country Status (2)

Country Link
US (1) US6951785B2 (ko)
KR (1) KR100521381B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567969B2 (ja) * 2003-10-28 2010-10-27 東部エレクトロニクス株式会社 半導体素子のトランジスタ製造方法
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100720475B1 (ko) * 2005-07-26 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 및 그 형성방법
KR100685901B1 (ko) * 2005-08-10 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7867851B2 (en) * 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US20070128820A1 (en) * 2005-12-05 2007-06-07 Intel Corporation Apparatus and method of fabricating a MOSFET transistor having a self-aligned implant
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
CN100459100C (zh) * 2006-09-30 2009-02-04 中芯国际集成电路制造(上海)有限公司 平坦化方法及顶层金属层隔离结构的形成方法
KR100769256B1 (ko) * 2006-10-02 2007-10-22 삼성전자주식회사 반도체 소자 및 그 형성방법
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR100801707B1 (ko) * 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
CN101840920B (zh) * 2009-12-15 2012-05-09 中国科学院微电子研究所 半导体结构及其形成方法
DE102010001403B4 (de) * 2010-01-29 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8835265B1 (en) * 2012-06-18 2014-09-16 Altera Corporation High-k dielectric device and process
CN103578991B (zh) * 2012-07-24 2017-12-12 中国科学院微电子研究所 半导体器件制造方法
US9385058B1 (en) * 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
CN108122779A (zh) * 2017-12-20 2018-06-05 上海华力微电子有限公司 一种金属栅极半导体结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874341A (en) * 1996-10-30 1999-02-23 Advanced Micro Devices, Inc. Method of forming trench transistor with source contact in trench
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
US5888880A (en) * 1996-10-30 1999-03-30 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through selectively grown oxide layer
US5923980A (en) * 1996-10-30 1999-07-13 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through voids in trench
US6100146A (en) * 1996-10-30 2000-08-08 Advanced Micro Devices, Inc. Method of forming trench transistor with insulative spacers
US5899719A (en) 1997-02-14 1999-05-04 United Semiconductor Corporation Sub-micron MOSFET
TW347561B (en) * 1997-06-20 1998-12-11 Ti Acer Co Ltd Method of forming a T-gate Lightly-Doped Drain semiconductor device
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US5972754A (en) * 1998-06-10 1999-10-26 Mosel Vitelic, Inc. Method for fabricating MOSFET having increased effective gate length
US6093947A (en) 1998-08-19 2000-07-25 International Business Machines Corporation Recessed-gate MOSFET with out-diffused source/drain extension
US6319776B1 (en) * 1999-05-12 2001-11-20 United Microelectronics Corp. Forming high voltage complementary semiconductor device (HV-CMOS) with gradient doping electrodes
JP2002343963A (ja) 2001-05-17 2002-11-29 Sony Corp 溝ゲート型電界効果トランジスタ及びその製造方法
JP2002353445A (ja) * 2001-05-30 2002-12-06 Sony Corp 溝ゲート型電界効果トランジスタの製造方法
KR20030050995A (ko) * 2001-12-20 2003-06-25 동부전자 주식회사 고집적 트랜지스터의 제조 방법

Also Published As

Publication number Publication date
KR20050001492A (ko) 2005-01-07
US20040266081A1 (en) 2004-12-30
US6951785B2 (en) 2005-10-04

Similar Documents

Publication Publication Date Title
KR100521381B1 (ko) 모오스 전계 효과 트랜지스터의 제조 방법
KR100801063B1 (ko) 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
KR100260327B1 (ko) 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 mosfet를 제조하는 방법
US5324673A (en) Method of formation of vertical transistor
CN100552885C (zh) 晶体管及半导体装置的制作方法
KR101201489B1 (ko) Ｓｏｉ 디바이스 제조 방법
US7790551B2 (en) Method for fabricating a transistor having a recess gate structure
TW201738943A (zh) 半導體結構及其製作方法
US6784054B2 (en) Method of manufacturing semiconductor device
US6661066B2 (en) Semiconductor device including inversely tapered gate electrode and manufacturing method thereof
US20060255369A1 (en) High-voltage semiconductor device and method of manufacturing the same
KR20170013722A (ko) 반도체 소자 및 그 제조 방법
KR20030043597A (ko) 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법
CN114242596A (zh) 一种mosfet器件及其制造方法
JP2005197739A (ja) デュアルゲートの形成方法
TWI807762B (zh) 半導體裝置的製作方法
CN113964176B (zh) 半导体结构及其形成方法
KR100568451B1 (ko) 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법
JP2006086467A (ja) 半導体装置及びその製造方法
JP2005259945A (ja) 半導体装置の製造方法及び半導体装置
CN112951765A (zh) 半导体结构及其形成方法
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
CN111435659B (zh) 存储器结构
JPH09139382A (ja) 半導体装置の製造方法
CN101207042A (zh) 半导体器件

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030625

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050119

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050809

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20051006

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20051007

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20081001

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090914

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20101007

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110930

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20120925

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20130930

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20141001

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20151001

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20160930

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20180927

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20200929

Start annual number: 16

End annual number: 16

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20230717