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CN100552885C - 晶体管及半导体装置的制作方法 - Google Patents

晶体管及半导体装置的制作方法 Download PDF

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CN100552885C
CN100552885C CNB2007101292007A CN200710129200A CN100552885C CN 100552885 C CN100552885 C CN 100552885C CN B2007101292007 A CNB2007101292007 A CN B2007101292007A CN 200710129200 A CN200710129200 A CN 200710129200A CN 100552885 C CN100552885 C CN 100552885C
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Abstract

本发明提供一种晶体管及半导体装置的制作方法。上述半导体装置的制作方法，包括形成第一栅极堆叠层，其包含第一及第二含硅层，且具有介于该第一及第二含硅层之间的第一蚀刻停止层，其中该第一含硅层的高度至少为该第一栅极堆叠层高度的1/3。上述半导体装置的制作方法，还包括移除该第二含硅层及该第一蚀刻停止层；以及进行反应该第一含硅层与第一金属的步骤，以硅化该第一含硅层。因此，可形成具有不同栅极高度的全硅化物栅极。较薄的第一含硅层可提供在硅化时较低的热预算，以及在全硅化物栅极中较佳的硅化浓度的均匀度。

Description

晶体管及半导体装置的制作方法
技术领域
本发明涉及半导体装置，特别涉及一种具有硅化反应形成的栅极电极的半导体装置。
背景技术
随着集成电路元件尺寸持续不断的缩小化至次微米范围，使得必须利用新的技术，以维持想要的元件效能。金属氧化物半导体场效晶体管(MOSFET)元件的栅极设计是极度受关注及研发的领域。上述领域其中之一是全硅化物栅极电极(fully silicided gate electrode；FUSI gate electrode)的使用。
虽然全硅化物栅极电极可在，例如调整功率运作效能(tuning workfunction performance)方面，提供较大弹性，但全硅化物栅极电极也使得集成电路元件较难制作及设计。
因此，亟需一种可克服已知问题的改良的全硅化物栅极电极结构及其制作方法。
发明内容
有鉴于此，本发明的第一目的在于提供一种半导体装置的制作方法。上述半导体装置的制作方法，包括形成第一栅极堆叠层，其包含第一及第二含硅层，且具有介于该第一及第二含硅层之间的第一蚀刻停止层，其中该第一含硅层的高度至少为该第一栅极堆叠层高度的1/3。上述半导体装置的制作方法，还包括形成栅极间隙壁于该第一栅极堆叠层的侧壁；移除该第二含硅层及该第一蚀刻停止层；以及进行反应该第一含硅层与第一金属的步骤，以硅化该第一含硅层。
根据本发明的半导体装置的制作方法，还包括：在所述栅极堆叠层的相对侧形成源/漏极区域；以及通过不同于所述反应步骤的工艺，硅化至少部分各源/漏极区域的顶部表面。
根据本发明的半导体装置的制作方法，其中所述反应步骤由快速热退火处理完成。
根据本发明的半导体装置的制作方法，还包括在所述栅极堆叠层与该栅极间隙壁之间形成密封间隙壁。
根据本发明的半导体装置的制作方法，其中形成所述源/漏极区域由注入杂质于形成有所述第一栅极堆叠层的基底之中的方式完成。
根据本发明的半导体装置的制作方法，其中形成所述源/漏极区域由外延成长所述源/漏极区域于形成有所述第一栅极堆叠层的基底之中的方式完成。
根据本发明的半导体装置的制作方法，还包含：形成第二栅极堆叠层，其包含第三及第四含硅层，且具有介于所述第三及第四含硅层之间的第二蚀刻停止层，其中所述第三含硅层的高度至少为所述第二栅极堆叠层高度的1/3；形成栅极间隙壁于该第二栅极堆叠层的侧壁；移除所述第四含硅层及所述第二蚀刻停止层；以及进行反应所述第三含硅层与第二金属的步骤，以硅化所述第三含硅层。
根据本发明的半导体装置的制作方法，其中所述第一金属与所述第二金属是不同材质。
本发明的第二目的在于提供一种晶体管的制作方法。上述晶体管的制作方法，包括在基底上形成栅极堆叠层，该栅极堆叠层包含栅极介电层、第一多晶硅层、蚀刻停止层及第二多晶硅层，其中该第一多晶硅层的高度介于1/3至4/5的该栅极堆叠层高度。上述晶体管的制作方法，还包括形成栅极间隙壁于该栅极堆叠层的侧壁；在部分该基底之中形成源/漏极区域，且该源/漏极区域分别在该栅极堆叠层的相对侧；硅化该源/漏极区域的部分顶部表面；覆盖该源/漏极区域，且暴露该栅极堆叠层的顶部表面；移除该第二多晶硅层与该蚀刻停止层；以及全硅化该第一多晶硅层。
根据本发明的晶体管的制作方法，还包含形成密封间隙壁于所述栅极堆叠层与该栅极间隙壁之间。
根据本发明的晶体管的制作方法，其中覆盖所述源/漏极区域及暴露所述栅极堆叠层的顶部表面的方式，包括：在所述栅极堆叠层及所述源/漏极区域的上方形成保护层；在所述保护层上形成掩模层；回蚀刻所述掩模层，以与所述保护层的顶部表面形成平面；以及回蚀刻所述保护层，以暴露所述栅极堆叠层的顶部表面。
根据本发明的晶体管的制作方法，其中所述栅极堆叠层还包含硬掩模层，形成于所述第二多晶硅层上。
根据本发明的晶体管的制作方法，其中覆盖所述源/漏极区域及暴露所述栅极结构的顶部表面的方式，包括：在所述栅极堆叠层及所述源/漏极区域的上方形成接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；以及进行化学机械研磨工艺，以从所述栅极堆叠层的顶部表面，移除所述层间介电层与所述接触孔蚀刻停止层。
根据本发明的晶体管的制作方法，还包括：在所述层间介电层与所述接触孔蚀刻停止层之中形成接触开口；以及以导电体填充所述接触开口，至少一个导电体电性接触硅化的所述第一多晶硅层。
本发明的第三目的在于提供一种半导体装置的制作方法。上述半导体装置的制作方法，包括在基底上形成栅极电极；形成一对间隙壁，邻接于该栅极电极的相对侧壁，其中该栅极电极的高度至少是栅极(指后续形成的栅极堆叠层)高度的1/3。上述半导体装置的制作方法，还包括在该栅极电极上形成金属层；以及通过反应该栅极电极与该金属层，以形成硅化物。
附图说明
请参阅接下来配合图式的说明，以更加了解本发明及其优点，其中：
图1、图2a、图2b、图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b显示在第一实施例一种全硅化物栅极电极的制作方法的中间步骤的剖面图；以及
图8-图9显示在第二实施例中一种全硅化物栅极电极的制作方法的中间步骤的剖面图。
除了另有说明外，在不同图式中对应的元件符号及标号对应相似的元件。所绘制的图式的目的主要是清楚表示较佳实施例的态样，且并不需要与图式相同的尺寸。事实上，为了更加清楚地表示实施例的特征，某些图式中元件的相对尺寸可以是较夸张的表示。为了更加清楚说明一些实施例，代表相同结构、材料或工艺步骤变化的文字可以接在元件符号后面。
其中，附图标记说明如下：
1～区域1；2～基底；3～区域3；4～隔离结构；6～栅极介电层；8～第一栅极电极层；10～蚀刻停止层；12～第二栅极电极层；14～硬掩模层；16～密封间隙壁；18～轻掺杂源/漏极区域；20～侧壁间隙壁；22～源/漏极区域；24～源/漏极硅化区域；26～保护层；28～沉积层；30～金属层；32～全硅化物栅极电极；40～接触孔蚀刻停止层；42～层间介电层。
具体实施方式
接下来，详细说明本发明较佳实施例的制作与应用方式。然而，可以了解的是，本发明提供许多可应用于各种广泛领域里的发明概念。以下所提及的实施例仅用来说明具体制作及应用本发明的方式，并不用以限制本发明。
图1至图7b显示形成全硅化物(full silicide；FUSI)栅极结构的具体实施方法。首先，在图1中，显示基底2，且形成有隔离结构4于基底2之中。上述隔离结构4例如是浅沟渠隔离(shallow trench isolation；STI)结构。虽然在图1仅显示一种结构，可以了解是，本领域技术人员可以制作集成电路元件的方式，形成许多各种相似的结构。在图1中，提供简化的具体实施例，其中形成p型金属氧化物半导体(PMOS)元件于隔离结构4的一侧的区域1内，且形成n型金属氧化物半导体(NMOS)元件于隔离结构4的另一侧的区域3内。在一个实施例中，上述基底2可以是整个硅(bulk silicon)基材、绝缘体上硅(silicon on insulator；SOI)的基材、蓝宝石上硅(silicon on sapphire；SOS)的基材或其它适合用来制作集成电路的基材。在另一实施例中，基底2可以是包含不同的材质，例如一部分的基底2，特别是在源/漏极区域的部分，可以是由例如硅锗(Si-Ge)材质形成。
如图1所示，形成栅极介电层6于基底2及隔离结构4的上表面上。接着，形成例如是多晶硅或非晶硅的第一栅极电极层8于栅极介电层6的上方，且在第一栅极电极层8的上方形成有蚀刻停止层10。又如图1所示，在上述蚀刻停止层10的上方形成例如是多晶硅或非晶硅的第二栅极电极层12。之后，在第二栅极电极层12上形成硬掩模层14。在接下来的说明中，上述堆叠层用以个别形成栅极堆叠层，以作为后续形成的p型金属氧化物半导体及n型金属氧化物半导体元件，且在后续的说明中，上述堆叠层也可以称为栅极堆叠层或多晶硅堆叠层。
在一个实施例中，上述栅极介电层6较佳可以是高温成长的氧化层。在另一实施例中，栅极介电层6可以是通过暴露上述氧化层于氮气环境中，而氮化的氧化层。虽然上述氮化步骤可改善上述氧化层的介电特性，但也可通过增加靠近元件通道(后续形成)的区域表面作为电荷陷阱(charge traps)的缺陷密度，以降低驱动电流。依据元件的设计限制，栅极介电层6的厚度较佳可以是介于约5埃～约20埃(
Figure C20071012920000091
)之间，当然也可以是其它的厚度范围。另外，上述栅极介电层6当然也可以使用例如氧化铪(HfOx)或其相似材质的高介电常数的介电材料。
在上述栅极堆叠层的总厚度约1000埃的实施例中，第一栅极电极层8的厚度范围可以是约从330埃至约800埃。也就是说，第一栅极电极层8(也可以称为多晶硅层)的厚度范围较佳约占栅极堆叠层总厚度的1/3至4/5(80％)之间。栅极堆叠层的总厚度，也可以称为栅极堆叠层的总高度，且可以是介于约800至约100埃之间，当然也可以是其它合适的厚度范围。
在一个实施例中，上述蚀刻停止层10可以是氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)或其它合适的材质。上述蚀刻停止层10材料的选择是元件设计的关键，例如蚀刻停止层材料的限制可以是与互补式金属氧化物半导体(CMOS)的制作流程相容，且相对于多晶硅具有较高的蚀刻选择的材质。再者，蚀刻停止层10的厚度也是元件设计的关键，例如蚀刻停止层厚度的限制必须足够厚，以便在进行蚀刻停止层10上方例如是多晶硅的第二栅极电极层12的过度蚀刻(over-etching)时，可保护蚀刻停止层10下方的第一栅极电极层8，后续将更进一步的说明。在一个实施例中，上述蚀刻停止层10的厚度可以是约10至约50埃之间。
上述第一栅极电极层8及第二栅极电极层12，可以是使用沉积的方式形成。虽然掺杂浓度的均匀度及控制较难控制，但是例如多晶硅的第一栅极电极层8及第二栅极电极层12可以在沉积过程中，同时进行掺杂的方式形成。在另一实施例中，上述第一栅极电极层8及第二栅极电极层12可以在沉积之后，再经由离子注入的方式掺杂离子于第一栅极电极层8及第二栅极电极层12之中。在上述的制作过程中，也可以使用掩模的方式，以分别地确保p型及n型元件的最佳掺杂离子的种类及浓度等级。在栅极堆叠层总厚度为1000埃的实施例中，第二栅极电极层12的厚度范围可以是约从200埃至670埃之间(第一栅极电极层8的厚度范围约从330埃至800埃之间)。由于蚀刻停止层10及栅极介电层6的厚度并不会明显地影响栅极堆叠层的总厚度，故可以忽略蚀刻停止层10及栅极介电层6的厚度。因此，简单地说，栅极堆叠层的总厚度可以是第一栅极电极层8及第二栅极电极层12厚度的加总。
上述硬掩模层14可以是氧化硅、氮化硅、氮氧化硅或其它合适的材质。与蚀刻停止层10相似，硬掩模层14的选择的设计限制也需与互补式金属氧化物半导体的制作流程相容，且对多晶硅层具有较高的蚀刻选择。在一个实施例中，上述硬掩模层14的厚度可以是约300至约800埃之间，其较佳厚度约500埃。
通过光刻技术，图案化上述硬掩模层14。在一个实施例中，上述图案化步骤可以是，在硬掩模层14上形成光阻层(未显示)，接着，图案化光阻层，且在后续的蚀刻步骤中，通过图案化后的光阻层图案化硬掩模层14。接着，利用硬掩模层14作为图案层，进行蚀刻工艺，蚀刻硬掩模层14下方的第二栅极电极层12、蚀刻停止层10及第一栅极电极层8，其结果结构如图2a所示。
图2b显示另一实施例。如图2b所示，形成密封间隙壁(sealing spacer)于栅极堆叠层的侧壁上。一个实施例中，在图案化上述栅极堆叠层之后，顺应性地沉积薄氮化膜于上述结果结构的上表面，接着通过非等向性地回蚀刻(etch back)，从上述结果结构的水平表面移除部分薄氮化膜，且同时余留部分薄氮化膜于结果结构的垂直表面上，例如是各别栅极堆叠层的侧壁上，以形成密封间隙壁16。密封间隙壁16可保护后续形成的栅极间隙壁在蚀刻上述蚀刻停止层10时，免于被蚀刻。在一个实施例中，上述密封间隙壁16可以是通过化学气相沉积(CVD)法形成的氮化膜，以在厚度范围介于20埃至80埃时具有较佳的同形覆盖(conformal coverage)能力。
在上述实施例中，栅极堆叠层具有相同厚度的第一栅极电极层8。然而，在本发明概念之中，部分的第一栅极电极层8(如图1中的区域1)可以是较薄于其它部分的第一栅极电极层8(如图1中的区域3)，此会导致具有相对较厚的第一栅极电极层8的第一栅极堆叠层，及具有相对较薄的第二栅极电极层8的第二栅极堆叠层。如后续详细说明，第一栅极电极层8会转变成为全硅化物栅极电极。也就是说，部分全硅化物栅极电极会相对地厚于其它部分全硅化物栅极电极。
请参阅图3a及图3b，其中图3a对应于图2a的实施例，而图3b对应于图2b的实施例。通过CMOS工艺的方式，形成源极及漏极区域于基底2之中，且分别与上述栅极堆叠层构成金属氧化物半导体元件。在上述实施例中，首先，大体上对准各别栅极堆叠层的各侧壁，注入轻掺杂源/漏极区域18。接着，形成侧壁间隙壁20(也可以称为栅极间隙壁)于各别栅极堆叠层的侧壁上(通过顺应性的沉积一层或多层的氧化层或氮化层，接着以非等向性蚀刻的方式形成)，且大体上对准各侧壁间隙壁20的边缘，注入源/漏极区域22。可以了解的是，上述说明省略许多步骤，以更加清楚说明本发明的实施例，上述被省略的步骤，例如，在注入n型杂质于n型金属氧化物半导体元件区域中时，会在p型金属氧化物半导体元件区域形成掩模，同样地，在注入p型杂质于p基金属氧化物半导物元件区域中时，会在n型金属氧化物半导体元件区域形成掩模。同样地，已知该领域者可由上述结构了解许多的变化，例如，更进一步分等级的接合面、多数侧壁间隙壁的组合、环形注入(haloimplant)、袋状注入(packet implant)及其相似元件，虽未显示于图式中，可以了解的是，上述元件也可以设置于本发明的实施例中。在一个实施例中，也可以利用外延成长硅-锗或其相似材料于基底2中形成的凹槽之中，以作为部分源/漏极区域的结构。在图3a及图3b中，同时显示源/漏极硅化区域24。值得注意的是，与已知工艺不同的地方在于，栅极硅化物区域并非与源极及漏极硅化物区域同时形成，如上述实施例所示，第二栅极电极层12并未被硅化，且其理由将在后续说明。
图4a及图4b显示形成保护层26于上述元件上方。保护层26可以是顺应性的沉积层，例如是对多晶硅具有较高蚀刻选择的氮化硅。在一个实施例中，可以是通过化学气相沉积工艺，沉积保护层26，使得保护层26具有较佳的同性覆盖能力，且保护层26的厚可以是约20埃至约200之间。根据元件设计的选择，沉积上述保护层26可在后续的工艺中保护源/漏极硅化物。可以了解的是，其中图4a对应于图3a的实施例，而图4b对应于图3b的实施例。
在形成保护层26之后，整个覆盖式地沉积沉积层28于上述元件上，如图4a及图4所示。在一个实施例中，沉积层28可以是未图案化的光阻层，例如是高分子光阻材质，且相较于保护层26，沉积层28可以是较厚的沉积层。接着，利用灰化(ashing)或其它相似的工艺，回蚀刻沉积层28至暴露部分的保护层26为止。然后，使用湿蚀刻或其它合适的工艺，移除部分暴露的保护层26。在上述湿蚀刻工艺中，同时也会移除保护层26下方的硬掩模层14，以及也可能移除部分侧壁间隙壁20的顶部。其中完成上述步骤后的结构，如图5a及图5b所示。
请参阅图5a及图5b，显示暴露第二栅极电极层12，而沉积层28及/或保护层26会覆盖上述结构的其它余留部分。在图5a及图5b中显示硬掩模相对于底下的第二栅极电极层12与侧壁间隙壁20的蚀刻选择接近理想的状态，且第二栅极电极层12并不会发生过度蚀刻的现象。在实际的操作中，移除硬掩模层14及保护层16的过程时，第二栅极电极层12会被蚀刻，而导致轻微的凹陷(未显示)于第二栅极电极层12之中。然而，上述凹陷并不会有任何影响，且会随着移除第二栅极电极层12，而被移除，如后续所述。接着，移除沉积层28。之后，利用合适的蚀刻工艺，例如干蚀刻或湿蚀刻，从各栅极堆叠层移除第二栅极电极层12。在第二栅极电极层12硅锗材质的实施例中，可以湿蚀刻的方式移除此第二栅极电极层12。由于蚀刻选择的关系，上述湿蚀刻工艺会终止于蚀刻停止层10。在上述移除第二栅极电极层12之后，可利用适合蚀刻停止层10材质的蚀刻工艺，例如湿蚀刻，移除蚀刻停止层10。在上述移除蚀刻停止层10的过程中，密封间隙壁16将扮演重要的作用。由于蚀刻停止层10的材质通常与侧壁间隙壁20的材质相同或相似，因此蚀刻液相对上述蚀刻停止层10与侧壁间隙壁20之间具有较低的蚀刻选择。图5a中显示的暴露的侧壁间隙壁20，在蚀刻停止层10的蚀刻工艺中，可能会遭受部分损伤。然而，可通过在能发挥蚀刻停止层10作用的厚度下，尽可能的薄化蚀刻停止层10的厚度，使得将上述侧壁间隙壁20的损伤减到最小。相反地，如图5b所示，可通过密封间隙壁16保护侧壁间隙壁20，避免损伤。因此，在上述蚀刻停止层10的移除步骤时，图5b中的侧壁间隙壁20并不会遭受损伤。
在图6a及图6b中，显示移除第二栅极电极层12与蚀刻停止层10之后的结果结构，以及在上述结构的上方形成金属层30。在一个实施例中，可以是通过例如是溅镀(sputtering)的方式沉积，例如是镍(nickel)的金属层30，且金属层30的厚度可以是介于约200埃至2000埃之间。在另一实施例中，上述金属层30也可以是钴(cobalt)、铜(copper)、钼(molybdenum)、钛(titanium)、钽(tantalum)、钨(tungsten)、铒(erbium)、锆(zirconium)、铂(platinum)、镱(ytterbium)或其组合。当然金属层30也可以是其它合适金属材质。
在图6a及图6b中显示重要的设计关键。也就是说，第一栅极电极层8需要较低的热预算(thermal budget)，以形成全硅化物栅极。在上述设计原则下，认为例如是多晶硅层的第一栅极电极层8需要十分的薄。也就是说，较薄的第一栅极电层8在填充金属层30的侧壁间隙壁20之间的凹槽具有较高的高宽比(aspect ratio)。值得注意的是，若高宽比太高，可能在凹槽之中产生不完全的金属层30沉积。且为了达到良好的硅化反应，因此会造成与第一栅极电极层8接触的金属层30不足。在一个实施例中，第一栅极电极层8可以是最小约占栅极堆叠层高度的1/3至最大约占栅极堆叠层高度的4/5。然而，上述设计原则及相关的尺寸范围当然可以随着工艺及材料的发展而增加，以在制作流程中提供较大的容许度。
接着，进行快速热退火处理(rapid thermal anneal；RTA)或其它热工艺步骤，使金属层30与底下例如是多晶硅层的第一栅极电极层8发生互相作用，且形成全硅化物栅极电极32，如图7a所示。降低第一栅极电极层8高度的优点之一，如上述结构会减少例如镍或其它金属在例如是多晶硅层的第一栅极电极层8内的不均匀分布的问题。随着例如是镍从第一栅极电极层8的顶部往下推至第一栅极电极层8的底部，在最终硅化物层顶部会形成富有硅的相，而在最终硅化物层底部会形成较少硅，甚至是较少镍的相。在具有较薄的第一栅极电极层8的结构中，例如是镍的金属并不需要被推至如上述的深，因此，在最终整个硅化物层中硅与镍的相对浓度也会比较均匀。而且，相较于已知的工艺及结构，上述较薄的第一栅极电极层也会减少其工艺及结构的热预算。
在硅化步骤之后，移除未与第一栅极电极层8互相作用的余留的金属层30。接着，也可以移除保护层26，或选择性地余留保护层26于结构上，且作为一部分的接触孔蚀刻停止层(contact etch stop layer；CESL)。如图7b所示，沉积接触孔蚀刻停止层40后，接着，形成层间介电层42(inter-layerdielectric；ILD)于上述接触孔蚀刻停止层40上。然后，依序形成由一个或多个层间金属介电层(未显示)区隔的一个或多个金属内连接层(未显示)，以完成集成电路的制作。
本发明的实施例的优点之一，上述实施例会减少由栅极宽度决定的临界尺寸(critical dimension；CD)。可以了解的是，由于窄栅极(narrow gate)具有较高的表面积与体积比，因此，相较于宽栅极(wide gate)，在窄栅极的结构会较快速地发生硅化处理。据此，硅化处理的控制系由栅极的宽度决定。此结果会导致电路设计的限制，例如在全硅化相对较窄的栅极所需的时间内，相对较宽的栅极可能尚未全硅化。通过降第一栅极电极层的高度，以减少硅化处理时栅极高度的影响。
在图8显示另一实施例。通过化学气相沉积或等离子加强式化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)的方式，形成例如是氮化硅的接触孔蚀刻停止层40。接着，形成层间介电层42于接触孔蚀刻停止层40上方，如图8所示。在一个实施例中，层间介电层42可以是以旋转涂布(spun-on-glass；SOG)、高密度等离子形成的氧化层或其相似物。值得注意的是，在图8所示的实施例，在形成上述接触孔蚀刻停止层40之前，移除保护层26。
如图9所示，理想蚀刻工艺可致使蚀刻工艺在栅极电极时终止，接着，以足够的工艺移除接触孔蚀刻停止层40(因为相较于层间介电层硅化物具有较高蚀刻选择)。在一个实施例中，接着，对层间介电层42进行化学机械研磨(chemical mechanical polish；CMP)处理，使得平坦化及降低层间介电层42的顶部表面。持续进行化学机械研磨处理至接触孔蚀刻停止层40的顶部表面，且同时移除栅极堆叠层上方的部分接触孔蚀刻停止层40。若硬掩模层14仍余留于各第二栅极电极层12上方，同样地，可持续进行化学机械研磨处理，以移除硬掩模层14。如图9所示，在进行化学机械研磨处理之后的最终结构，其中第二栅极电极层12暴露于各栅极堆叠层上方。接着持续进行如图5a至图7b所述的处理。在移除第二栅极电极层12之后，接着移除蚀刻停止层10。之后，沉积金属层30于各栅极堆叠层上方，且金属层30会与下方的第二栅极电极层12反应。接着，移除多余及未反应的金属层，且持续进行形成层间介电层、层间介电层之中的接触孔及连接后续形成的金属内连线的工艺。值得注意的是，在上述实施例中，通过形成接触孔蚀刻停止层与层间介电层，以在形成暴露第二栅极电极层12的部分互补式金属氧化物半导体工艺时，保护其余元件。上述实施例并不需要额外形成保护层26及沉积层28(如图4a所示)。因此，上述实施例可简化制作流程。
本发明的实施例及特征包括晶体管，其包含基底；栅极介电层，形成于上述基底上；大体上全硅化多晶硅栅极电极，形成于栅极介电层上；氮化硅密封间隙壁，排列于上述栅极电极的侧壁，且直接接触上述栅极电极；以及栅极间隙壁，邻接于上述氮化硅密封间隙壁。上述晶体管可以是包含源/漏极区域，形成于邻近上述栅极电极的基底之中，且具有至少一部分的硅化顶部表面，其中上述硅化顶部表面的组成不同于硅化栅极电极的组成。
本发明的另一实施例及特征，可以是包括晶体管，其包含基底；栅极介电层，形成于上述基底上；大体上全硅化多晶硅栅极电极，形成于上述栅极介电层上；栅极间隙壁，邻接于上述栅极电极及栅极介电层；以及源/漏极区域，形成于邻近上述栅极电极的基底之中，且具有至少一部分的硅化顶部表面，其中上述硅化顶部表面的组成不同于硅化栅极电极的组成。上述晶体管的基底与源/漏极区域可以是由不同材料组成，例如源/漏极区域可以是硅锗材料。
本发明的再一个实施例及特征可以是集成电路。上述集成电路，包含第一晶体管，形成于基底的第一区域之中，以及上述第一晶体管，包括第一栅极介电层，形成于上述基底上；具有第一厚度的第一大体上全硅化多晶硅栅极电极，形成于上述第一栅极介电层上；以及第一栅极间隙壁，邻接于上述第一栅极电极与第一栅极介电层。上述集成电路，还包含第二晶体管，形成于上述基底的第二区域之中，以及上述第二晶体，包括第二栅极介电层，形成于上述基底上；具有第二厚度的第二大体上全硅化多晶硅栅极电极，形成上述栅极介电层上；以及第二栅极间隙壁，邻接于上述第二栅极电极与第二栅极介电层。上述集成电路，还包含第一源/漏极区域，形成于邻近第一栅极电极的基底之中，以及第一源/漏极区域具有至少一部分的硅化顶部表面，其中上述硅化顶部表面的组成不同于硅化栅极电极的组成。上述第集成电路，还包含第二源/漏极区域，形成于邻近第二栅极电极的基底的，以及第二源/漏极区域具有至少一部分的硅化顶部表面，其中上述硅化顶部表面的组成不同于硅化栅极电极的组成。在一个实施例中，上述集成电路第一晶体管可以是n型金属氧化物半导体(NMOS)，而第二晶体管可以是p型金属氧化物半导体(PMOS)。在一个实施例中，上述第一源/漏极区域的材质可以是不同于基底的材质。
虽然本发明及其优点已详细说明如上，可以了解到的是，不同的变化、组成及替换在不脱离本发明的精神及范围内皆应属于本发明的范围。再者，本发明的范围并不局限于说明书所述叙的工艺、机构、制造、组成、功能、制作方法以及步骤的特定的实施例。本领域技术人员很轻易了解到，从本发明公开的工艺、机构、制造、组成、功能、制作方法或步骤，及根据本发明利用目前存在或之后将发展，其可大体上完成与上述对应的实施例中相同的功能或可大体上达到与上述对应的实施例中相同的结果。据此，后附的范围应包括在工艺、机构、制造、组成、功能、制作方法以及步骤的范围内。

Claims (14)

1.一种半导体装置的制作方法，包括：
形成第一栅极堆叠层，其包含第一及第二含硅层，且具有介于所述第一及第二含硅层之间的第一蚀刻停止层，其中所述第一含硅层的高度至少为所述第一栅极堆叠层高度的1/3；
形成栅极间隙壁于该第一栅极堆叠层的侧壁；
移除所述第二含硅层及所述第一蚀刻停止层；以及
进行反应所述第一含硅层与第一金属的步骤，以硅化所述第一含硅层。
2.如权利要求1所述的半导体装置的制作方法，还包括：
在所述栅极堆叠层的相对侧形成源/漏极区域；以及
通过不同于所述反应步骤的工艺，硅化至少部分各源/漏极区域的顶部表面。
3.如权利要求1所述的半导体装置的制作方法，其中所述反应步骤由快速热退火处理完成。
4.如权利要求1所述的半导体装置的制作方法，还包括在所述栅极堆叠层与该栅极间隙壁之间形成密封间隙壁。
5.如权利要求2所述的半导体装置的制作方法，其中形成所述源/漏极区域由注入杂质于形成有所述第一栅极堆叠层的基底之中的方式完成。
6.如权利要求2所述的半导体装置的制作方法，其中形成所述源/漏极区域由外延成长所述源/漏极区域于形成有所述第一栅极堆叠层的基底之中的方式完成。
7.如权利要求1所述的半导体装置的制作方法，还包含：
形成第二栅极堆叠层，其包含第三及第四含硅层，且具有介于所述第三及第四含硅层之间的第二蚀刻停止层，其中所述第三含硅层的高度至少为所述第二栅极堆叠层高度的1/3；
形成栅极间隙壁于该第二栅极堆叠层的侧壁；
移除所述第四含硅层及所述第二蚀刻停止层；以及
进行反应所述第三含硅层与第二金属的步骤，以硅化所述第三含硅层。
8.如权利要求7所述的半导体装置的制作方法，其中所述第一金属与所述第二金属是不同材质。
9.一种晶体管的制作方法，包括：
在基底上形成栅极堆叠层，所述栅极堆叠层包含栅极介电层、第一多晶硅层、蚀刻停止层及第二多晶硅层，其中所述第一多晶硅层的高度介于1/3至4/5的所述栅极堆叠层高度；
形成栅极间隙壁于该栅极堆叠层的侧壁；
在部分所述基底之中形成源/漏极区域，且所述源/漏极区域分别于所述栅极堆叠层的相对侧；
硅化所述源/漏极区域的部分顶部表面；
覆盖所述源/漏极区域，且暴露所述栅极堆叠层的顶部表面；
移除所述第二多晶硅层与所述蚀刻停止层；以及
全硅化所述第一多晶硅层。
10.如权利要求9所述的晶体管的制作方法，还包含形成密封间隙壁于所述栅极堆叠层与该栅极间隙壁之间。
11.如权利要求9所述的晶体管的制作方法，其中覆盖所述源/漏极区域及暴露所述栅极堆叠层的顶部表面的方式，包括：
在所述栅极堆叠层及所述源/漏极区域的上方形成保护层；
在所述保护层上形成掩模层；
回蚀刻所述掩模层，以与所述保护层的顶部表面形成平面；以及
回蚀刻所述保护层，以暴露所述栅极堆叠层的顶部表面。
12.如权利要求9所述的晶体管的制作方法，其中所述栅极堆叠层还包含硬掩模层，形成于所述第二多晶硅层上。
13.如权利要求9所述的晶体管的制作方法，其中覆盖所述源/漏极区域及暴露所述栅极结构的顶部表面的方式，包括：
在所述栅极堆叠层及所述源/漏极区域的上方形成接触孔蚀刻停止层；
在所述接触孔蚀刻停止层上形成层间介电层；以及
进行化学机械研磨工艺，以从所述栅极堆叠层的顶部表面，移除所述层间介电层与所述接触孔蚀刻停止层。
14.如权利要求13所述的晶体管的制作方法，还包括：
在所述层间介电层与所述接触孔蚀刻停止层之中形成接触开口；以及以导电体填充所述接触开口，至少一个导电体电性接触硅化的所述第一多晶硅层。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1916706B1 (en) * 2006-10-23 2016-08-31 Imec Method for forming a semiconductor device and semiconductor device thus obtained
US8304342B2 (en) * 2006-10-31 2012-11-06 Texas Instruments Incorporated Sacrificial CMP etch stop layer
US7727842B2 (en) * 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US7943467B2 (en) 2008-01-18 2011-05-17 International Business Machines Corporation Structure and method to fabricate MOSFET with short gate
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8232152B2 (en) * 2010-09-16 2012-07-31 United Microelectronics Corp. Removing method of a hard mask
TWI488224B (zh) * 2010-09-16 2015-06-11 United Microelectronics Corp 硬罩幕去除方法
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US20120205727A1 (en) 2011-02-11 2012-08-16 International Business Machines Corporation Semiconductor device including multiple metal semiconductor alloy region and a gate structure covered by a continuous encapsulating layer
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
CN102820328A (zh) * 2011-06-09 2012-12-12 中国科学院微电子研究所 一种半导体结构及其制造方法
US8643120B2 (en) 2012-01-06 2014-02-04 International Business Machines Corporation FinFET with fully silicided gate
US20130200459A1 (en) * 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
CN103681274B (zh) * 2012-09-12 2016-12-28 中国科学院微电子研究所 半导体器件制造方法
TWI571913B (zh) * 2013-02-19 2017-02-21 聯華電子股份有限公司 半導體製程
US9240459B2 (en) * 2013-02-22 2016-01-19 United Microelectronics Corp. Semiconductor process
US9384988B2 (en) * 2013-11-19 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate protection caps and method of forming the same
CN104701167B (zh) * 2013-12-05 2017-09-22 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150171206A1 (en) * 2013-12-18 2015-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxially Growing III-V Contact Plugs for MOSFETs
KR102170856B1 (ko) 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10050118B2 (en) 2014-05-05 2018-08-14 Globalfoundries Inc. Semiconductor device configured for avoiding electrical shorting
US10164108B2 (en) * 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9831090B2 (en) 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
CN106531684B (zh) * 2015-09-11 2019-07-16 中国科学院微电子研究所 一种形成自对准接触部的方法
USD837035S1 (en) * 2017-08-16 2019-01-01 ZH Brothers International, Inc. Twist lock
CN110473834A (zh) * 2019-08-29 2019-11-19 上海华力集成电路制造有限公司 栅极的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006476A1 (en) * 2004-07-06 2006-01-12 International Business Machines Corporation Methods for the formation of fully silicided metal gates

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204103B1 (en) * 1998-09-18 2001-03-20 Intel Corporation Process to make complementary silicide metal gates for CMOS technology
US6211026B1 (en) * 1998-12-01 2001-04-03 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors
JP3235583B2 (ja) * 1999-01-19 2001-12-04 日本電気株式会社 半導体装置の製造方法
US6465309B1 (en) * 2000-12-12 2002-10-15 Advanced Micro Devices, Inc. Silicide gate transistors
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6642119B1 (en) * 2002-08-08 2003-11-04 Advanced Micro Devices, Inc. Silicide MOSFET architecture and method of manufacture
US6905922B2 (en) 2003-10-03 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Dual fully-silicided gate MOSFETs
US7122472B2 (en) * 2004-12-02 2006-10-17 International Business Machines Corporation Method for forming self-aligned dual fully silicided gates in CMOS devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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