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KR100466061B1 - Ｓｏｉｍｏｓｆｅｔ 및 ｓｏｉｍｏｓｆｅｔ 의 제조방법 - Google Patents

Ｓｏｉｍｏｓｆｅｔ 및 ｓｏｉｍｏｓｆｅｔ 의 제조방법 Download PDF

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KR100466061B1
KR100466061B1 KR10-2002-0005851A KR20020005851A KR100466061B1 KR 100466061 B1 KR100466061 B1 KR 100466061B1 KR 20020005851 A KR20020005851 A KR 20020005851A KR 100466061 B1 KR100466061 B1 KR 100466061B1
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샤프 가부시키가이샤
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Abstract

절연성 기판 상에 배치된 표면반도체층 (3) 에 형성된 완전공핍화된 제 1 도전형 채널영역 (P1∼P3)과, 채널영역 (P1∼P3) 을 사이에 두고 배치되는 제 2 도전형 소스/드레인영역 (10)과, 채널영역 (P1∼P3) 상에 게이트 절연막 (7) 을 사이에 두고 형성된 게이트전극 (8) 으로 구성되는 SOIMOSFET 를 형성할 때에, 채널영역 (P1∼P3) 이, 채널중앙영역 (P2) 과 소스/드레인영역 (10) 에 각각 인접되고, 채널중앙영역 (P2) 보다 불순물 농도가 높게 설정된 채널단부영역 (P1,P3) 으로 이루어지고, 표면반도체층 (3) 의 막두께의 변화에 대한 채널중앙영역 (P2) 의 문턱치 전압 Vtho의 변화와 표면반도체층 (3) 의 막두께의 변화에 대한 채널단부영역 (P1,P3) 의 문턱치 전압 Vthedge의 변화가 각각 역부호로 되도록 양쪽 문턱치 전압을 설정하는 SOIMOSFET 의 제조방법.

Description

ＳＯＩＭＯＳＦＥＴ 및 ＳＯＩＭＯＳＦＥＴ 의 제조방법 {SOIMOSFET AND MANUFACTURING METHOD OF SOIMOSFET}
본 발명은 SOIMOSFET 의 제조방법에 관한 것으로, 더 상세하게는 SOIMOSFET 의 표면반도체층의 막두께 변화 (편차) 에 따른 전기적인 특성 변화를 억제할 수 있는 SOIMOSFET 의 제조방법에 관한 것이다.
일반적으로 알려져 있는 SOS, SIMOX 또는 BSOI 등의 SOI 기판 상에 형성된MOSFET 는, 저전압, 고속동작 기능을 갖고 있으며, 또한 SOIMOSFET 는 벌크 실리콘 기판 상에 형성된 디바이스와 비교하여 설계면적을 작게 할 수 있다는 이점을 갖고 있다.
그러나, 벌크 실리콘 MOSFET 는 4단자 (게이트, 드레인, 소스, 기판) 를 갖고 있는 반면, SOIMOSFET 는 3단자 (게이트, 드레인, 소스) 를 갖고 있을 뿐이기 때문에, 디바이스의 전기적 특성, 특히 쇼트채널효과, 드레인/소스간 내압, 펀치스루 등을 열화시킨다.
즉, 벌크 실리콘 MOSFET 에서는, 도 10(a) 및 10(b) 에 나타낸 바와 같이, 기생 바이폴러 (NPN) 트랜지스터는, 베이스가 기판에 고정되고 기판-소스의 접합이 역바이어스되기 때문에, 드레인 영역 근방에서 임팩트 이온전류 (Ii) 가 발생하였다 하더라도, MOSFET 의 동작에 있어서는 거의 영향을 주지 않는다.
한편, SOIMOSFET 에서는, 도 9(a) 및 9(b) 에 나타낸 바와 같이, 기생 바이폴러 트랜지스터는 베이스가 플로팅 상태의 표면반도체층이다. 즉, 통상 동작에서는, 드레인 영역 근방에서 발생한 임팩트 이온전류 (Ii) 는 기생 바이폴러 트랜지스터의 베이스 전류로서 작용하여, 양의 피드백 효과를 발생시키고, 그 결과 쇼트채널효과의 열화나 드레인/소스간 내압의 감소를 가져온다. 또한, 채널영역이 비교적 후막의 표면반도체층에 형성되는 경우에는, 그 동작은 부분 공핍화 모드로 되어, 임팩트 이온화에 따라, 출력특성에서의 이른바 킹크 효과가 발생하여 SOIMOSFET 특성을 현저하게 제한하게 된다.
여기에서, 킹크 효과란, 임팩트 이온화(ionization)에 의해 발생된 다수 캐리어가, 플로팅 기판의 포텐셜을 끌어올려, 문턱치 전압을 저하시키고, 나아가서는 드레인전류의 급격한 증가를 일으키는 현상이며, 그 결과, 디바이스 특성이 큰 변동을 일으켜 SOIMOSFET 의 동작에 큰 제한을 가져온다.
이에 대하여, 킹크 효과가 없는 완전공핍화형 SOI 를 실현하기 위해서 게이트 전극에 의해 야기되는 공핍층의 두께보다도 표면 실리콘층의 두께를 얇게 하는 방법이 있다. 일반적으로, 표면 실리콘층을 완전공핍화시키기 위해서는, 도 11 에 나타낸 바와 같이, 표면 실리콘층의 두께, 기판의 불순물 농도 Na 를 조정하는 것이 필요하다.
그러나, 도 11 에서 알 수 있듯이, 완전공핍화형 SOI 트랜지스터의 주요 결점은 문턱치 전압 Vth 가 표면 실리콘층의 두께 변화에 민감하는 것이다. 즉, 문턱치 전압은,
(여기에서, Vfbt: 플랫 밴드 전압 (표면 실리콘층의 표면측)
Vfbb: 플랫 밴드 전압 (표면 실리콘층의 저면측)
Ctox: 게이트 절연막의 용량
Na : 기판의 불순물 농도
Tsi: 표면 실리콘층의 막두께
φF : 페르미 포텐셜
Vsub: 기판 전압이다)
로 표시되고, 통상 기판의 불순물 농도 Na 와 게이트 절연막의 막두께에 대해서는 ΔVth/ΔTsi가 10mV/㎚ 정도가 된다.
문턱치 전압은 수학식 2에 나타낸 바와 같이, 문턱치 전압에 지수 함수적으로 의존하는 OFF 상태의 전류 등의 전기적 파라미터에 영향 또는 관련되어 있다.
(여기에서, W 는 트랜지스터의 채널 폭, I0는 게이트 전압이 0V 일 때의 일정값 (I0= 약 10-7A/㎛) 이다)
예컨대, 완전공핍화형 SOI 트랜지스터 (서브 문턱치 영역의 경사 S (S 팩터) 가 65mV/dec 정도) 에 대해서, 65mV 문턱치 전압이 변화하면, OFF 전류는 10배 변화한다. 즉, 문턱치 전압을 제어하는 것은 반도체장치의 특성에서 중요하다.
그래서, 1995 IEEE International SOI Conference Short Cource 에는, 일정 주입법을 사용하여 SOIMOSFET 의 문턱치 전압의 편차를 억제하는 방법이 제안되어 있다. 이 일정 주입법에서는, SOI 기판의 표면 실리콘층에 이온주입에 의해 주입량 D = Na ×Tsi가 일정해지는 조건에서 불순물을 도입한다. 그 결과, 수학식 1 로부터 표면 실리콘층의 막두께 Tsi에 대한 문턱치 전압 Vth 의 변화를 억제할 수 있다. 이런 점은 도 12 에서의 Tsi와 Vth 의 관계에서도 알 수 있다.
또, Vth 의 Tsi에 대한 의존성을 억제하는 방법으로서 도 13 에 나타낸 바와 같이, 부분 공핍화형 SOI 와 완전공핍화형 SOI 를 조합하는 방법이 제안되어 있다 (일본 공개특허공보 평6-268215호). 이 디바이스에서는, 표면 실리콘층의 채널단부영역 (11) 에서의 불순물 농도를 채널중앙영역 (12) 보다 고농도로 함으로써, 채널단부영역 (11) 에서는 완전공핍화되지 않지만, 채널중앙영역 (12) 을 완전공핍화시킨다. 그 결과, 상기 SOI 트랜지스터의 문턱치 전압은 채널 단부에서의 불순물 농도에 따라 결정되고, 이 디바이스는 부분 공핍화형으로서 동작한다.
또, USP5841170호 공보에, 채널영역이 소스/드레인 방향으로 불균일한 불순물 농도의 프로파일을 갖는 SOIMOSFET 가 기재되어 있다. 이 디바이스는, 채널 중앙부도, 채널단부영역도, 이들 영역에서 완전히 공핍화되는 불순물 농도로 설정되어 있다. 즉, 이 디바이스는 완전공핍화형 모드에서 동작하여 킹크 효과를 방지할 수 있다.
그러나, 일정 주입법에서는 표면 실리콘층의 두께에 대한 Vth 의존성은 억제되지만, 쇼트 채널 효과나 펀치스루는 고려되지 않고 채널로의 불순물 주입은 균일하게 실행되기 때문에, 디바이스로서는 쇼트채널효과를 초래하기 쉬워진다.
또, 일본 공개특허공보 평6-268215호에 제안된 디바이스 구조는, 쇼트채널효과를 감소시킬 수 있으나, 부분 공핍화형 동작이기 때문에 부유 기판 효과나 킹크 효과의 영향을 받기 쉬워진다.
또한, USP5841170호 공보에 제안된 디바이스에서는, 표면 실리콘층의 막두께 변화 (편차) 에 대한 전기적 특성 변동이 고려되어 있지 않다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 쇼트채널효과나 펀치스루 등을 유효하게 감소시키면서 전기적 특성에 대한 표면반도체층의 막두께의 영향을 억제함으로써, 신뢰성이 높은 SOIMOSFET 를 얻을 수 있는 SOIMOSFET 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 SOIMOSFET 의 실시형태를 설명하기 위한 주요부의 개략 단면도이다.
도 2 는 본 발명의 SOIMOSFET 의 채널영역의 불순물 농도 프로파일을 설명하기 위한 주요부의 개략 단면도이다.
도 3 은 표면 실리콘층의 막두께 Tsi 와 문턱치 전압 Vth 의 관계를 나타내는 그래프이다.
도 4 는 본 발명의 SOIMOSFET 의 제조방법을 설명하기 위한 주요부의 개략 단면 공정도이다.
도 5 는 불순물 이온의 투영 비정/표면 실리콘층의 막두께와 불순물 농도의 관계를 나타내는 그래프이다.
도 6 은 각종 이온 주입의 가속 에너지에서의 표면 실리콘층의 막두께와 문턱치 전압의 관계를 나타내는 그래프이다.
도 7 은 불순물 이온의 투영 비정/표면 실리콘층의 막두께와 표면반도체층의 막두께 변화에 대한 문턱치 전압 Vth 의 변화의 관계를 나타내는 그래프이다.
도 8 은 표면 실리콘층의 막두께와 문턱치 전압 Vth 의 관계를 나타내는 그래프이다.
도 9 는 종래의 SOIMOSFET 와 그 등가회로도를 나타내는 도면이다.
도 10 은 종래의 MOSFET 와 그 등가회로도를 나타내는 도면이다.
도 11 은 표면 실리콘층의 막두께 Tsi 와 문턱치 전압 Vth 의 관계를 나타내는 그래프이다.
도 12 는 종래의 일정 주입법으로 형성한 MOSFET 의 표면 실리콘층의 막두께 Tsi 와 문턱치 전압 Vth 의 관계를 나타내는 그래프이다.
도 13 은 종래의 다른 MOSFET 를 나타내는 개략 단면도이다.
* 도면의 주요 부분에 대한 부호 설명
1 : 실리콘 기판 2 : 매립 절연막
3 : 표면 실리콘층 4 : SOI 기판
5 : 소자분리막 6, 9 : 인 이온
7 : 게이트 절연막 8 : 게이트 전극
10 : 소스/드레인 영역
절연성 기판 상에 배치된 표면반도체층에 형성된 완전공핍화된 제 1 도전형 채널영역과, 이 채널영역을 사이에 두고 배치되는 제 2 도전형 소스/드레인영역 (10)과, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트전극으로 구성되는 SOIMOSFET 를 형성할 때에, 채널영역을, 상기 소스/드레인 영역에 각각 인접하는 채널영역의 단부를, 채널중앙영역보다도 불순물 농도를 높게 설정하고, 상기 표면반도체층의 막두께 변화에 대한 상기 채널중앙영역의 문턱치 전압 Vtho의 변화와, 상기 표면반도체층의 막두께 변화에 대한 상기 채널단부영역의 문턱치 전압 Vthedge의 변화가 각각 역부호로 되도록 양쪽 문턱치 전압 Vtho및 Vthedge를 설정함으로써 형성하는 것을 특징으로 하는 SOIMOSFET 의 제조방법이 제공된다.
본 발명의 SOIMOSFET 는 절연성 기판과 표면반도체층으로 구성된 SOI 구조 기판에 형성되고, 주로 제 1 도전형 채널영역, 제 2 도전형 소스/드레인 영역 및 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극으로 이루어진다.
본 발명의 SOI 구조기판을 구성하는 절연성 기판은, 사파이어, 석영, 유리, 플라스틱 등의 그 자체 절연성이 있는 것으로 이루어진 기판이어도 되고, 지지기판 상에 매립 절연막이 형성된 것이어도 된다. 여기에서, 지지기판이란, 예컨대 실리콘, 게르마늄 등의 원소 반도체 기판, GaAs, InGaAs 등의 화합물 반도체 등에 의한 기판을 들 수 있다. 그 중에서도 단결정 실리콘 기판 또는 다결정 실리콘 기판이 바람직하다. 또, 매립 절연막으로서는, 예컨대 SiO2막, SiN 막 등의 단층막 또는 적층막을 들 수 있다. 이 때의 막두께는, 얻고자 하는 반도체 장치의 특성, 얻어진 반도체 장치를 사용할 때의 인가 전압의 높이 등을 고려하여 적절하게 조정할 수 있는데, 예컨대 50 ~ 1000 ㎚ 정도, 바람직하게는 80 ∼ 500 ㎚ 정도를 들 수 있다.
표면반도체층은 통상 트랜지스터를 형성하기 위한 활성층으로서 기능하는 반도체 박막으로, 실리콘, 게르마늄 등의 원소 반도체, GaAs, InGaAs 등의 화합물 반도체 등에 의한 박막으로 형성할 수 있다. 그 중에서도 실리콘 박막이 바람직하고, 이 실리콘 박막은 단결정인 것이 보다 바람직하다. 반도체층의 막두께는 얻고자 하는 반도체 장치의 구성으로부터 고려하여 적절하게 조정할 수 있는데, 예컨대 10 ~ 1000 ㎚ 정도, 바람직하게는 10 ∼ 500 ㎚ 정도, 20 내지 70 ㎚ 정도를 들 수 있다.
이와 같은 SOI 구조 기판은 통상 지지기판 상에 매립 절연막, 표면반도체층이 형성되어 구성된 것이나, 지지기판 상에, 제 1 매립 절연층, 제 1 표면반도체층, 제 2 매립 절연층, 제 2 표면반도체층 …등이 순서대로 적층된 다층 SOI 기판이어도 된다. SOI 구조 기판으로서는, 예컨대 반도체 기판에 산소를 이온 주입하여 열처리하고, 제 1 절연층으로서의 매립 산화막을 반도체 기판 내에 형성하는 SIMOX (Separation by Implantation of Oxygen) 형 기판, 열산화에 의해 표면에 산화막이 형성된 반도체 기판을 2개 붙인 기판 (BESOI 기판); 반도체 기판 상에 에피택시얼 성장에 의해 제 1 절연층 및 제 1 반도체층을 형성한 SOI 기판; 반도체 기판 상에 에피택시얼 성장에 의해 제 1 절연층 및 제 1 반도체층을 형성한 SOI 기판에, 열산화 또는 에피택시얼 성장 등에 의해 표면에 산화막을 형성한 반도체 기판을 부착형성한, 이른바 부착형 다층 SOI 기판; 반도체 기판에, 에피택시얼 성장에 의해 제 1 절연막, 제 1 반도체층, 제 2 절연막 및 제 2 반도체층을 순서대로 적층한 다층 SOI 기판 등을 들 수 있다. SOI 구조 기판은, 그 위에 트랜지스터나 캐패시터 등의 소자 또는 회로 등이 형성된 기판을 사용해도 되고, 임의로 LOCOS 법, 트렌치 소자 분리법, STI 법 등으로 소자분리영역이 형성되어 있어도 되고, P 형 또는 N 형의 웰이 1 이상 형성되어 있어도 된다.
본 발명의 MOSFET 는 N 채널형 또는 P 채널형 중 어느 것이도 되고, 그 둘이어도 된다.
MOSFET 를 구성하는 제 1 도전형 채널영역은, P 형 또는 N 형 중 어느 것이도 되고, 채널중앙영역과 채널영역의 단부, 즉 후술하는 소스/드레인에 각각 인접하여 위치하고, 채널중앙영역보다 불순물 농도가 높게 설정된 채널단부영역으로 이루어진다. 바꿔 말하면, 채널영역은 소스/드레인 방향으로 불균일한 불순물 농도 프로파일을 갖고 있다. 또, 채널중앙영역 (Nb) 과 채널단부영역 (Na) 과의 불순물 농도의 차이는 후술하는 관계를 만족시키는 한 특별히 한정되는 것은 아니지만, 예컨대 Na/Nb = 3 ∼ 6 정도를 들 수 있다.
채널중앙영역은, 표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역의 문턱치 전압 Vtho의 변화가 양 또는 음의 값으로 되도록 채널중앙영역의 문턱치 전압 Vtho가 소망의 값으로 설정되어 있다. 또, 채널단부영역은, 표면반도체층의 막두께 변화에 대한 채널단부영역의 문턱치 전압 Vthedge의 변화가 음 또는 양, 즉 채널중앙부의 그것에 대하여 역부호로 되도록 채널단부영역의 문턱치 전압 Vthedge가 소망의 값으로 설정되어 있다. 구체적으로는, 표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역과의 문턱치 전압의 변화가 각각 sin(ΔVtho/ΔTsi)＜0, sin(ΔVthedge/ΔTsi)＞0 을 만족시키거나 sin(ΔVtho/ΔTsi)＞0, sin(ΔVthedge/ΔTsi)＜0 을 만족시키는 것이 바람직하다.
또, 이와 같은 채널영역을 갖는 SOIMOSFET 에 있어서는 전체 채널영역의 문턱치 전압 Vth 는 다음 식
(여기에서, Vtho는 채널중앙영역의 문턱치 전압, Vthedge는 채널단부영역의 문턱치 전압이다) 로 표시된다. 즉, 이들 관계를 만족하고, sin(ΔVtho/ΔTsi) 의 절대값과 sin(ΔVthedge/ΔTsi) 의 절대값이 거의 동일한 것이 보다 바람직하다. 바꿔 말하면, 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi)≒0 을 만족시키는 것이 보다 바람직하다. 여기에서, (ΔVth/ΔTsi) 가 거의 0 이라는 것은, 전체 채널영역의 문턱치 Vth 의 변화가 표면반도체층의 막두께에 대해 거의 상쇄되는 것을 의미한다. 이 오차는 토탈 Vth 변화에 대해서, 디바이스나 프로세스의 스펙에 의해 결정된다. 일반적으로는 상관이 없는 파라미터의 변화에 대해서는,
로 표시된다. 이 경우 변화의 주요 편차 요인은 Tsi, L 및 Tox이다. 예컨대, 전형적인 L = 0.25 ㎛, Tox= 5 ㎚, Tsi= 50 ㎚ 의 트랜지스터에 대해서는, ΔL =±0.07 ㎛, ΔTox= ±0.5 ㎚, ΔTsi/Tsi＜ 10 % 이고, 즉 (ΔVth/ΔTsi) 는 ＜ 1 mV/㎚ 로 매우 작다.
채널중앙영역은 SOIMOSFET 의 최소 게이트 길이의 1/2 정도의 가로방향의 길이를 갖고 있는 것이 적당하고, 2/5 정도의 길이가 바람직하며, 1/3 정도가 보다 바람직하다. 구체적으로는 0.01 ㎛ ~ 0.4 ㎛ 정도, 보다 바람직하게는 0.03 ㎛ ~ 0.13 ㎛ 정도를 들 수 있다. 채널중앙영역은 깊이방향 및 수평방향에서는 불순물 농도가 거의 균일하게 설정되어 있는 것이 바람직하다.
채널단부영역은 양쪽 단부에서 각각 SOIMOSFET 의 최소 게이트 길이의 1/2 정도의 가로방향의 길이를 갖고 있는 것이 적당하고, 2/5 정도의 길이가 바람직하며, 1/3 정도가 보다 바람직하다. 구체적으로는 0.01 ㎛ 내지 0.4 ㎛ 정도, 보다 바람직하게는 0.03 ㎛ 내지 0.13 ㎛ 정도를 들 수 있다. 채널단부영역은 깊이방향 및 수평방향에 있어서는 불순물 농도가 거의 균일하게 설정되어 있는 것이 바람직하다. 채널단부영역이 균일한 불순물 농도를 갖는 경우에는, 표면 실리콘층의 막두께 Tsi에 관한 Vthedge의 문턱치 변화는 선형으로 되기 때문이다. 또, 채널단부영역의 불순물 농도 및 농도 분포는 양쪽 단부에서 상이할 수도 있으나, 동일한 것이 바람직하다.
MOSFET 를 구성하는 제 2 도전형 소스/드레인 영역은, 채널영역의 도전형과 반대의 도전형을 갖고 있고, 예컨대 1 ~ 10 ×1020ions/㎤ 정도의 불순물 농도를 갖고 있는 것이 적당하다. 또, 소스/드레인 영역은 LDD 구조, DDD 구조 등을 가질 수도 있다.
MOSFET 를 구성하는 게이트 절연막은 통상 MOS 트랜지스터의 게이트 절연막으로서 형성된 것과 동일한 것, 예컨대 실리콘 산화막, 실리콘 질화막, Ta2O5등의 고유전체막 등의 단층막 또는 적층막에 의해 SiO2환산으로 막두께 2 ~ 7 ㎚ 정도로 형성할 수 있다.
MOSFET 를 구성하는 게이트 전극은, 통상 MOS 트랜지스터의 게이트 전극으로서 형성된 것과 동일한 것, 예컨대 폴리실리콘; W, Ta, Ti, Mo 등과 같은 고융점 금속의 실리사이드; 이들 실리사이드와 폴리실리콘으로 이루어진 폴리사이드; 그 외의 금속 등으로 막두께 150 ㎚ ~ 300 ㎚ 정도로 형성할 수 있다. 게이트 전극의 크기 및 형상은 특별히 한정되지 않지만, 소망의 특성을 얻을 수 있는 크기 및 형상을 적절하게 선택하여 결정할 수 있다. 또, 게이트 전극의 측벽에는 측벽 스페이서가 형성되어 있어도 된다.
상기 SOIMOSFET, 즉 최적의 채널영역의 불순물 농도 프로파일을 실현하는 방법으로서는, 농도 피크가 표면으로부터 Rp (평균 투영 비정) 의 위치에 있고, Rp/Tsi가 0.5 이하, 더 바람직하게는 Rp/Tsi가 0.25 정도를 만족시키는 주입 에너지로 불순물 이온을 주입하는 방법을 들 수 있다.
또, 본 발명의 SOI 반도체 장치는, 일반적인 MOS 프로세스 또는 CMOS 프로세스 기술을 통상적인 일련의 프로세스로서, 또는 상기 SOI 반도체 장치를 실현하기 위해서 적당한 수정을 가하여 사용함으로써 형성할 수 있다. 또, 본 발명의 SOIMOSFET 의 제조방법에서는, 상기와 같은 채널영역의 불순물 농도 프로파일을 얻기 위한 공정 이외에 임의의 순서대로 예컨대 반도체 기판 또는 반도체층의 웰 형성, 웰 컨택트의 형성, 표면반도체층으로의 불순물 도입, 소스/드레인 영역의 형성, LDD 영역 등의 형성, 측벽 스페이서의 형성, 층간절연막의 형성, 층간절연막으로의 컨택트홀의 형성, 배선층의 형성, 열처리 등을 필요에 따라 실행할 수 있다.
다음에 본 발명의 SOIMOSFET 장치를 상세하게 설명한다.
본 발명의 SOIMOSFET 는, 도 1, 도 2(a) 및 도 2(b) 에 나타낸 바와 같이, 실리콘 기판 (1), 매립 절연막 (2) 및 표면 실리콘층 (3) 으로 이루어진 SOI 기판 (4) 에서의 표면 실리콘층 (3) 에, 매립 절연막 (2) 에 이르는 N형 소스/드레인 영역 (10) 이 형성되어 있다. 소스/드레인 영역 (10) 사이로서, 표면 실리콘층 (3) 에는 게이트 절연막 (7) 을 사이에 두고 게이트 전극 (8) 이 형성되어 있다. 게이트 전극 (8) 아래에는, 중앙부가 불순물 농도 Nb (예컨대 5 ×1016ions/㎤) 로 조정된 P2 영역, 양단부가 불순물 농도 Na (예컨대, 3 ×1017ions/㎤ 정도) 로 조정된 P1 및 P3 영역으로 이루어진 채널영역이 형성되어 있다 (도 2(b) 참조).
상기 SOIMOSFET 에서는, 도 3 에 나타낸 바와 같이, 영역 P2 의 불순물 농도 Nb 는 Vth 에 기여하고, 그 프로파일은 표면 실리콘층이 후막으로 됨에 따라서 Vtho가 감소된다. 한편, 영역 P1 및 P3 의 불순물 농도 Na 도 Vth 에 기여하고, 그 프로파일은, 표면 실리콘층이 후막으로 됨에 따라서 Vthedge가 증가하도록 설정되어 있다. 따라서, 상기 SOIMOSFET 의 토탈 Vth 는 거의 일정하게 된다.
이상과 같이, 본 발명의 SOIMOSFET 는, 표면 실리콘층의 두께에 대한 의존을억제할 수 있고, 불순물 농도가 Na＞Nb 로 설정되어 있으므로, 쇼트채널효과나 펀치스루를 감소시킬 수 있다.
이와 같은 SOIMOSFET 는 다음과 같이 제조할 수 있다.
먼저, SOI 기판 (4) 으로서, 실리콘 기판 (1) 상에 막두께 120 ㎚ 정도의 매립 산화막 (2), 막두께 50 ㎚ 정도의 표면 실리콘층 (3) 이 이 순서로 형성된 기판을 사용하고, MOSFET 의 활성영역을 LOCOS 법에 의한 소자분리막 (5) 을 형성하여 규정하였다. 또, 표면 실리콘층 (3) 은 완전공핍화 동작을 할 수 있는 막두께이다.
이어서, 도 4(a) 에 나타낸 바와 같이, 표면 실리콘층 (3: 50 ㎚) 의 MOSFET 의 활성 영역에, 채널이온주입 (백그라운드 주입) 을 실행한다. 이온주입은, PMOSFET 의 경우, 인 이온 (6) 을, 예컨대 10keV 의 주입에너지, 1 ~ 4 ×1012ions/㎠ 정도의 도즈로 실행한다. 그럼으로써, 도 5 에 나타낸 바와 같은 불순물 농도의 프로파일 (주입시) 을 갖는, P2 로 나타낸 채널중앙영역을 형성할 수 있고, 채널중앙영역의 수평방향에 있어서는 거의 균일한 최종불순물농도 (∼5 ×1016ions/㎤ 정도) 를 얻을 수 있다. 또, 이 이온주입의 주입에너지에서는 투영 비정 (Rp) 이 약 14 ㎚ 이므로 Rp/Tsi ≒ 1/4 를 만족한다.
이어서, 도 4(b) 에 나타낸 바와 같이, 표면 실리콘층 (3) 상의 전면에 게이트 절연막 (7) 을 형성하고, 그리고 채널길이 0.18 ㎛ 정도의 게이트 전극 (8) 을 통상적인 프로세스로 형성한다. 그 후, 게이트 전극 (8) 을 마스크로서 사용하고, 채널단부로의 틸트이온주입을 실행한다. 이 이온주입은 인 이온 (9) 을 30°정도의 틸트각 θ, 70 ~ 90 keV 정도의 주입에너지, 1 ~ 3 ×1012ions/㎠ 정도의 도즈에서, 2 단계 (회전시킴) 로 실행한다.
그럼으로써, 도 2(a), 도 2(b) 에 나타낸 바와 같은 채널 단부에서의 불순물 농도의 프로파일을 얻을 수 있다. 또, 도 2(a) 의 불순물 농도의 프로파일에서, 파선은 이온주입시의 불순물 농도 (5 ~ 6 ×1017ions/㎤ 정도) 를, 실선은 최종적인 불순물 농도 (3 ×1017ions/㎤ 정도) 의 프로파일을 나타낸다. 또, 길이 La = 0.06 ㎛ 정도의 채널단부영역을 얻을 수 있다. 또, 이 La 의 길이는 완전공핍화의 조건을 만족시키면서 프로세스적인 마진을 고려하여 결정된다.
그 후 도 4(c) 에 나타낸 바와 같이, 게이트 전극 (8) 을 마스크로서 사용하여 이온주입을 실행하고, BF2이온을 20 keV 정도의 주입에너지, 4 ×1015ions/㎠ 정도의 도즈로 이온 주입하여 소스/드레인 영역 (10) 을 형성한다.
그럼으로써 도 1 에 나타낸 SOIMOSFET 를 얻을 수 있다.
상기 실시형태에서는, 틸트이온주입은 불균일한 불순물 채널을 형성하기 때문에 USP 5841170 호 공보에 기재되어 있는 바와 동일하다. 즉, 이 틸트이온주입에 의한 최종적인 불순물 농도의 프로파일에 의해 USP 5841170 호 공보에 개시되어 있는 바와 같이, 쇼트채널효과 (SCE) 나 펀치스루를 감소시킬 수 있음과 동시에, 또한 채널이온주입 및 채널 단부로의 이온주입 모두를 최적화시킴으로써, 표면실리콘층의 막두께의 편차에 따른 트랜지스터의 전기적인 특성 변동을 감소시킬 수 있다.
또, 채널이온주입에서, 표면 실리콘층의 막두께 및 주입에너지를 바꿔 이온 주입한 경우의 표면 실리콘층의 막두께와 총 Vth 의 관계를 도 6 에 나타낸다. 또한, 도 6 에서는, 인 이온을 10 keV (실선), 20 keV (파선) 및 40 keV (일점 쇄선) 의 주입에너지로 이온주입하였다. 또, 표면 실리콘층의 막두께의 함수로서 SOIPMOSFET 의 ΔVth/ΔTsi의 관계를 도 7 에 나타낸다. 또한, 도 7 에서는 40 keV, 30 keV, 20 keV 및 12 keV 의 주입에너지로 이온주입하였다.
도 6 및 도 7 에 따르면, 주입에너지를 40 keV 로 한 경우에, Rp 는 약 49 ㎚ 로 되기 때문에, 표면실리콘층의 막두께에 대한 문턱치 전압의 변화 (ΔVth/ΔTsi) 가 약 17 mV/㎚ 로 가장 커진다. 한편, 주입에너지가 작은 조건 (Rp 가 작음) 에서는 ΔVth/ΔTsi는 거의 0 으로 된다. 특히, Rp 가 표면실리콘층의 막두께의 1/4 이하인 경우에는 ΔVth/ΔTsi는 음의 값이 된다.
또한, 불순물 이온의 주입 조건 및 표면실리콘층의 막두께를 여러번 변화시켜 표면실리콘층의 막두께에 대한 SOIMOSFET 의 Vth 의 변화를 구한다. 그 결과를 도 8(a), 도 8(b) 에 나타낸다.
도 8(a) 에 따르면, 통상적인 제조방법으로 SOIMOSFET 를 형성한 경우에는, E = 40 keV 이고 ΔVth/ΔTsi는 약 18 mV/㎚ 로 큰 값이 된다 (도 8(a) 에서 검은원).
한편, Rp/Tsi를 약 0.6 으로 하면, E = 25 keV 이고 ΔVth/ΔTsi는 약 7 mV/㎚ 로 개선된다 (도 8(a) 에서 하얀 원).
또, 도 8(b) 에 나타낸 바와 같이, Rp≒Tsi/4 로 한 경우에는, E = 12 keV 이고 ΔVth/ΔTsi는 약 0.2 mV/㎚ 가 되어, 표면실리콘층의 막두께의 편차에 대한 Vth 변동을 억제할 수 있다.
본 발명에 따르면, 표면반도체층의 막두께 변화에 대한 채널중앙영역의 문턱치 전압 Vtho의 변화와 표면반도체층의 막두께 변화에 대한 채널단부영역의 문턱치 전압 Vthedge의 변화가 각각 역부호가 되도록 두 문턱치 전압 Vtho및 Vthegde가 설정되어 있으므로, 쇼트채널효과나 펀치스루 등을 유효하게 감소시키면서 전기적 특성에 대한 표면반도체층의 막두께의 영향을 억제할 수 있고, 나아가서는 신뢰성이 높은 SOIMOSFET 를 제조할 수 있다.
특히, 표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역과의 문턱치 전압의 변화가, sin(ΔVtho/ΔTsi)＜0, sin(ΔVthedge/ΔTsi)＞0 또는 sin(ΔVtho/ΔTsi)＞0, sin(ΔVthedge/ΔTsi)＜0 을 만족하고, 또한 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi) ≒ 0 을 만족하는 경우에, 채널중앙영역이 표면반도체층의 막두께 Tsi의 절반 이하의 깊이의 투영 비정 (Rp) 에서 피크 농도를 갖도록 제 1 도전형 이온이 주입되어 형성되고, 채널단부영역이 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 가지며, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖는 경우, 또는 채널중앙영역이 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 갖고, 채널단부영역이 표면반도체층의 막두께 Tsi의 절반 이하의 깊이의 투영 비정 (Rp) 에서 피크 농도를 갖도록 제 1 도전형 이온이 주입되어 형성되고, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖는 경우에는, 표면반도체층의 막두께 편차에 따른 문턱치 전압의 변화를 유효하게 억제할 수 있게 된다.
또한, 통상적인 반도체 장치의 제조공정과 충분히 정합성이 있기 때문에, 번잡한 제조공정을 추가하지 않고, 문턱치 전압의 변동 (편차) 을 억제할 수 있어, 제조 마진이나 생산율을 향상시킬 수 있게 된다. 또한, 이러한 문턱치 전압 등을 포함한 전기적 특성의 편차의 감소는, 디바이스의 동작 마진을 넓히고 또 설계를 간소화시킬 수 있으며, 나아가서는 제조공정의 간략화, 제조비용의 삭감을 실현할 수 있다.

Claims (11)

  1. 절연성 기판 상에 배치된 표면반도체층에 형성된 완전공핍화된 제 1 도전형 채널영역과, 이 채널영역을 사이에 두고 배치되는 제 2 도전형 소스/드레인영역과, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트전극으로 구성되는 SOIMOSFET 를 형성할 때에,
    채널영역을, 상기 소스/드레인 영역에 각각 인접하는 채널영역의 단부를, 채널중앙영역보다도 불순물 농도를 높게 설정하고, 상기 표면반도체층의 막두께 변화에 대한 상기 채널중앙영역의 문턱치 전압 Vtho의 변화와, 상기 표면반도체층의 막두께 변화에 대한 상기 채널단부영역의 문턱치 전압 Vthedge의 변화가 각각 역부호로 되도록 양쪽 문턱치 전압 Vtho및 Vthedge를 설정함으로써 형성하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  2. 제 1 항에 있어서,
    표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역의 문턱치 전압의 변화가,
    sin(ΔVtho/ΔTsi)＜0, sin(ΔVthedge/ΔTsi)＞0 을 만족하고, 또한 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi)≒0 을 만족하도록 설정하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  3. 제 1 항에 있어서,
    표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역의 문턱치 전압의 변화가,
    sin(ΔVtho/ΔTsi)＞0, sin(ΔVthedge/ΔTsi)＜0 을 만족하고, 또한 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi)≒0 을 만족하도록 설정하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  4. 제 2 항에 있어서,
    채널중앙영역을, 표면반도체층의 막두께 Tsi의 절반 이하의 깊이에 피크 농도를 갖도록 제 1 도전형 이온을 주입하고, 채널단부영역을, 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 가지며, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖도록 형성하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  5. 제 3 항에 있어서,
    채널중앙영역을, 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 갖도록 형성하고, 채널단부영역을, 표면반도체층의 막두께 Tsi의 절반 이하의 깊이에 피크 농도를 갖도록 제 1 도전형 이온을 주입하고, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖도록 형성하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  6. 제 1 항에 있어서,
    채널중앙영역 Nb 와 채널단부영역 Na 와의 불순물 농도의 차가 Na/Nb = 3 ~ 6 을 만족하도록 이온주입하여 채널영역을 형성하는 것을 특징으로 하는 SOIMOSFET 의 제조방법.
  7. 절연성 기판 상에 배치된 표면반도체층에 형성된 완전공핍화된 제 1 도전형 채널영역과, 이 채널영역을 사이에 두고 배치되는 제 2 도전형 소스/드레인영역과, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트전극으로 구성되는 SOIMOSFET 으로서,
    상기 소스/드레인 영역에 각각 인접하는 채널영역의 단부가, 채널중앙영역보다도 불순물 농도가 높게 설정되고, 상기 표면반도체층의 막두께 변화에 대한 상기 채널중앙영역의 문턱치 전압 Vtho의 변화와, 상기 표면반도체층의 막두께 변화에 대한 상기 채널단부영역의 문턱치 전압 Vthedge의 변화가 각각 역부호로 되도록 양쪽 문턱치 전압 Vtho및 Vthedge를 설정한 것을 특징으로 하는 SOIMOSFET.
  8. 제 7 항에 있어서,
    표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역의 문턱치 전압의 변화가,
    sin(ΔVtho/ΔTsi)＜0, sin(ΔVthedge/ΔTsi)＞0 을 만족하고, 또한 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi)≒0 을 만족하도록 설정된 것을 특징으로 하는 SOIMOSFET.
  9. 제 7 항에 있어서,
    표면반도체층의 막두께 Tsi의 변화에 대한 채널중앙영역과 채널단부영역의 문턱치 전압의 변화가,
    sin(ΔVtho/ΔTsi)＞0, sin(ΔVthedge/ΔTsi)＜0 을 만족하고, 또한 표면반도체층의 막두께 Tsi의 변화에 대한 전체 채널의 문턱치 전압 Vth 의 변화가 (ΔVth/ΔTsi)≒0 을 만족하도록 설정된 것을 특징으로 하는 SOIMOSFET.
  10. 제 8 항에 있어서,
    채널중앙영역이, 표면반도체층의 막두께 Tsi의 절반 이하의 깊이의 투영비정 Rp 에서 제 1 도전형 이온의 피크 농도를 갖고, 채널단부영역이, 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 갖고, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖는 것을 특징으로 하는 SOIMOSFET.
  11. 제 9 항에 있어서,
    채널중앙영역이, 표면반도체층의 깊이방향에 대하여 일정한 불순물 농도를 갖고, 채널단부영역이, 표면반도체층의 막두께 Tsi의 절반 이하의 깊이의 투영비정 Rp 에서 제 1 도전형 이온의 피크 농도를 갖고, 또한 최소 채널 길이의 1/3 이하의 가로방향 길이를 갖는 것을 특징으로 하는 SOIMOSFET.
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