JP3504212B2 - Ｓｏｉ構造の半導体装置 - Google Patents
Ｓｏｉ構造の半導体装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
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- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はＳＯＩ構造を有す
る半導体装置に関し、より詳細には、キンク効果を低減
したＳＯＩ構造の半導体装置に関する。
る半導体装置に関し、より詳細には、キンク効果を低減
したＳＯＩ構造の半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般に
知られているＳＯＳ、ＳＩＭＯＸ又はＢＳＯＩ等のＳＯ
Ｉ基板上に形成されたＭＯＳＦＥＴは、低電圧、高速動
作機能を有し、加えてＳＯＩＭＯＳＦＥＴはバルクシリ
コン基板上に形成されたデバイスに比較して設計面積を
小さくすることができるという利点を有する。
知られているＳＯＳ、ＳＩＭＯＸ又はＢＳＯＩ等のＳＯ
Ｉ基板上に形成されたＭＯＳＦＥＴは、低電圧、高速動
作機能を有し、加えてＳＯＩＭＯＳＦＥＴはバルクシリ
コン基板上に形成されたデバイスに比較して設計面積を
小さくすることができるという利点を有する。
【０００３】しかし、バルクシリコンＭＯＳＦＥＴは４
端子（ゲート、ドレイン、ソース、基板）を有するのに
対し、ＳＯＩＭＯＳＦＥＴは３端子（ゲート、ドレイ
ン、ソース）を有するのみであるため、デバイスの電気
的特性、特に、ショートチャネル効果やドレイン／ソー
ス間耐圧等を劣化させる。
端子（ゲート、ドレイン、ソース、基板）を有するのに
対し、ＳＯＩＭＯＳＦＥＴは３端子（ゲート、ドレイ
ン、ソース）を有するのみであるため、デバイスの電気
的特性、特に、ショートチャネル効果やドレイン／ソー
ス間耐圧等を劣化させる。
【０００４】つまり、バルクシリコンＭＯＳＦＥＴで
は、図７（ａ）及び（ｂ）に示したように、寄生バイポ
ーラ（ＮＰＮ）トランジスタは、ベースが基板に固定さ
れ、基板−ソース接合が逆バイアスされるため、ドレイ
ン領域近傍でインパクトイオン電流Ｉｉが発生したとし
ても、寄生バイポーラトランジスタはＭＯＳＦＥＴの動
作においてはほとんど影響しない。
は、図７（ａ）及び（ｂ）に示したように、寄生バイポ
ーラ（ＮＰＮ）トランジスタは、ベースが基板に固定さ
れ、基板−ソース接合が逆バイアスされるため、ドレイ
ン領域近傍でインパクトイオン電流Ｉｉが発生したとし
ても、寄生バイポーラトランジスタはＭＯＳＦＥＴの動
作においてはほとんど影響しない。
【０００５】一方、ＳＯＩＭＯＳＦＥＴでは、図８
（ａ）及び（ｂ）に示したように、寄生バイポーラトラ
ンジスタは、ベースがフローティング状態の表面半導体
層である。よって、通常動作では、ドレイン領域近傍で
発生したインパクトイオン電流Ｉｉは、寄生バイポーラ
トランジスタのべース電流として作用し、正のフィード
バック効果を生じさせ、その結果、ショートチャネル効
果の劣化やドレイン／ソース間耐圧の減少をもたらす。
また、チャネル領域が、比較的厚膜の表面半導体層に形
成される場合には、その動作は部分空乏化モードとな
り、インパクトイオン化によって、出力特性においてい
わゆるキンク効果が発生し、ＳＯＩＭＯＳＦＥＴ特性を
著しく制限することになる。
（ａ）及び（ｂ）に示したように、寄生バイポーラトラ
ンジスタは、ベースがフローティング状態の表面半導体
層である。よって、通常動作では、ドレイン領域近傍で
発生したインパクトイオン電流Ｉｉは、寄生バイポーラ
トランジスタのべース電流として作用し、正のフィード
バック効果を生じさせ、その結果、ショートチャネル効
果の劣化やドレイン／ソース間耐圧の減少をもたらす。
また、チャネル領域が、比較的厚膜の表面半導体層に形
成される場合には、その動作は部分空乏化モードとな
り、インパクトイオン化によって、出力特性においてい
わゆるキンク効果が発生し、ＳＯＩＭＯＳＦＥＴ特性を
著しく制限することになる。
【０００６】図９（ａ）及び（ｂ）は、フローティング
基板を有する通常のＳＯＩＭＯＳＦＥＴの特性であり、
サブスレッショルド電流Ｉｄとゲート電圧Ｖｇとの関係
を図９（ａ）に、出力電流Ｉｄとゲート電圧Ｖｄとの関
係を図９（ｂ）に示す。なお、このＳＯＩトランジスタ
は、ゲート長Ｌ＝０．３５μｍ、チャネル幅Ｗ＝１０μ
ｍ、ゲート酸化膜の膜厚＝７ｎｍ、表面シリコン層の膜
厚＝５０ｎｍ、埋め込み絶縁膜の膜厚＝１２０ｎｍであ
った。また、低電圧駆動ＬＳＩへの応用において、スタ
ンバイ電流は携帯システムのバッテリー寿命を制限する
が、このスタンバイ電流はＶｇ＝０Ｖでのトランジスタ
電流により決定される。
基板を有する通常のＳＯＩＭＯＳＦＥＴの特性であり、
サブスレッショルド電流Ｉｄとゲート電圧Ｖｇとの関係
を図９（ａ）に、出力電流Ｉｄとゲート電圧Ｖｄとの関
係を図９（ｂ）に示す。なお、このＳＯＩトランジスタ
は、ゲート長Ｌ＝０．３５μｍ、チャネル幅Ｗ＝１０μ
ｍ、ゲート酸化膜の膜厚＝７ｎｍ、表面シリコン層の膜
厚＝５０ｎｍ、埋め込み絶縁膜の膜厚＝１２０ｎｍであ
った。また、低電圧駆動ＬＳＩへの応用において、スタ
ンバイ電流は携帯システムのバッテリー寿命を制限する
が、このスタンバイ電流はＶｇ＝０Ｖでのトランジスタ
電流により決定される。
【０００７】インパクトイオン化起因のキンク効果は、
ドレイン電圧Ｖｄ＞Ｖｄｋに対して観察され、この場
合、キンク開始電圧はＶｄｋ〜０．９Ｖである。
ドレイン電圧Ｖｄ＞Ｖｄｋに対して観察され、この場
合、キンク開始電圧はＶｄｋ〜０．９Ｖである。
【０００８】インパクトイオン化起因の過剰な多数キャ
リア（ＮＭＯＳＦＥＴに対してはホール）は、フローテ
ィング基板のポテンシャルを引き上げ、Ｉ−Ｖ特性にお
けるキンク効果を発生させる。
リア（ＮＭＯＳＦＥＴに対してはホール）は、フローテ
ィング基板のポテンシャルを引き上げ、Ｉ−Ｖ特性にお
けるキンク効果を発生させる。
【０００９】この基板ポテンシャルの上昇は、閾値電圧
を減少させ、図９（ａ）のＩｄ−Ｖｇ特性におけるサブ
スレッショルドスウィング（Ｓファクター）の減少とし
て観察される。つまり、Ｖｄ＝０．１ＶではＳ＝８５ｍ
Ｖ／ｄｅｃであり、Ｖｄ＝１．５Ｖ（Ｖｄ＞Ｖｄｋ）で
はＳ＝３５ｍＶ／ｄｅｃとなる。これはＳＯＩ基板内の
過剰多数キャリアの蓄積によるものである。
を減少させ、図９（ａ）のＩｄ−Ｖｇ特性におけるサブ
スレッショルドスウィング（Ｓファクター）の減少とし
て観察される。つまり、Ｖｄ＝０．１ＶではＳ＝８５ｍ
Ｖ／ｄｅｃであり、Ｖｄ＝１．５Ｖ（Ｖｄ＞Ｖｄｋ）で
はＳ＝３５ｍＶ／ｄｅｃとなる。これはＳＯＩ基板内の
過剰多数キャリアの蓄積によるものである。
【００１０】一般に、キンク効果は、インパクトイオン
化や基板内のキャリアの寿命等に依存するため、予測
し、制御するのは困難である。しかも、キンク効果は、
デバイス特性の大きな変動を引き起こし、特に低電圧動
作デバイスに対して望まないスタンバイリーク電流を生
じさせる。
化や基板内のキャリアの寿命等に依存するため、予測
し、制御するのは困難である。しかも、キンク効果は、
デバイス特性の大きな変動を引き起こし、特に低電圧動
作デバイスに対して望まないスタンバイリーク電流を生
じさせる。
【００１１】これに対して、以下のような種々の方法が
提案されているが、いずれの方法においても、ＳＯＩＭ
ＯＳＦＥＴの諸特性を低下させず、かつキンク効果を有
効に防止するには到っていないのが現状である。例え
ば、 ＳＩＭＯＳＦＥＴを、チャネル領域が完全空乏化され
ているような低不純物濃度かつ薄膜の表面半導体層によ
り形成された構成とする。これにより、完全空乏化型Ｓ
ＯＩＭＯＳＦＥＴを得ることができ、理論上キンク効果
を防止することができる。
提案されているが、いずれの方法においても、ＳＯＩＭ
ＯＳＦＥＴの諸特性を低下させず、かつキンク効果を有
効に防止するには到っていないのが現状である。例え
ば、 ＳＩＭＯＳＦＥＴを、チャネル領域が完全空乏化され
ているような低不純物濃度かつ薄膜の表面半導体層によ
り形成された構成とする。これにより、完全空乏化型Ｓ
ＯＩＭＯＳＦＥＴを得ることができ、理論上キンク効果
を防止することができる。
【００１２】しかし、完全空乏化型ＳＯＩＭＯＳＦＥＴ
において、実際にキンク効果を防止するためには、例え
ば、５０ｎｍの表面半導体層を用いた場合、不純物濃度
が１×１０17ｃｍ-3よりもかなり低濃度で、閾値電圧が
約０．１Ｖ程度の低閾値電圧に設定することが必要であ
るが、その一方で、オフリーク電流が増大するという課
題がある。
において、実際にキンク効果を防止するためには、例え
ば、５０ｎｍの表面半導体層を用いた場合、不純物濃度
が１×１０17ｃｍ-3よりもかなり低濃度で、閾値電圧が
約０．１Ｖ程度の低閾値電圧に設定することが必要であ
るが、その一方で、オフリーク電流が増大するという課
題がある。
【００１３】ＳＯＩＭＯＳＦＥＴを、例えば、図１０
に示したように、くびれた形状の活性領域１０上に形成
し、この活性領域１０にボディコンタクト１３を形成す
る構成とする（特開平８−８４３１号公報参照）。これ
により、比較的厚膜の表面半導体層のチャネル領域を固
定電位にすることができるため、バルクシリコンを用い
たデバイスと同様に、フローティングボディ効果や寄生
バイポーラ効果を抑制することができる。
に示したように、くびれた形状の活性領域１０上に形成
し、この活性領域１０にボディコンタクト１３を形成す
る構成とする（特開平８−８４３１号公報参照）。これ
により、比較的厚膜の表面半導体層のチャネル領域を固
定電位にすることができるため、バルクシリコンを用い
たデバイスと同様に、フローティングボディ効果や寄生
バイポーラ効果を抑制することができる。
【００１４】しかし、チャネル領域の電位を固定場合に
は、ボディコンタクト１３の占有面積が必要となり、素
子面積を増加させることとなる。また、表面半導体層が
完全空乏化した場合には、フローティングボディ効果や
寄生バイポーラ効果を抑制する効果がなくなる。さら
に、チャネル領域の電位を固定すると、バックゲート効
果やドレイン接合容量を増加させ、デバイスの品質を低
下させることとなる。
は、ボディコンタクト１３の占有面積が必要となり、素
子面積を増加させることとなる。また、表面半導体層が
完全空乏化した場合には、フローティングボディ効果や
寄生バイポーラ効果を抑制する効果がなくなる。さら
に、チャネル領域の電位を固定すると、バックゲート効
果やドレイン接合容量を増加させ、デバイスの品質を低
下させることとなる。
【００１５】ＳＯＩＭＯＳＦＥＴを、例えば、図１１
に示したように、電気的にフローティング状態のドレイ
ン１４を共有するように２つ直列接続する（特開平５−
２１８４２５号公報参照）。
に示したように、電気的にフローティング状態のドレイ
ン１４を共有するように２つ直列接続する（特開平５−
２１８４２５号公報参照）。
【００１６】しかし、このＳＯＩＭＯＳＦＥＴは、サブ
ハーフミクロンのチャネル長を有するデバイスに対して
実現することが困難である。例えば、０．３５μｍのゲ
ート長を有するデバイスに対しては、Ｐ型領域１５、１
６のチャネル長ｄはｄ〜約０．１μｍとなる。この長さ
は、Ｎ+不純物拡散層の横方向の拡散長とほぼ同一とな
り、よって、不純物拡散の制御が極端に困難となる。ま
た、チャネル長ｄがｄ〜約０．１μｍでは、ドレイン領
域から伸びる空乏層領域は全チャネル領域１６をパンチ
スルーしてしまい、よって、デバイス特性を制御するこ
とは非常に困難である。
ハーフミクロンのチャネル長を有するデバイスに対して
実現することが困難である。例えば、０．３５μｍのゲ
ート長を有するデバイスに対しては、Ｐ型領域１５、１
６のチャネル長ｄはｄ〜約０．１μｍとなる。この長さ
は、Ｎ+不純物拡散層の横方向の拡散長とほぼ同一とな
り、よって、不純物拡散の制御が極端に困難となる。ま
た、チャネル長ｄがｄ〜約０．１μｍでは、ドレイン領
域から伸びる空乏層領域は全チャネル領域１６をパンチ
スルーしてしまい、よって、デバイス特性を制御するこ
とは非常に困難である。
【００１７】ＳＯＩＭＯＳＦＥＴを、図１２に示すよ
うに、Ｎ型の単結晶シリコンからなる表面シリコン層２
０を用い、表面チャネル２１をＰ型とする構成とする
（特開昭６２−１３３７６号公報参照）。この構造によ
り、インパクトイオン化により発生したホールは、Ｎ型
チャネル表面シリコン層２０内で再結合するため、キン
ク効果を抑制することができ、また、オフ状態において
完全空乏型とすることにより、ソース−ドレインのリー
ク電流を抑制することができる。
うに、Ｎ型の単結晶シリコンからなる表面シリコン層２
０を用い、表面チャネル２１をＰ型とする構成とする
（特開昭６２−１３３７６号公報参照）。この構造によ
り、インパクトイオン化により発生したホールは、Ｎ型
チャネル表面シリコン層２０内で再結合するため、キン
ク効果を抑制することができ、また、オフ状態において
完全空乏型とすることにより、ソース−ドレインのリー
ク電流を抑制することができる。
【００１８】しかし、この構造はショートチャネル効果
やパンチスルーを引き起こしやすく、さらに、ショート
チャネル効果によって、サブチャネルリークを発生させ
るという課題がある。
やパンチスルーを引き起こしやすく、さらに、ショート
チャネル効果によって、サブチャネルリークを発生させ
るという課題がある。
【００１９】ＳＯＩＭＯＳＦＥＴを、図１３に示すよ
うに、表面シリコン層３０におけるチャネル中央部にＮ
型領域３１を有する構造とする（特開平３−３０３７１
号公報参照）。これにより、ＭＯＳＦＥＴの耐圧を向上
させることができる。
うに、表面シリコン層３０におけるチャネル中央部にＮ
型領域３１を有する構造とする（特開平３−３０３７１
号公報参照）。これにより、ＭＯＳＦＥＴの耐圧を向上
させることができる。
【００２０】しかし、Ｎ型領域３１によって分離された
２つのチャネル領域３２、３３は、それぞれ最小のチャ
ネル領域として形成しても、大きな設計面積を必要と
し、また、トランジスタの電流駆動能力の低下を招く。
２つのチャネル領域３２、３３は、それぞれ最小のチャ
ネル領域として形成しても、大きな設計面積を必要と
し、また、トランジスタの電流駆動能力の低下を招く。
【００２１】さらに、ＳＯＩＭＯＳＦＥＴを、図１４
に示すように、ソース４０の下方に、不純物領域４１を
有する構造とする（特開昭６１−４３４７５号公報参
照）。これにより、表面半導体層４２内に蓄積されたキ
ャリアの寿命を短縮させることができ、その結果、キン
ク効果を抑制することができる。
に示すように、ソース４０の下方に、不純物領域４１を
有する構造とする（特開昭６１−４３４７５号公報参
照）。これにより、表面半導体層４２内に蓄積されたキ
ャリアの寿命を短縮させることができ、その結果、キン
ク効果を抑制することができる。
【００２２】しかし、この構造は、例えば、０．２５μ
ｍゲート長を有する完全空乏型デバイスに対して要求さ
れる非常に薄い表面半導体層（〜５０ｎｍ以下）に対し
て、不純物領域４１を形成するためのプロセスマージン
が非常に狭く、製造工程の煩雑化、歩留まりの低下を招
くこととなる。
ｍゲート長を有する完全空乏型デバイスに対して要求さ
れる非常に薄い表面半導体層（〜５０ｎｍ以下）に対し
て、不純物領域４１を形成するためのプロセスマージン
が非常に狭く、製造工程の煩雑化、歩留まりの低下を招
くこととなる。
【００２３】本発明は上記課題に鑑みなされたものであ
り、上記の諸特性を低下させず、かつデバイスの縮小化
に反することなく、フローティング状態の表面半導体層
において発生するキンク効果を抑制することができるＳ
ＯＩ構造の半導体装置を提供することを目的とする。
り、上記の諸特性を低下させず、かつデバイスの縮小化
に反することなく、フローティング状態の表面半導体層
において発生するキンク効果を抑制することができるＳ
ＯＩ構造の半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明によれば、埋め込
み絶縁膜上に積層されてＳＯＩ基板を構成するフローテ
ィング状態の表面半導体層と、該表面半導体層に形成さ
れた第２導電型ソース／ドレイン領域と、該ソース／ド
レイン領域間の第１導電型チャネル領域上にゲート絶縁
膜を介して形成されたゲート電極とからなり、前記チャ
ネル領域のゲート幅方向における、一方もしくは両方の
端部に隣接して第１導電型の電位井戸を有し、電位井戸
が電気的にフローティング状態に設定されてなり、電位
井戸が、チャネル領域の不純物濃度よりも高い不純物濃
度を有し、かつゲート電極とセルフアラインで形成され
てなることを特徴とするＳＯＩ構造の半導体装置が提供
される。
み絶縁膜上に積層されてＳＯＩ基板を構成するフローテ
ィング状態の表面半導体層と、該表面半導体層に形成さ
れた第２導電型ソース／ドレイン領域と、該ソース／ド
レイン領域間の第１導電型チャネル領域上にゲート絶縁
膜を介して形成されたゲート電極とからなり、前記チャ
ネル領域のゲート幅方向における、一方もしくは両方の
端部に隣接して第１導電型の電位井戸を有し、電位井戸
が電気的にフローティング状態に設定されてなり、電位
井戸が、チャネル領域の不純物濃度よりも高い不純物濃
度を有し、かつゲート電極とセルフアラインで形成され
てなることを特徴とするＳＯＩ構造の半導体装置が提供
される。
【００２５】
【発明の実施の形態】本発明のＳＯＩ構造の半導体装置
は、主として、ＳＯＩ基板のフローティング状態の表面
半導体層に形成されたソース／ドレイン領域と、ソース
／ドレイン領域間のチャネル領域上に形成されたゲート
電極と、チャネル領域のゲート幅方向における少なくと
も一方の端部及び／又はその近傍に形成された電位井戸
とを有してなる。
は、主として、ＳＯＩ基板のフローティング状態の表面
半導体層に形成されたソース／ドレイン領域と、ソース
／ドレイン領域間のチャネル領域上に形成されたゲート
電極と、チャネル領域のゲート幅方向における少なくと
も一方の端部及び／又はその近傍に形成された電位井戸
とを有してなる。
【００２６】本発明におけるＳＯＩ基板は、通常支持基
板上に、埋め込み絶縁膜、さらにその上に表面半導体層
が形成されてなり、低消費電力、高速動作の実現が有効
な基板であって、ＳＯＳ、貼り合わせＳＯＩ（ＢＳＯ
Ｉ）、ＳＩＭＯＸ（Separationby Implantation of Oxy
gen）型基板等として用いられるものが挙げられる。支
持基板としては、例えば、シリコン、ゲルマニウム等の
元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半
導体、サファイア、石英、ガラス、プラスチック等の絶
縁性基板等、種々の基板を使用することができる。な
お、この支持基板として、支持基板上にトランジスタや
キャパシタ等の素子又は回路等が形成された基板を使用
してもよい。
板上に、埋め込み絶縁膜、さらにその上に表面半導体層
が形成されてなり、低消費電力、高速動作の実現が有効
な基板であって、ＳＯＳ、貼り合わせＳＯＩ（ＢＳＯ
Ｉ）、ＳＩＭＯＸ（Separationby Implantation of Oxy
gen）型基板等として用いられるものが挙げられる。支
持基板としては、例えば、シリコン、ゲルマニウム等の
元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半
導体、サファイア、石英、ガラス、プラスチック等の絶
縁性基板等、種々の基板を使用することができる。な
お、この支持基板として、支持基板上にトランジスタや
キャパシタ等の素子又は回路等が形成された基板を使用
してもよい。
【００２７】埋め込み絶縁膜としては、例えばＳｉＯ2
膜、ＳｉＮ膜等単層膜又は積層膜等が挙げられる。この
際の膜厚は、得ようとする半導体装置の特性、得られた
半導体装置を使用する際の印加電圧の高さ等を考慮して
適宜調整することができ、例えば、５０ｎｍ〜５００ｎ
ｍ程度が挙げられる。
膜、ＳｉＮ膜等単層膜又は積層膜等が挙げられる。この
際の膜厚は、得ようとする半導体装置の特性、得られた
半導体装置を使用する際の印加電圧の高さ等を考慮して
適宜調整することができ、例えば、５０ｎｍ〜５００ｎ
ｍ程度が挙げられる。
【００２８】表面半導体層は、トランジスタを形成する
ための活性層として機能する半導体薄膜であり、シリコ
ン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａ
Ａｓ等の化合物半導体等による薄膜で形成することがで
きる。なかでもシリコン薄膜が好ましい。表面半導体層
の膜厚は、得られる半導体装置の特性等を考慮して、ト
ランジスタのソース／ドレイン領域の接合深さ、表面半
導体層表面のチャネル領域の深さ、不純物濃度等の種々
のパラメータによって適宜調整することができ、例え
ば、１５０ｎｍ〜２００ｎｍ程度が挙げられる。なお、
表面半導体層は、高濃度不純物拡散層がウェルとして１
個又は複数個形成されていてもよく、ウェルが２個以上
形成されている場合、あるいはウェル内外に半導体装置
が複数個形成されている場合には、各ウェルをあるいは
各半導体装置をロコス酸化膜やトレンチ素子分離膜によ
り分離していることが好ましい。
ための活性層として機能する半導体薄膜であり、シリコ
ン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａ
Ａｓ等の化合物半導体等による薄膜で形成することがで
きる。なかでもシリコン薄膜が好ましい。表面半導体層
の膜厚は、得られる半導体装置の特性等を考慮して、ト
ランジスタのソース／ドレイン領域の接合深さ、表面半
導体層表面のチャネル領域の深さ、不純物濃度等の種々
のパラメータによって適宜調整することができ、例え
ば、１５０ｎｍ〜２００ｎｍ程度が挙げられる。なお、
表面半導体層は、高濃度不純物拡散層がウェルとして１
個又は複数個形成されていてもよく、ウェルが２個以上
形成されている場合、あるいはウェル内外に半導体装置
が複数個形成されている場合には、各ウェルをあるいは
各半導体装置をロコス酸化膜やトレンチ素子分離膜によ
り分離していることが好ましい。
【００２９】この表面半導体層は、第２導電型ソース／
ドレイン領域と、これらソース／ドレイン領域間に配置
する第１導電型のチャネル領域と、第１導電型の電位井
戸を有している。
ドレイン領域と、これらソース／ドレイン領域間に配置
する第１導電型のチャネル領域と、第１導電型の電位井
戸を有している。
【００３０】第２導電型ソース／ドレイン領域は、表面
半導体層の導電型と逆導電型の不純物を含有しており、
その濃度は、例えば１×１０20〜１×１０21ａｔｏｍｓ
／ｃｍ3程度が挙げられる。このソース／ドレイン領域
は、チャネル側のソース／ドレイン領域端にＬＤＤ構造
やＤＤＤ構造のような低濃度の領域等を有していてもよ
い。また、ソース／ドレイン領域の深さは、垂直方向に
おける空乏層の幅がソース／ドレイン領域と基板間容量
を低くするために、埋め込み酸化膜まで達していること
が好ましい。
半導体層の導電型と逆導電型の不純物を含有しており、
その濃度は、例えば１×１０20〜１×１０21ａｔｏｍｓ
／ｃｍ3程度が挙げられる。このソース／ドレイン領域
は、チャネル側のソース／ドレイン領域端にＬＤＤ構造
やＤＤＤ構造のような低濃度の領域等を有していてもよ
い。また、ソース／ドレイン領域の深さは、垂直方向に
おける空乏層の幅がソース／ドレイン領域と基板間容量
を低くするために、埋め込み酸化膜まで達していること
が好ましい。
【００３１】第１導電型チャネル領域は、ソース／ドレ
イン領域間に配置しており、半導体装置の閾値を適切な
値に調整するような不純物濃度、例えば、１×１０15〜
１×１０18ａｔｏｍｓ／ｃｍ3程度の不純物濃度に調整
されていることが適当である。
イン領域間に配置しており、半導体装置の閾値を適切な
値に調整するような不純物濃度、例えば、１×１０15〜
１×１０18ａｔｏｍｓ／ｃｍ3程度の不純物濃度に調整
されていることが適当である。
【００３２】第１導電型電位井戸は、チャネル領域のゲ
ート幅方向（図１（ａ）中の矢印方向）における一方の
端部及び／又はその近傍に形成されていればよく、両端
部又はその近傍に形成されていてもよい。ここで、端部
とは、チャネル領域に隣接する領域であって、ゲート電
極の直下に位置する領域を意味し、近傍とは、端部を含
まないその周辺の領域を意味する。よって、電位井戸
は、その全領域がゲート電極下に配置していてもよい
し、その一部のみがゲート電極下に配置していてもよい
し、さらに全領域がゲート電極とオーバーラップしてい
なくてもよい。また、電位井戸の位置する深さは、特に
限定されるものではないが、過剰のキャリアを集めるた
めに、表面半導体層とほぼ同じ深さ、すなわち埋め込み
酸化膜に達する深さであることが好ましい。
ート幅方向（図１（ａ）中の矢印方向）における一方の
端部及び／又はその近傍に形成されていればよく、両端
部又はその近傍に形成されていてもよい。ここで、端部
とは、チャネル領域に隣接する領域であって、ゲート電
極の直下に位置する領域を意味し、近傍とは、端部を含
まないその周辺の領域を意味する。よって、電位井戸
は、その全領域がゲート電極下に配置していてもよい
し、その一部のみがゲート電極下に配置していてもよい
し、さらに全領域がゲート電極とオーバーラップしてい
なくてもよい。また、電位井戸の位置する深さは、特に
限定されるものではないが、過剰のキャリアを集めるた
めに、表面半導体層とほぼ同じ深さ、すなわち埋め込み
酸化膜に達する深さであることが好ましい。
【００３３】電位井戸の平面形状は、ゲート電極の形状
にもよるが、矩形、略矩形等であってもよいし、素子分
離領域側に凸部を有するような形状等であってもよい。
いずれの場合においても、電位井戸は、ゲート電極のゲ
ート長方向において、少なくとも電位低下を引き起こす
ショートチャネル効果が発生しないような長さＬｐｎ
（図１（ｂ）参照）を有していることが適当であり、ゲ
ート長よりも長いことが好ましい。例えば、最小ゲート
長を有するＳＯＩＭＯＳＦＥＴのゲート電極のゲート長
Ｌの１．５倍程度以上であることがより好ましい。具体
的には、ゲート電極のゲート長Ｌが０．１〜０．３μｍ
程度の場合には、電位井戸の長さＬｐｎは、０．２〜
０．５μｍ程度が挙げられる。また、電位井戸の幅ａ
（図１（ｂ）及び図５参照）は、特に限定されるもので
はないが、ゲート電極のプロセス的なアライメントずれ
を補償し得る幅であることが好ましい。例えば、アライ
メントマージンＤＭの２倍程度以上が挙げられる。具体
的には、上記のゲート長Ｌ、電位井戸の長さＬｐｎであ
る場合には、０．２〜０．３μｍ程度が挙げられる。さ
らに、電位井戸が、素子分離領域側に凸部を有する場合
には、その幅Ｗｐｎ（図１（ｂ）参照）は、例えば、Ｌ
＜Ｗｐｎ＜Ｌｐｎ＋２ＤＭ程度が挙げられる。具体的に
は、上記のゲート長Ｌ、電位井戸の長さＬｐｎ、幅ａで
ある場合には、Ｗ＜１５μｍ程度が挙げられる。なお、
電位井戸がチャネル領域の両方にある場合には上記幅Ｗ
ｐｎの半分程度でよい。また、電位井戸の幅ｂ（図１
（ｂ）参照）は、上記と同様、アライメントずれを補償
し得る幅であることが好ましく、例えば、ｂ＞４ＤＭが
挙げられる。さらに、電位井戸の幅ｃ（図１（ｂ）参
照）は、例えば、０．３〜０．６μｍ程度が挙げられ
る。
にもよるが、矩形、略矩形等であってもよいし、素子分
離領域側に凸部を有するような形状等であってもよい。
いずれの場合においても、電位井戸は、ゲート電極のゲ
ート長方向において、少なくとも電位低下を引き起こす
ショートチャネル効果が発生しないような長さＬｐｎ
（図１（ｂ）参照）を有していることが適当であり、ゲ
ート長よりも長いことが好ましい。例えば、最小ゲート
長を有するＳＯＩＭＯＳＦＥＴのゲート電極のゲート長
Ｌの１．５倍程度以上であることがより好ましい。具体
的には、ゲート電極のゲート長Ｌが０．１〜０．３μｍ
程度の場合には、電位井戸の長さＬｐｎは、０．２〜
０．５μｍ程度が挙げられる。また、電位井戸の幅ａ
（図１（ｂ）及び図５参照）は、特に限定されるもので
はないが、ゲート電極のプロセス的なアライメントずれ
を補償し得る幅であることが好ましい。例えば、アライ
メントマージンＤＭの２倍程度以上が挙げられる。具体
的には、上記のゲート長Ｌ、電位井戸の長さＬｐｎであ
る場合には、０．２〜０．３μｍ程度が挙げられる。さ
らに、電位井戸が、素子分離領域側に凸部を有する場合
には、その幅Ｗｐｎ（図１（ｂ）参照）は、例えば、Ｌ
＜Ｗｐｎ＜Ｌｐｎ＋２ＤＭ程度が挙げられる。具体的に
は、上記のゲート長Ｌ、電位井戸の長さＬｐｎ、幅ａで
ある場合には、Ｗ＜１５μｍ程度が挙げられる。なお、
電位井戸がチャネル領域の両方にある場合には上記幅Ｗ
ｐｎの半分程度でよい。また、電位井戸の幅ｂ（図１
（ｂ）参照）は、上記と同様、アライメントずれを補償
し得る幅であることが好ましく、例えば、ｂ＞４ＤＭが
挙げられる。さらに、電位井戸の幅ｃ（図１（ｂ）参
照）は、例えば、０．３〜０．６μｍ程度が挙げられ
る。
【００３４】電位井戸の第１導電型不純物濃度は、得よ
うとする半導体装置の閾値、印加電圧等により適宜調整
することができるが、チャネル領域の不純物濃度以上で
あればよい。特に、チャネル領域の不純物濃度よりも高
い不純物濃度であることが好ましい。例えば、チャネル
領域の不純物濃度の２倍程度以上、２〜１０倍程度が挙
げられる。具体的には、チャネル領域の不純物濃度が上
記の範囲の場合には、３×１０16〜３×１０18／ｃｍ3
程度が挙げられる。なお、電位井戸は、全領域にわたっ
て均一であってもよいし、部分的に高濃度に設定されて
いてもよいし、所望の濃度勾配を有していてもよい。部
分的に高濃度であるか濃度勾配を有している場合には、
電位井戸の中であって、チャネル領域から遠い位置に高
濃度領域が配置されていることが好ましい。
うとする半導体装置の閾値、印加電圧等により適宜調整
することができるが、チャネル領域の不純物濃度以上で
あればよい。特に、チャネル領域の不純物濃度よりも高
い不純物濃度であることが好ましい。例えば、チャネル
領域の不純物濃度の２倍程度以上、２〜１０倍程度が挙
げられる。具体的には、チャネル領域の不純物濃度が上
記の範囲の場合には、３×１０16〜３×１０18／ｃｍ3
程度が挙げられる。なお、電位井戸は、全領域にわたっ
て均一であってもよいし、部分的に高濃度に設定されて
いてもよいし、所望の濃度勾配を有していてもよい。部
分的に高濃度であるか濃度勾配を有している場合には、
電位井戸の中であって、チャネル領域から遠い位置に高
濃度領域が配置されていることが好ましい。
【００３５】電位井戸には、第１導電型不純物のほか
に、さらに不活性元素及び／又はゲルマニウムを含有し
ていてもよい。このような不純物によって、キャリアの
寿命を短くし、あるいは電位井戸のバンドギャプエネル
ギーを変更し、例えば、ソース接合での注入効率を変更
することができる。不活性元素としては、ヘリウム、ネ
オン、アルゴン等の不活性ガスが挙げられる。不活性元
素は、例えば、電位井戸内で、１０16〜１０18ｃｍ-3程
度の濃度範囲で、全体にわたって均一に又は部分的に高
濃度に含有されていればよい。また、ゲルマニウムは、
例えば、電位井戸内で、１０16〜１０18ｃｍ-3程度の濃
度範囲で、全体にわたって均一に又は部分的に高濃度に
含有されていればよい。
に、さらに不活性元素及び／又はゲルマニウムを含有し
ていてもよい。このような不純物によって、キャリアの
寿命を短くし、あるいは電位井戸のバンドギャプエネル
ギーを変更し、例えば、ソース接合での注入効率を変更
することができる。不活性元素としては、ヘリウム、ネ
オン、アルゴン等の不活性ガスが挙げられる。不活性元
素は、例えば、電位井戸内で、１０16〜１０18ｃｍ-3程
度の濃度範囲で、全体にわたって均一に又は部分的に高
濃度に含有されていればよい。また、ゲルマニウムは、
例えば、電位井戸内で、１０16〜１０18ｃｍ-3程度の濃
度範囲で、全体にわたって均一に又は部分的に高濃度に
含有されていればよい。
【００３６】なお、本発明においては、電位井戸はフロ
ーティング状態であることが好ましい。
ーティング状態であることが好ましい。
【００３７】チャネル領域上に形成されたゲート絶縁膜
は、通常ゲート絶縁膜として機能する材料及び膜厚で形
成することができる。ゲート電極は、ポリシリコン；
Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイド；こ
れらシリサイド（例えばＭｏＳｉ2、ＷＳＩ2）とポリシ
リコンとからなるポリサイド；その他の金属等により、
膜厚１５０ｎｍ〜３００ｎｍ程度で形成することができ
る。なお、ゲート電極は、絶縁膜によるサイドウォール
スペーサを有していてもよい。
は、通常ゲート絶縁膜として機能する材料及び膜厚で形
成することができる。ゲート電極は、ポリシリコン；
Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイド；こ
れらシリサイド（例えばＭｏＳｉ2、ＷＳＩ2）とポリシ
リコンとからなるポリサイド；その他の金属等により、
膜厚１５０ｎｍ〜３００ｎｍ程度で形成することができ
る。なお、ゲート電極は、絶縁膜によるサイドウォール
スペーサを有していてもよい。
【００３８】本発明のＳＯＩ構造の半導体装置は、当該
分野における当業者において上記構造を実現することが
できるように適当なプロセスを組み合わせて製造するこ
とができる。
分野における当業者において上記構造を実現することが
できるように適当なプロセスを組み合わせて製造するこ
とができる。
【００３９】以下に、本発明のＳＯＩ構造の半導体装置
の実施の形態を図面に基づいて説明する。 実施の形態１ この実施の形態のＳＯＩＭＯＳＦＥＴは、図１（ａ）に
示したように、シリコン基板上に膜厚１２０ｎｍ程度の
埋め込み酸化膜及び膜厚５０ｎｍ程度の表面シリコン層
がこの順に積層されて構成されるＳＯＩ基板上に形成さ
れてなる。ＳＯＩ基板の表面シリコン層上には、ＬＯＣ
ＯＳ膜１が形成されて活性領域が規定されており、この
活性領域上に、膜厚７ｎｍ程度のゲート酸化膜を介し
て、Ｎ型不純物が注入されたゲート電極２が、ゲート長
Ｌ＝０．３５μｍで形成されている。また、表面シリコ
ン層中であってゲート電極２の両側には、Ｎ型のソース
領域３及びドレイン領域４が形成されている。なお、表
面シリコン層はフローティング状態である。
の実施の形態を図面に基づいて説明する。 実施の形態１ この実施の形態のＳＯＩＭＯＳＦＥＴは、図１（ａ）に
示したように、シリコン基板上に膜厚１２０ｎｍ程度の
埋め込み酸化膜及び膜厚５０ｎｍ程度の表面シリコン層
がこの順に積層されて構成されるＳＯＩ基板上に形成さ
れてなる。ＳＯＩ基板の表面シリコン層上には、ＬＯＣ
ＯＳ膜１が形成されて活性領域が規定されており、この
活性領域上に、膜厚７ｎｍ程度のゲート酸化膜を介し
て、Ｎ型不純物が注入されたゲート電極２が、ゲート長
Ｌ＝０．３５μｍで形成されている。また、表面シリコ
ン層中であってゲート電極２の両側には、Ｎ型のソース
領域３及びドレイン領域４が形成されている。なお、表
面シリコン層はフローティング状態である。
【００４０】ゲート電極２の直下にはチャネル領域５が
形成されており、チャネル領域５のゲート幅方向（図１
（ａ）中の矢印方向）の一方の端部直下及びその周辺に
電位井戸６を有している。この電位井戸６は、チャネル
領域５の不純物濃度（〜１０ 17／ｃｍ-3程度）と同じＰ
型の不純物濃度を有しているが、その一部がＬＯＣＯＳ
膜１側に突出し、Ｐ型の不純物濃度が高い領域６ａ（〜
１０19／ｃｍ-3程度）を有する。この電位井戸６のゲー
ト長Ｌｐｎ（図１（ｂ）参照）は１．０μｍ程度、Ｗｐ
ｎは０．６μｍ程度、幅ａ、ｂ、ｃはそれぞれ０．２μ
ｍ程度、０．３５μｍ程度及び０．５μｍ程度である。
形成されており、チャネル領域５のゲート幅方向（図１
（ａ）中の矢印方向）の一方の端部直下及びその周辺に
電位井戸６を有している。この電位井戸６は、チャネル
領域５の不純物濃度（〜１０ 17／ｃｍ-3程度）と同じＰ
型の不純物濃度を有しているが、その一部がＬＯＣＯＳ
膜１側に突出し、Ｐ型の不純物濃度が高い領域６ａ（〜
１０19／ｃｍ-3程度）を有する。この電位井戸６のゲー
ト長Ｌｐｎ（図１（ｂ）参照）は１．０μｍ程度、Ｗｐ
ｎは０．６μｍ程度、幅ａ、ｂ、ｃはそれぞれ０．２μ
ｍ程度、０．３５μｍ程度及び０．５μｍ程度である。
【００４１】通常のＳＯＩＭＯＳＦＥＴにおいては、イ
ンパクトイオン化により発生した電子は電界によりドレ
インへ引き寄せられ、一方、ホールは表面シリコン層内
で電位が最も小さい位置、例えば、表面シリコン層と埋
め込み酸化膜との界面やソース−表面シリコン層接合近
傍等に蓄積される。
ンパクトイオン化により発生した電子は電界によりドレ
インへ引き寄せられ、一方、ホールは表面シリコン層内
で電位が最も小さい位置、例えば、表面シリコン層と埋
め込み酸化膜との界面やソース−表面シリコン層接合近
傍等に蓄積される。
【００４２】上記実施の形態のようなＮ型のＳＯＩＭＯ
ＳＦＥＴにおいては、図１（ｂ）に示したように、ドレ
イン接合近傍で、インパクトイオン化により発生したホ
ールは、電位井戸６に向かって移動する。特に、不純物
濃度が高い領域６ａは、静電ポテンシャルが低いため、
多数キャリアであるホールを電位井戸６に向かって移動
させる作用を促す。これにより、表面シリコン層の電位
の変化を抑制することができる。
ＳＦＥＴにおいては、図１（ｂ）に示したように、ドレ
イン接合近傍で、インパクトイオン化により発生したホ
ールは、電位井戸６に向かって移動する。特に、不純物
濃度が高い領域６ａは、静電ポテンシャルが低いため、
多数キャリアであるホールを電位井戸６に向かって移動
させる作用を促す。これにより、表面シリコン層の電位
の変化を抑制することができる。
【００４３】また、電位井戸６は、実質的にトランジス
タのチャネル領域として機能する領域の外側に存在する
こととなるため、蓄積されたホールに起因するバックゲ
ート基板効果を効果的に抑制することができ、ひいては
トランジスタの閾値電圧を変化させないなど、チャネル
の特性に影響を与えることはない。しかも、電位井戸６
は、移動したホールの寿命を短時間の間に再結合により
消滅させるように機能する。
タのチャネル領域として機能する領域の外側に存在する
こととなるため、蓄積されたホールに起因するバックゲ
ート基板効果を効果的に抑制することができ、ひいては
トランジスタの閾値電圧を変化させないなど、チャネル
の特性に影響を与えることはない。しかも、電位井戸６
は、移動したホールの寿命を短時間の間に再結合により
消滅させるように機能する。
【００４４】したがって、フローティングボディに起因
するキンク効果を減少又は抑制することができる。
するキンク効果を減少又は抑制することができる。
【００４５】このことは、図２（ａ）及び（ｂ）に示し
たように、上記のＳＯＩＭＯＳＦＥＴのＩｄ−Ｖｇ特性
及びＩｄ−Ｖｄ特性から明らかである。なお、測定中に
おける表面シリコン層及びソース領域の電位は０Ｖとし
た。
たように、上記のＳＯＩＭＯＳＦＥＴのＩｄ−Ｖｇ特性
及びＩｄ−Ｖｄ特性から明らかである。なお、測定中に
おける表面シリコン層及びソース領域の電位は０Ｖとし
た。
【００４６】つまり、フローティングポテンシャルウェ
ル構造に対する図２の実験的なＩ−Ｖ特性に示すよう
に、キンク効果はＶｄｋ〜１．７Ｖで始まる（従来のＳ
ＯＩデバイスではＶｄｋ〜０．９Ｖと低い）。
ル構造に対する図２の実験的なＩ−Ｖ特性に示すよう
に、キンク効果はＶｄｋ〜１．７Ｖで始まる（従来のＳ
ＯＩデバイスではＶｄｋ〜０．９Ｖと低い）。
【００４７】図２（ａ）のサブスレッショルド電流Ｉｄ
−Ｖｇ特性は、正常なサブスレッショルドスイングの値
を示す。つまり、Ｖｄ＝１．５ＶにおいてもＳ〜７５ｍ
Ｖ／ｄｅｃである。
−Ｖｇ特性は、正常なサブスレッショルドスイングの値
を示す。つまり、Ｖｄ＝１．５ＶにおいてもＳ〜７５ｍ
Ｖ／ｄｅｃである。
【００４８】言い換えると、図２に示したように、フロ
ーティングポテンシャルウェル構造のＳＯＩＭＯＳＦＥ
Ｔは、サブスレッショルドキンク効果を抑制することが
できる。このことはＶｇ＝０Ｖでのオフ電流を減少させ
ないが、より安定な再現性のあるデバイスを提供するこ
とができる。また、Ｉｄ−Ｖｄ特性におけるキンク効果
は、より高いＶｄ電圧で開始することになる。
ーティングポテンシャルウェル構造のＳＯＩＭＯＳＦＥ
Ｔは、サブスレッショルドキンク効果を抑制することが
できる。このことはＶｇ＝０Ｖでのオフ電流を減少させ
ないが、より安定な再現性のあるデバイスを提供するこ
とができる。また、Ｉｄ−Ｖｄ特性におけるキンク効果
は、より高いＶｄ電圧で開始することになる。
【００４９】上記のＳＯＩＭＯＳＦＥＴは、以下のよう
に形成することができる。
に形成することができる。
【００５０】まず、図３（ａ）に示したように、ＬＯＣ
ＯＳ膜１を形成することにより活性領域７を規定する。
この際、活性領域７の一方の端部を突出するようにＬＯ
ＣＯＳ膜１を形成する。
ＯＳ膜１を形成することにより活性領域７を規定する。
この際、活性領域７の一方の端部を突出するようにＬＯ
ＣＯＳ膜１を形成する。
【００５１】活性領域７のＰ型不純物濃度を調整した
後、図３（ｂ）に示したように、活性領域７上にゲート
電極２を形成する。ゲート電極２は、活性領域７を横切
り、突出した活性領域７の一部の上にオーバーラップす
るように形成する。
後、図３（ｂ）に示したように、活性領域７上にゲート
電極２を形成する。ゲート電極２は、活性領域７を横切
り、突出した活性領域７の一部の上にオーバーラップす
るように形成する。
【００５２】その後、図３（ｃ）に示したように、突出
した活性領域７以外の活性領域７上に開口を有するレジ
スト８を形成し、このレジスト８とゲート電極２とをマ
スクとして用いて、Ｎ型の不純物、例えば、砒素を、１
〜５×１０15／ｃｍ2程度のドーズ、３０〜５０ｋｅＶ
程度のエネルギーでイオン注入することによりソース／
ドレイン領域３、４を形成する。
した活性領域７以外の活性領域７上に開口を有するレジ
スト８を形成し、このレジスト８とゲート電極２とをマ
スクとして用いて、Ｎ型の不純物、例えば、砒素を、１
〜５×１０15／ｃｍ2程度のドーズ、３０〜５０ｋｅＶ
程度のエネルギーでイオン注入することによりソース／
ドレイン領域３、４を形成する。
【００５３】レジスト８を除去した後、図３（ｄ）に示
したように、レジスト８と逆パターンのレジスト９を形
成し、このレジスト９とゲート電極２の一部とをマスク
として用いて、Ｐ型の不純物、例えば、ＢＦ2を、０．
４〜４×１０15／ｃｍ2程度のドーズ、３０〜４０ｋｅ
Ｖ程度のエネルギーでイオン注入することにより、突出
した活性領域の一部に不純物濃度が高い領域６ａを形成
する。また、このイオン注入の際に、Ａｒを約２×１０
14／ｃｍ2のドーズでイオン注入してもよい。これによ
り、キャリアの寿命を減少させることができる。
したように、レジスト８と逆パターンのレジスト９を形
成し、このレジスト９とゲート電極２の一部とをマスク
として用いて、Ｐ型の不純物、例えば、ＢＦ2を、０．
４〜４×１０15／ｃｍ2程度のドーズ、３０〜４０ｋｅ
Ｖ程度のエネルギーでイオン注入することにより、突出
した活性領域の一部に不純物濃度が高い領域６ａを形成
する。また、このイオン注入の際に、Ａｒを約２×１０
14／ｃｍ2のドーズでイオン注入してもよい。これによ
り、キャリアの寿命を減少させることができる。
【００５４】実施の形態２
この実施の形態のＳＯＩＭＯＳＦＥＴは、図４に示した
ように、チャネル領域５の両側に電位井戸６を有してい
る以外は、実施の形態１のＳＯＩＭＯＳＦＥＴと実質的
に同様である。
ように、チャネル領域５の両側に電位井戸６を有してい
る以外は、実施の形態１のＳＯＩＭＯＳＦＥＴと実質的
に同様である。
【００５５】これにより、ドレイン接合近傍で発生した
ホールを、両方の電位井戸６に向かって移動させること
ができる。
ホールを、両方の電位井戸６に向かって移動させること
ができる。
【００５６】実施の形態３
この実施の形態のＳＯＩＭＯＳＦＥＴは、図５に示した
ように、チャネル領域５のゲート幅方向の両端部直下に
電位井戸１６を有し、突出した活性領域及び不純物濃度
が高い領域を有していない以外は、実施の形態１のＳＯ
ＩＭＯＳＦＥＴと実質的に同様である。
ように、チャネル領域５のゲート幅方向の両端部直下に
電位井戸１６を有し、突出した活性領域及び不純物濃度
が高い領域を有していない以外は、実施の形態１のＳＯ
ＩＭＯＳＦＥＴと実質的に同様である。
【００５７】実施の形態４
この実施の形態のＳＯＩＭＯＳＦＥＴは、図６（ａ）及
び（ｂ）に示したように、チャネル領域５のゲート幅方
向の両端部直下及びその周辺に、チャネル領域５の不純
物濃度（〜１０17／ｃｍ-3程度）よりも高い不純物濃度
を有する電位井戸２６（〜１０18／ｃｍ-3程度）を有し
ており、チャネル領域と不純物が同程度の領域及び突出
した活性領域を有していない以外は、実施の形態１のＳ
ＯＩＭＯＳＦＥＴと実質的に同様である。
び（ｂ）に示したように、チャネル領域５のゲート幅方
向の両端部直下及びその周辺に、チャネル領域５の不純
物濃度（〜１０17／ｃｍ-3程度）よりも高い不純物濃度
を有する電位井戸２６（〜１０18／ｃｍ-3程度）を有し
ており、チャネル領域と不純物が同程度の領域及び突出
した活性領域を有していない以外は、実施の形態１のＳ
ＯＩＭＯＳＦＥＴと実質的に同様である。
【００５８】このＳＯＩＭＯＳＦＥＴは、ＬＯＣＯＳ膜
形成後、ゲート電極形成前に、活性領域の端部の一部上
に開口を有するレジストを用いてＰ型の不純物をイオン
注入して電位井戸２６を形成することによって、形成す
ることができる。
形成後、ゲート電極形成前に、活性領域の端部の一部上
に開口を有するレジストを用いてＰ型の不純物をイオン
注入して電位井戸２６を形成することによって、形成す
ることができる。
【００５９】
【発明の効果】本発明によれば、ＳＯＩ構造の半導体装
置において、チャネル領域のゲート幅方向における少な
くとも一方の端部及び／又はその近傍に、第１導電型の
電位井戸を有していることにより、完全空乏型又は部分
空乏型チャネルを備えることができ、バックゲート基板
効果による閾値電圧を変化させることなく、インパクト
イオン化により発生したホールを効率よく集め、消滅さ
せることができる。これにより、ＳＯＩ構造の半導体装
置のサブスレッショルド領域のキンク効果を効果的に減
少させることができるとともに、ドレイン電圧のキンク
開始電圧を増大させることができる。
置において、チャネル領域のゲート幅方向における少な
くとも一方の端部及び／又はその近傍に、第１導電型の
電位井戸を有していることにより、完全空乏型又は部分
空乏型チャネルを備えることができ、バックゲート基板
効果による閾値電圧を変化させることなく、インパクト
イオン化により発生したホールを効率よく集め、消滅さ
せることができる。これにより、ＳＯＩ構造の半導体装
置のサブスレッショルド領域のキンク効果を効果的に減
少させることができるとともに、ドレイン電圧のキンク
開始電圧を増大させることができる。
【００６０】よって、より安定なＩ−Ｖ特性とオフ状態
の電流ばらつきの減少を可能にすることができるととも
に、特性ばらつきの低減により歩留まりを向上させるこ
とができ、ひいては製造コストの低減により安価なＳＯ
Ｉ構造の半導体装置を提供することができる。しかも、
ゲインを改善することが要求されるアナログトランジス
タ動作に対して有利となり、安定して動作させることが
できる電圧範囲がより広くなるとともに、より低電圧で
動作させることが可能となる。
の電流ばらつきの減少を可能にすることができるととも
に、特性ばらつきの低減により歩留まりを向上させるこ
とができ、ひいては製造コストの低減により安価なＳＯ
Ｉ構造の半導体装置を提供することができる。しかも、
ゲインを改善することが要求されるアナログトランジス
タ動作に対して有利となり、安定して動作させることが
できる電圧範囲がより広くなるとともに、より低電圧で
動作させることが可能となる。
【００６１】特に、電位井戸がチャネル領域の不純物濃
度よりも高い不純物濃度を有する場合、電位井戸がゲー
ト長方向においてゲート長よりも長い場合には、インパ
クトイオン化により発生したホールをより効率よく集
め、消滅させることができ、サブスレッショルド領域の
キンク効果をより効果的に減少させることが可能とな
る。
度よりも高い不純物濃度を有する場合、電位井戸がゲー
ト長方向においてゲート長よりも長い場合には、インパ
クトイオン化により発生したホールをより効率よく集
め、消滅させることができ、サブスレッショルド領域の
キンク効果をより効果的に減少させることが可能とな
る。
【００６２】しかも、電位井戸が不純物としてさらに不
活性元素を含む場合には、短時間で再結合によってホー
ルを消滅させることができ、キャリア寿命をより短縮化
することが可能となる。また、不純物としてさらにゲル
マニウムを含む場合には、電位井戸のバンドギャップエ
ネルギーを変更することができるため、より効率的に、
ホールを電位井戸に移動させることが可能となる。
活性元素を含む場合には、短時間で再結合によってホー
ルを消滅させることができ、キャリア寿命をより短縮化
することが可能となる。また、不純物としてさらにゲル
マニウムを含む場合には、電位井戸のバンドギャップエ
ネルギーを変更することができるため、より効率的に、
ホールを電位井戸に移動させることが可能となる。
【００６３】また、チャネル領域の不純物濃度よりも高
い不純物濃度を有する電位井戸が、ゲート電極とセルフ
アラインで形成されてなる場合には、製造工程の簡略化
を図ることができ、製造コストの低減、ひいては安価な
半導体装置を提供することが可能となる。
い不純物濃度を有する電位井戸が、ゲート電極とセルフ
アラインで形成されてなる場合には、製造工程の簡略化
を図ることができ、製造コストの低減、ひいては安価な
半導体装置を提供することが可能となる。
【００６４】さらに、電位井戸が、電気的にフローティ
ング状態に設定されてなる場合には、表面半導体層又は
電位井戸へのコンタクトを特に必要としないため、占有
面積を減少し、さらなる集積化を実現することが可能と
なる。また、コンタクトの形成を省略することができる
ため、製造工程を簡略化し、ひいては製造コストの削減
を図ることができる。さらに、ＡＣ特性等の品質の低下
を防止することが可能となり、信頼性の高い半導体装置
を得ることができる。
ング状態に設定されてなる場合には、表面半導体層又は
電位井戸へのコンタクトを特に必要としないため、占有
面積を減少し、さらなる集積化を実現することが可能と
なる。また、コンタクトの形成を省略することができる
ため、製造工程を簡略化し、ひいては製造コストの削減
を図ることができる。さらに、ＡＣ特性等の品質の低下
を防止することが可能となり、信頼性の高い半導体装置
を得ることができる。
【図１】（ａ）は本発明のＳＯＩ構造の半導体装置の実
施の形態を示す要部の概略平面図であり、（ｂ）はその
動作を説明するための要部の概略模式平面図である。
施の形態を示す要部の概略平面図であり、（ｂ）はその
動作を説明するための要部の概略模式平面図である。
【図２】図1の半導体装置の特性を説明するための図で
ある。
ある。
【図３】図1の半導体装置の製造方法を説明するための
要部の概略平面工程図である。
要部の概略平面工程図である。
【図４】本発明のＳＯＩ構造の半導体装置の別の実施の
形態を示す要部の概略平面図である。
形態を示す要部の概略平面図である。
【図５】本発明のＳＯＩ構造の半導体装置のさらに別の
実施の形態を示す要部の概略平面図である。
実施の形態を示す要部の概略平面図である。
【図６】（ａ）は本発明のＳＯＩ構造の半導体装置のさ
らに別の実施の形態を示す要部の概略平面図であり、
（ｂ）は（ａ）のＸ−Ｘ'線断面図である。
らに別の実施の形態を示す要部の概略平面図であり、
（ｂ）は（ａ）のＸ−Ｘ'線断面図である。
【図７】（ａ）は従来のバルク半導体装置の断面図であ
り、（ｂ）はその等価回路図である。
り、（ｂ）はその等価回路図である。
【図８】（ａ）は一般的なＳＯＩ構造の半導体装置の断
面図であり、（ｂ）はその等価回路図である。
面図であり、（ｂ）はその等価回路図である。
【図９】図８のＳＯＩ構造の半導体装置の特性を説明す
るための製造工程を説明するための要部の概略断面製造
工程図である。
るための製造工程を説明するための要部の概略断面製造
工程図である。
【図１０】従来の別のＳＯＩ構造の半導体装置を示す要
部の概略平面図である。
部の概略平面図である。
【図１１】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
【図１２】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
【図１３】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
【図１４】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
１ ＬＯＣＯＳ膜
２ ゲート電極
３ ソース領域
４ ドレイン領域
５ チャネル領域
６、１６、２６ 電位井戸
６ａ 不純物濃度が高い領域
７ 活性領域
８、９ レジスト
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 29/336
Claims (4)
- 【請求項１】 埋め込み絶縁膜上に積層されてＳＯＩ基
板を構成するフローティング状態の表面半導体層と、該
表面半導体層に形成された第２導電型ソース／ドレイン
領域と、該ソース／ドレイン領域間の第１導電型チャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
とからなり、 前記チャネル領域のゲート幅方向における、一方もしく
は両方の端部に隣接して第１導電型の電位井戸を有し、
電位井戸が電気的にフローティング状態に設定されてな
り、 電位井戸が、チャネル領域の不純物濃度よりも高い不純
物濃度を有し、かつゲート電極とセルフアラインで形成
されてなる ことを特徴とするＳＯＩ構造の半導体装置。 - 【請求項２】 電位井戸が、ゲート長方向において該ゲ
ート長よりも長い請求項１に記載の半導体装置。 - 【請求項３】 電位井戸が、不純物としてさらに不活性
元素を含む請求項１または２に記載の半導体装置。 - 【請求項４】 電位井戸が、不純物としてさらにゲルマ
ニウムを含む請求項１〜３のいずれか１つに記載の半導
体装置。
Priority Applications (7)
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|---|---|---|---|
| JP2000102359A JP3504212B2 (ja) | 2000-04-04 | 2000-04-04 | Ｓｏｉ構造の半導体装置 |
| EP01302968A EP1143527B1 (en) | 2000-04-04 | 2001-03-29 | Semiconductor device of soi structure |
| DE60128025T DE60128025T2 (de) | 2000-04-04 | 2001-03-29 | Halbleiterbauelement mit SOI-Struktur |
| US09/822,251 US6693326B2 (en) | 2000-04-04 | 2001-04-02 | Semiconductor device of SOI structure |
| KR10-2001-0017877A KR100418643B1 (ko) | 2000-04-04 | 2001-04-04 | Ｓｏｉ 구조의 반도체장치 |
| CNB011178884A CN1190854C (zh) | 2000-04-04 | 2001-04-04 | 硅绝缘体结构半导体器件 |
| TW090108139A TW506133B (en) | 2000-04-04 | 2001-04-04 | Semiconductor device of SOI structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000102359A JP3504212B2 (ja) | 2000-04-04 | 2000-04-04 | Ｓｏｉ構造の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284591A JP2001284591A (ja) | 2001-10-12 |
| JP3504212B2 true JP3504212B2 (ja) | 2004-03-08 |
Family
ID=18616258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000102359A Expired - Fee Related JP3504212B2 (ja) | 2000-04-04 | 2000-04-04 | Ｓｏｉ構造の半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6693326B2 (ja) |
| EP (1) | EP1143527B1 (ja) |
| JP (1) | JP3504212B2 (ja) |
| KR (1) | KR100418643B1 (ja) |
| CN (1) | CN1190854C (ja) |
| DE (1) | DE60128025T2 (ja) |
| TW (1) | TW506133B (ja) |
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| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
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