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KR102087438B1 - 작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자 - Google Patents

작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자 Download PDF

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KR102087438B1
KR102087438B1 KR1020130157027A KR20130157027A KR102087438B1 KR 102087438 B1 KR102087438 B1 KR 102087438B1 KR 1020130157027 A KR1020130157027 A KR 1020130157027A KR 20130157027 A KR20130157027 A KR 20130157027A KR 102087438 B1 KR102087438 B1 KR 102087438B1
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Abstract

작은 옵셋(offset)을 갖는 모스 트랜지스터는, 활성영역에 배치되는 활성층과, 활성영역을 한정하는 소자분리영역에 배치되는 소자분리층과, 소자분리영역에 중첩되지 않도록 활성층 위에 배치되는 게이트전극패턴과, 게이트전극패턴의 양 측면과 소자분리영역 사이의 활성층에 배치되는 제1 도전형의 소스영역 및 드레인영역과, 그리고 게이트전극패턴의 상하부 측면과 소자분리영역 사이의 활성층에 각각 배치되는 제2 도전형의 차단영역들을 포함한다.

Description

작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자{MOS transistor having low offset, method of fabricating the same, and electronic device using the same}
본 출원은 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자에 관한 것으로서, 특히 작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자에 관한 것이다.
많은 전자소자들, 예컨대 디램(DRAM)이나 에스램(SRAM)과 같은 메모리소자들과, CPU와 같은 로직소자들은 모스 트랜지스터들(MOS FET; Metal Oxide Semiconductor Field Effect Transistors)을 포함하여 구성되고 있다. 전자소자들 내에서 모스 트랜지스터들은 다양한 회로를 구성하며, 그 회로 구성에 의해 전자소자들의 기능이 구현된다. 따라서 전자소자들의 기능적 특성은 모스 트랜지스터의 특성에 큰 영향을 받는다.
특히 복수개의 모스 트랜지스터들이 균일한 기능을 수행하도록 집적된 전자소자의 경우 모스 트랜지스터들의 개별적 특성의 편차, 즉 옵셋(offset)의 존재로 인해 전자소자의 동작이 영향을 받을 수 있다. 일 예로 연산증폭기(OP-AMP; Operational Amplifier)의 경우, 내부 회로를 구성하는 모스 트랜지스터들의 불균일한 특성으로 인해 입력 회로의 신호가 제로(zero)임에도 불구하고 내부회로에서는 수 mV의 입력 옵셋 전압이 남는 현상이 발생한다. 따라서 이와 같은 옵셋을 제거하기 위해 연산증폭기 내부에 다양한 옵셋 제거 기술, 예컨대 쵸핑(chopping) 기술을 적용하고 있다. 이 경우 쵸핑 회로 구성을 위해 연산증폭기 내에 복수개의 모스 트랜지스터들이 추가로 배치되어야 하며, 이에 따라 전자소자의 부피를 줄이는데 있어서 부정적인 영향을 준다.
모스 트랜지스터들의 옵셋의 원인으로는 여러가지가 있을 수 있는데, 그 중 큰 비중을 차지하고 있는 것들 중의 하나는 모스 트랜지스터들이 갖는 문턱전압(Vth)(threshold voltage)의 차이 또는 트랜스컨덕턴스(gm)(transconductance)이다. 이상적으로는 모스 트랜지스터들의 제조 과정에서 모든 모스 트랜지스터들이 동일한 문턱전압을 가져야 하지만, 현실적으로는 그렇지 못하다. 모스 트랜지스터들이 동일한 문턱전압을 갖지 못하는 여러 이유들 중 하나는 활성영역에서의 활성층과 소자분리영역에서의 소자분리층이 단차를 갖고 있기 때문이다. 즉 이 단차로 인해 경계부분에서의 게이트전극패턴이 플래너하지 못하며, 플래너하지 못하는 정도에 따라 상대적으로 경계부분에서 인가되는 전계의 세기(electric field)가 모스 트랜지스터들에 따라 달라진다. 이와 같은 전계의 세기 차이로 인해 모스 트랜지스터들 사이의 미스매칭(mismatching)이 발생한다.
본 출원이 해결하고자 하는 과제는, 활성영역에서의 활성층과 소자분리영역에서의 소자분리층의 경계부분에서 게이트전극패턴이 플래너하지 못함에 따라 발생될 수 있는 모스 트랜지스터들의 미스매칭을 억제할 수 있도록 하는 모스 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 모스 트랜지스터를 이용한 전자소자를 제공하는 것이다.
일 예에 따른 모스 트랜지스터는, 채널영역을 갖는 활성층을 한정하는 소자분리영역에 배치되는 소자분리층과, 소자분리영역에 중첩되지 않도록 활성층 위에 배치되는 게이트전극패턴과, 게이트전극패턴의 양 측면과 소자분리영역 사이의 활성층에 배치되는 제1 도전형의 소스영역 및 드레인영역과, 그리고 게이트전극패턴의 상하부 측면과 소자분리영역 사이의 활성층에 각각 배치되는 제2 도전형의 차단영역들을 포함한다.
일 예에 따른 전자소자는, 복수개의 모스 트랜지스터들을 포함하는 전자소자에 있어서, 복수개의 모스 트랜지스터들 중 적어도 어느 하나의 모스 트랜지스터는, 채널영역을 갖는 활성층을 한정하는 소자분리영역에 배치되는 소자분리층과, 소자분리영역에 중첩되지 않도록 활성층 위에 배치되는 게이트전극패턴과, 게이트전극패턴의 양 측면과 소자분리영역 사이의 활성층에 배치되는 제1 도전형의 소스영역 및 드레인영역과, 그리고 게이트전극패턴의 상하부 측면과 소자분리영역 사이의 활성층에 각각 배치되는 제2 도전형의 차단영역들을 포함한다.
다른 예에 따른 전자소자는, 제1 입력신호 및 제2 입력신호를 각각 입력받는 제1 및 제2 모스 트랜지스터와, 상기 제1 및 제2 입력트랜지스터에 동일한 전류를 공급하기 위한 제3 및 제4 모스 트랜지스터를 포함하는 전자소자에 있어서, 제1 및 제2 모스 트랜지스터는, 채널영역을 갖는 활성층을 한정하는 소자분리영역에 배치되는 소자분리층과, 소자분리영역에 중첩되지 않도록 활성층 위에 배치되는 게이트전극패턴과, 게이트전극패턴의 양 측면과 소자분리영역 사이의 활성층에 배치되는 제1 도전형의 소스영역 및 드레인영역과, 그리고 게이트전극패턴의 상하부 측면과 소자분리영역 사이의 활성층에 각각 배치되는 제2 도전형의 차단영역들을 포함한다.
일 예에 따른 모스 트랜지스터의 제조방법은, 소자분리영역에 소자분리층을 형성하여 활성층을 한정하는 단계와, 소자분리영역에 중첩되지 않도록 활성층 위에 게이트전극패턴을 형성하는 단계와, 게이트전극패턴의 양 측면에서 노출된 활성층에 제1 도전형의 드레인영역 및 소스영역을 형성하는 단계와, 게이트전극패턴의 상 하부면에서 노출된 활성층에 제2 도전형의 차단영역을 형성하는 단계와, 그리고 차단영역에 바이어스를 인가하기 위한 컨택을 형성하는 단계를 포함한다.
본 예에 따르면, 게이트전극패턴이 소자분리영역에 중첩되지 않도록 활성층 내에만 배치되므로, 소자분리층과 활성층이 단차를 갖는 구조에 무관하게 전체적으로 플래너한 구조로 배치되며, 이에 따라 위 단차로 인한 비플래너한 구조때문에 발생되는 미스매칭을 방지할 수 있다는 이점이 제공된다. 또한 이와 같은 모스 트랜지스터를 집적하여 전자소자를 구성하는 경우, 옵셋 제거 기술을 위해 추가로 배치되는 모스 트랜지스터들을 배제할 수 있으므로 전자소자의 부피를 줄일 수 있다는 이점도 제공된다.
도 1은 일 예에 따른 모스 트랜지스터를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단한 단면 구조의 일 예를 나타내 보인 도면이다.
도 3은 도 1의 선 II-II'를 따라 절단한 단면 구조의 일 예를 나타내 보인 도면이다.
도 4는 도 1의 선 I-I'를 따라 절단한 단면 구조의 다른 예를 나타내 보인 도면이다.
도 5는 도 1의 선 I-I'를 따라 절단한 단면 구조의 또 다른 예를 나타내 보인 도면이다.
도 6은 일 예에 따른 모스 트랜지스터를 이용한 전자소자를 나타내 보인 회로도이다.
도 7은 도 6의 전자소자의 제1 및 제2 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다.
도 8은 도 7의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 9는 도 7의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 10은 도 6의 전자소자의 제1 내지 제4 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다.
도 11은 다른 예에 따른 모스 트랜지스터를 이용한 전자소자를 나타내 보인 회로도이다.
도 12는 도 11의 제1 및 제2 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다.
도 13 내지 도 16은 일 예에 따른 모스 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 레이아웃도들이다.
본 실시예에 따르면, 게이트전극패턴이 소자분리영역에 중첩되지 않도록 활성층 위에 배치됨에 따라 활성층과 소자분리층 사이의 단차가 존재하더라도 모스 트랜지스터의 옵셋 특성에 영향을 주지 않는다. 이와 같은 모스 트랜지스터는, DRAM, SRAM, FLASH, MRAM, PcRAM, ReRAM, FeRAM과 같은 메모리 소자나, 또는 OP-AMP, 다단 증폭회로, 센스앰프회로 등과 같은 논리 집적회로가 집적된 로직(logic) 소자를 구현하는데 적용될 수 있다. 본 실시예의 기재에 있어서, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부"에 위치한다는 기재는 상대적으로 위치 관계를 의미하는 것이지, 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
도 1은 일 예에 따른 모스 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단한 단면 구조의 일 예를 나타내 보인 도면이며, 도 3은 도 1의 선 II-II'를 따라 절단한 단면 구조의 일 예를 나타내 보인 도면이다.
도 1 내지 도 3을 참조하면, 반도체기판(102)의 소자분리영역(120)에 배치되는 소자분리층(122)에 의해 활성층(110)이 한정된다. 소자분리영역(120)은 활성층(110)의 모든 외곽면을 둘러싸는 형태로 배치된다. 본 예에 따른 모스 트랜지스터는 n채널형이며, 이에 따라 반도체기판(102)은 p형 도전형을 갖는다. 반도체기판(102)은 n형 도전형을 가질 수도 있는데, 이 경우 반도체기판(102) 내에는 p형 웰영역이 배치되며, 활성층(110)은 p형 웰영역 내로 한정된다. 모스 트랜지스터가 p채널형일 경우에도 본 실시예는 동일하게 적용되며, 다만 도전형만 반대 도전형이 된다. 즉 모스 트랜지스터가 p채널형일 경우 반도체기판(102)은 n형 도전형을 가지며, 반도체기판(102)이 p형 도전형을 갖는 경우에는 반도체기판(102) 내에 n형 웰영역이 배치된다.
본 예에서 활성층(110)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 예에서 사각형 외의 다른 형태의 평면 구조를 가질 수도 있다. 활성층(110)의 상부표면은 수평면에 나란한 플래너(planar) 형태를 갖는다. 소자분리층(122)은 트랜치 소자분리층으로서, 소자분리영역(120)에서 반도체기판(102)을 일정 깊이 제거한 트랜치 내부를 소자분리 절연층으로 매립시킨 구조를 갖는다. 비록 도면에 나타내지는 않았지만, 소자분리층(122)과 활성층(110)은 단차를 가질 수 있으며, 특히 소자분리층(122)과 활성층(110)의 경계 부분에서의 프로파일은 제조 프로세스 과정을 통해 모스 트랜지스터마다 불균일한 형태로 형성될 수 있다.
활성층(110) 표면 위에는 게이트절연층패턴(132) 및 게이트전극패턴(130)이 순차적으로 배치된다. 일 예에서 게이트절연층패턴(132)은 옥사이드(oxide)층으로 이루어지지만, 다른 절연성 물질층으로 이루어질 수도 있다. 일 예에서 게이트전극패턴(130)은 도핑된 폴리실리콘(doped polysilicon)층으로 이루어지지만, 다른 도전성 물질층으로 이루어질 수도 있다. 게이트전극패턴(130)은 활성층(110) 내에 배치되고, 소자분리층(122)이 배치되는 소자분리영역(120)과는 중첩되지 않는다. 본 예에서 게이트전극패턴(130)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 형태의 평면 구조를 가질 수도 있다. 게이트전극패턴(130)은 수평면을 따라 활성층(110)의 플래너한 표면과 동일하게 플래너한 구조를 갖는다. 게이트전극패턴(130)과 중첩되는 활성층(110) 표면 영역은 채널영역(104)이 된다. 채널영역(104)은 게이트전극패턴(130)에 문턱전압보다 높은 턴온 전압이 인가될 때 도전형이 반전되어 캐리어(전자)의 이동 경로로 작용할 수 있다. 일 예에서 게이트전극패턴(130)은 제1 방향으로의 길이보다 제2 방향으로의 길이가 더 길다. 제1 방향으로의 게이트전극패턴(130)의 길이는 채널영역(104)의 길이가 되고, 제2 방향으로의 게이트전극패턴(130)의 길이는 채널영역(104)의 폭이 된다.
게이트전극패턴(130)의 제1 방향으로의 일 측면과 소자분리영역(120) 사이의 활성층(110) 상부에는 n+형의 드레인영역(141)이 배치된다. 게이트전극패턴(130)의 제1 방향으로의 반대 측면과 소자분리영역(120) 사이의 활성층(110) 상부에는 n+형 소스영역(142)이 배치된다. 게이트전극패턴(130)의 제2 방향으로의 일 측면과 소자분리영역(120) 사이의 활성층(110) 상부에는 p형의 제1 차단영역(151)이 배치된다. 게이트전극패턴(130)의 제2 방향으로의 반대 측면과 소자분리영역(120) 사이의 활성층(110) 상부에는 p형의 제2 차단영역(152)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(151) 및 p형의 제2 차단영역(152)이 n+형 드레인영역(141)과 n+형 소스영역(142) 사이에 배치됨에 따라, n+형 드레인영역(141)과 n+형 소스영역(142) 사이의 캐리어(전자) 이동은, 반전된 채널영역(104)을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(141) 위에는 드레인컨택(161)이 배치되고, n+형 소스영역(142) 위에는 소스컨택(162)이 배치된다. 드레인컨택(161) 및 소스컨택(162)은 각각 n+형 드레인영역(141) 및 n+형 소스영역(142)에 바이어스 전압을 인가하기 위한 것으로서, 일 예에서 금속층으로 이루어질 수 있다.
p형의 제1 차단영역(151) 및 제2 차단영역(152)에 바이어스가 인가되지 않는 플로팅 상태에서 모스 트랜지스터(100)가 동작하게 되는 경우, p형의 제1 차단영역(151) 및 제2 차단영역(152)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(151) 및 제2 차단영역(152)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(151) 및 제2 차단영역(152)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(151) 위에는 제1 컨택(163)이 배치되고, p형의 제2 차단영역(152) 위에는 제2 컨택(164)이 배치된다. 일 예에서 제1 컨택(163) 및 제2 컨택(164)은 금속층으로 이루어질 수 있다. 제1 컨택(163) 및 제2 컨택(164)을 통해 p형의 제1 차단영역(151) 및 p형의 제2 차단영역(152)에 인가되는 바이어스 크기는, n+형 드레인영역(141)에 인가되는 드레인전압 및 n+형 소스영역(142)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 소자 동작시 제1 차단영역(151) 및 p형의 제2 차단영역(152)과 n+형 드레인영역(141) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 제1 차단영역(151) 및 p형의 제2 차단영역(152)과 n+형 소스영역(142) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(163) 및 제2 컨택(164)을 통해 p형의 제1 차단영역(151) 및 p형의 제2 차단영역(152)에 인가되는 바이어스 크기는, n+형 드레인영역(141)에 인가되는 드레인전압 및 n+형 소스영역(142)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
도 4는 도 1의 선 I-I'를 따라 절단한 단면 구조의 다른 예를 나타내 보인 도면이다. 도 4에서 도 1 내지 도 3과 동일한 참조부호는 동일한 요소를 나타내며, 도 1의 선 II-II'를 따라 절단한 단면 구조는 도 3과 동일하다. 따라서 이하에서 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 본 예에 따른 모스 트랜지스터(200)에서 n+형 드레인영역(241) 및 n+형 소스영역(242)은 LDD(Lightly Doped Drain) 구조를 갖는다. 즉 n+형 드레인영역(241)은 상대적으로 얕은 깊이와 낮은 불순물 농도를 갖는 드레인연장(drain extension)영역(241a)과, 깊은 깊이와 높은 불순물 농도를 갖는 딥 드레인(deep drain)영역(241b)으로 이루어진다. 마찬가지로 n+형 소스영역(242)도 상대적으로 얕은 깊이와 낮은 불순물 농도를 갖는 소스연장(source extension)영역(242a)과, 깊은 깊이와 높은 불순물 농도를 갖는 딥 소스(deep source)영역(242b)으로 이루어진다. 드레인연장(drain extension)영역(241a) 및 소스연장(source extension)영역(242a)은 채널영역(104)에 인접한 위치에 배치된다. 비록 도면에 나타내지는 않았지만, LDD 구조의 n+형 드레인영역(241) 및 n+형 소스영역(242)을 형성하기 위하여, 게이트전극패턴(130)의 양 측벽에는 게이트스페이서층이 배치될 수 있다.
도 5는 도 1의 선 I-I'를 따라 절단한 단면 구조의 또 다른 예를 나타내 보인 도면이다. 도 5에서 도 1 내지 도 3과 동일한 참조부호는 동일한 요소를 나타내며, 도 1의 선 II-II'를 따라 절단한 단면 구조는 도 3과 동일하다. 따라서 이하에서 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 본 예에 따른 모스 트랜지스터(300)에서 n+형 드레인영역(141) 및 n+형 소스영역(142) 위에는 각각 제1 금속실리사이드층(341) 및 제2 금속실리사이드층(342)이 배치된다. 제1 금속실리사이드층(341)은 n+형 드레인영역(141)과 드레인컨택(161) 사이의 컨택저항을 감소시킨다. 마찬가지로 제2 금속실리사이드층(342)은 n+형 소스영역(142)과 소스컨택(162) 사이의 컨택저항을 감소시킨다. 그러나 본 예에서, 도 3에 나타낸 바와 같이, p형의 제1 차단영역(도 3의 151) 및 p형의 제2 차단영역(도 3의 152) 위에는 금속실리사이드층이 배치되지 않는다. 이는 p형의 제1 차단영역(도 3의 151) 및 p형의 제2 차단영역(도 3의 152) 위에 금속실리사이드층이 배치될 경우, n+형 드레인영역(141) 및 n+형 소스영역(142)이 금속실리사이드층을 통해 서로 도통될 수 있기 때문이다.
도 6은 일 예에 따른 모스 트랜지스터를 이용한 전자소자를 나타내 보인 회로도이다.
도 6을 참조하면, 본 예에 따른 전자소자는 연산증폭기(operational amplfier)를 포함한다. 구체적으로 전자소자(400)는, 입력 트랜지스터로서 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)를 포함한다. 또한 전자소자(400)는, 로드 트랜지스터로서 제3 모스 트랜지스터(M3) 및 제4 모스 트랜지스터(M4)를 포함한다. 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)는 n채널형이다. 제3 모스 트랜지스터(M3) 및 제4 모스 트랜지스터(M4)는 p채널형이다.
제1 모스 트랜지스터(M1)의 게이트단자는 제1 입력단자(IN1)에 연결된다. 일 예에서 제1 입력단자(IN1)은 연산증폭기의 비반전 입력단자(non-inverting input terminal)일 수 있다. 제2 모스 트랜지스터(M2)의 게이트단자는 제2 입력단자(IN2)에 연결된다. 일 예에서 제2 입력단자(IN2)는 연산증폭기의 반전 입력단자(inverting input terminal)일 수 있다. 제1 입력단자(IN1)를 통해 입력되는 제1 입력신호와 제2 입력단자(IN2)를 통해 입력되는 제2 입력신호를 같거나, 또는 다를 수도 있는데, 이는 전자소자(400)의 회로 기능에 따라 결정될 수 있다. 제1 모스 트랜지스터(M1)의 소스와 제2 모스 트랜지스터(M2)의 소스는 제5 모스 트랜지스터(M5)의 드레인에 연결된다. 제5 모스 트랜지스터(M5)의 소스는 그라운드 포텐셜(GND)에 연결된다. 제5 모스 트랜지스터(M5)는 바이어스전압(BIAS)이 인가됨에 따라 턴 온(turn on)되어 전자소자(400) 내의 전류의 크기가 일정해지도록 해준다.
제3 모스 트랜지스터(M3) 및 제4 모스 트랜지스터(M4)는 전류 미러(current mirror) 회로를 구성한다. 제3 모스 트랜지스터(M3)의 게이트는 제4 모스 트랜지스터(M4)의 게이트에 연결된다. 제3 모스 트랜지스터(M3)의 드레인은 제1 모스 트랜지스터(M1)의 드레인과 연결된다. 제4 모스 트랜지스터(M4)의 드레인은 제2 모스 트랜지스터(M2)의 드레인에 연결되며, 또한 제4 모스 트랜지스터(M4)의 게이트에도 연결된다. 제3 모스 트랜지스터(M3)의 소스 및 제4 모스 트랜지스터(M4)의 소스는 전원공급라인(Vdd)에 연결된다. 제4 모스 트랜지스터(M4)는 제2 모스 트랜지스터(M2)가 턴 온 됨에 따라 전원공급라인(Vdd)으로부터 인가되는 전압에 상응하는 구동 전류를 발생시키며, 이 구동전류가 제2 모스 트랜지스터(M2)로 흐르도록 한다. 또한 제3 모스 트랜지스터(M3)에 의해 구동 전류와 동일한 미러링 전류가 발생되고, 이 미러링 전류는 제1 모스 트랜지스터(M1)로 흐른다.
전자소자(400)의 출력회로는 제6 모스 트랜지스터(M6) 및 제7 모스 트랜지스터(M7)로 이루어진다. 제6 모스 트랜지스터(M6)는 n채널형이고 제7 모스 트랜지스터(M7)는 p채널형이다. 제6 모스 트랜지스터(M6)의 소스는 그라운드 포텐셜(GND)에 연결되고, 제7 모스 트랜지스터(M7)의 소스는 전원공급라인(Vdd)에 연결된다. 제6 모스 트랜지스터(M6)의 드레인은 제7 모스 트랜지스터(M7)의 드레인에 연결되고, 연결 포인트(connection point)는 전자소자(400)의 출력단자(OUT)에 연결된다. 제1 모스 트랜지스터(M1)의 드레인은 제7 모스 트랜지스터(M7)의 게이트에 연결된다. 또한 제1 모스 트랜지스터(M1)의 드레인은 주파수 보상을 위한 커패시터(C)를 통해 출력단자(OUT)에 연결된다. 제6 모스 트랜지스터(M6)의 게이트는 제5 모스 트랜지스터(M5)와 동일하게 바이어스전압(BIAS)을 인가받는다.
이와 같은 전자소자(400)에 있어서, 두 개의 입력신호를 각각 입력받는 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)의 특성, 예컨대 문턱전압 특성 또는 트랜스컨덕턴스 특성이 다르게 되면, 이 문턱전압 특성의 차이나 트랜스컨덕턴스 특성의 차이로 인해 옵셋(offset)이 발생된다. 특히 이와 같은 문턱전압 특성의 차이나 트랜스컨덕턴스 특성의 차이는 주로 소자분리영역과 활성층 사이의 경계 부분에서의 게이트전극패턴이 플래너한 구조를 갖지 못하기 때문에 발생한다. 이에 따라 제1 모스 트랜지스터(M1)의 게이트전극패턴 및 제2 모스 트랜지스터(M2)의 게이트전극패턴이 소자분리영역에 중첩되지 않도록 활성층 위에 배치시킴에 따라 두 모스 트랜지스터의 특성 차이를 최소화시킬 수 있다.
도 7은 도 6의 전자소자의 제1 및 제2 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 8 및 도 9는 각각 도 7의 선 III-III' 및 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 제1 모스 트랜지스터(M1)와 제2 모스 트랜지스터(M2)를 제2 방향을 따라 절단한 단면 구조는 동일하며, 이에 따라 도 9에 함께 표시하였다.
도 7 내지 도 9를 참조하면, 반도체기판(302)의 소자분리영역(320)에 배치되는 소자분리층(322)에 의해 활성층(310)이 한정된다. 소자분리영역(320)은 활성층(310)의 모든 외곽면을 둘러싸는 형태로 배치된다. 활성층(310) 내에는 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)가 배치된다. 본 예에 따른 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)는 n채널형이며, 이에 따라 반도체기판(302)은 p형 도전형을 갖는다. 반도체기판(302)은 n형 도전형을 가질 수도 있는데, 이 경우 반도체기판(302) 내에는 p형 웰영역이 배치되며, 활성층(310)은 p형 웰영역 내로 한정된다. 모스 트랜지스터가 p채널형일 경우에도 본 실시예는 동일하게 적용되며, 다만 도전형만 반대 도전형이 된다. 즉 모스 트랜지스터가 p채널형일 경우 반도체기판(302)은 n형 도전형을 가지며, 반도체기판(302)이 p형 도전형을 갖는 경우에는 반도체기판(302) 내에 n형 웰영역이 배치된다.
본 예에서 활성층(310)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 예에서 사각형 외의 다른 형태의 평면 구조를 가질 수도 있다. 활성층(310)의 상부표면은 수평면에 나란한 플래너(planar) 형태를 갖는다. 소자분리층(322)은 트랜치 소자분리층으로서, 소자분리영역(320)에서 반도체기판(302)을 일정 깊이 제거한 트랜치 내부를 소자분리 절연층으로 매립시킨 구조를 갖는다. 비록 도면에 나타내지는 않았지만, 소자분리층(322)과 활성층(310)은 단차를 가질 수 있으며, 특히 소자분리층(322)과 활성층(310)의 경계 부분에서의 프로파일은 제조 프로세스 과정을 통해 모스 트랜지스터마다 불균일한 형태로 형성될 수 있다.
제1 모스 트랜지스터(M1)는, 활성층(310) 표면 위에서 순차적으로 배치되는 게이트절연층패턴(432) 및 게이트전극패턴(430)을 포함한다. 일 예에서 게이트절연층패턴(432)은 옥사이드(oxide)층으로 이루어지지만, 다른 절연성 물질층으로 이루어질 수도 있다. 일 예에서 게이트전극패턴(430)은 도핑된 폴리실리콘(doped polysilicon)층으로 이루어지지만, 다른 도전성 물질층으로 이루어질 수도 있다. 게이트전극패턴(430)은 소자분리층(322)이 배치되는 소자분리영역(320)과 중첩되지 않도록 배치된다. 본 예에서 게이트전극패턴(430)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 형태의 평면 구조를 가질 수도 있다. 게이트전극패턴(430)은 수평면을 따라 활성층(310)의 플래너한 표면과 동일하게 플래너한 구조를 갖는다. 게이트전극패턴(430)과 중첩되는 활성층(310) 표면 영역은 채널영역(404)이 된다. 채널영역(404)은 게이트전극패턴(430)에 문턱전압보다 높은 턴온 전압이 인가될 때 도전형이 반전되어 캐리어(전자)의 이동 경로로 작용할 수 있다. 일 예에서 게이트전극패턴(430)은 제1 방향으로의 길이보다 제2 방향으로의 길이가 더 길다. 제1 방향으로의 게이트전극패턴(430)의 길이는 채널영역(404)의 길이가 되고, 제2 방향으로의 게이트전극패턴(430)의 길이는 채널영역(404)의 폭이 된다.
게이트전극패턴(430)의 제1 방향으로의 일 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 n+형의 드레인영역(441)이 배치된다. 게이트전극패턴(430)의 제1 방향으로의 반대 측면과 제2 모스 트랜지스터(M2)의 게이트전극패턴(530)의 일 측면 사이의 활성층(310) 상부에는 n+형 소스영역(442)이 배치된다. 이 n+형 소스영역(442)은 제2 모스 트랜지스터(M2)의 n+형 소스영역(542)으로도 기능한다. 즉 도 6을 참조하여 설명한 바와 같이, 제1 모스 트랜지스터(M1)의 소스단자와 제2 모스 트랜지스터(M2)의 소스단자는 서로 연결되며, 이에 따라 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)는 n+형 소스영역(442, 542)을 서로 공유한다. 게이트전극패턴(430)의 제2 방향으로의 일 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 p형의 제1 차단영역(451)이 배치된다. 게이트전극패턴(430)의 제2 방향으로의 반대 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 p형의 제2 차단영역(452)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(451) 및 p형의 제2 차단영역(452)이 n+형 드레인영역(441)과 n+형 소스영역(442) 사이에 배치됨에 따라, n+형 드레인영역(441)과 n+형 소스영역(442) 사이의 캐리어(전자) 이동은, 반전된 채널영역(404)을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(441) 위에는 드레인컨택(461)이 배치되고, n+형 소스영역(442) 위에는 소스컨택(462)이 배치된다. 드레인컨택(461) 및 소스컨택(462)은 각각 n+형 드레인영역(441) 및 n+형 소스영역(442)에 바이어스 전압을 인가하기 위한 것으로서, 일 예에서 금속층으로 이루어질 수 있다.
p형의 제1 차단영역(451) 및 제2 차단영역(452)에 바이어스가 인가되지 않는 플로팅 상태에서 제1 모스 트랜지스터(M1)가 동작하게 되는 경우, p형의 제1 차단영역(451) 및 제2 차단영역(452)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(451) 및 제2 차단영역(452)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(451) 및 제2 차단영역(452)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(451) 위에는 제1 컨택(463)이 배치되고, p형의 제2 차단영역(452) 위에는 제2 컨택(464)이 배치된다. 일 예에서 제1 컨택(463) 및 제2 컨택(464)은 금속층으로 이루어질 수 있다. 제1 컨택(463) 및 제2 컨택(464)을 통해 p형의 제1 차단영역(451) 및 p형의 제2 차단영역(452)에 인가되는 바이어스 크기는, n+형 드레인영역(441)에 인가되는 드레인전압 및 n+형 소스영역(442)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제1 모스 트랜지스터(M1)의 동작시 p형의 제1 차단영역(451) 및 p형의 제2 차단영역(452)과 n+형 드레인영역(441) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(451) 및 p형의 제2 차단영역(452)과 n+형 소스영역(442) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(463) 및 제2 컨택(464)을 통해 p형의 제1 차단영역(451) 및 p형의 제2 차단영역(452)에 인가되는 바이어스 크기는, n+형 드레인영역(441)에 인가되는 드레인전압 및 n+형 소스영역(442)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
제2 모스 트랜지스터(M2)는, 활성층(310) 표면 위에서 순차적으로 배치되는 게이트절연층패턴(532) 및 게이트전극패턴(530)을 포함한다. 일 예에서 게이트절연층패턴(532)은 옥사이드(oxide)층으로 이루어지지만, 다른 절연성 물질층으로 이루어질 수도 있다. 일 예에서 게이트전극패턴(530)은 도핑된 폴리실리콘(doped polysilicon)층으로 이루어지지만, 다른 도전성 물질층으로 이루어질 수도 있다. 게이트전극패턴(530)은 소자분리층(322)이 배치되는 소자분리영역(320)과 중첩되지 않도록 배치된다. 본 예에서 게이트전극패턴(530)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 형태의 평면 구조를 가질 수도 있다. 게이트전극패턴(530)은 수평면을 따라 활성층(310)의 플래너한 표면과 동일하게 플래너한 구조를 갖는다. 게이트전극패턴(530)과 중첩되는 활성층(310) 표면 영역은 채널영역(504)이 된다. 채널영역(504)은 게이트전극패턴(530)에 문턱전압보다 높은 턴온 전압이 인가될 때 도전형이 반전되어 캐리어(전자)의 이동 경로로 작용할 수 있다. 일 예에서 게이트전극패턴(530)은 제1 방향으로의 길이보다 제2 방향으로의 길이가 더 길다. 제1 방향으로의 게이트전극패턴(530)의 길이는 채널영역(504)의 길이가 되고, 제2 방향으로의 게이트전극패턴(530)의 길이는 채널영역(504)의 폭이 된다.
게이트전극패턴(530)의 제1 방향으로의 일 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 n+형의 드레인영역(541)이 배치된다. 게이트전극패턴(530)의 제1 방향으로의 반대 측면과 제1 모스 트랜지스터(M1)의 게이트전극패턴(430)의 일 측면 사이의 활성층(310) 상부에는 n+형 소스영역(542)이 배치된다. 위에서 설명한 바와 같이, 이 n+형 소스영역(542)은 제1 모스 트랜지스터(M1)의 n+형 소스영역(442)으로도 기능한다. 게이트전극패턴(530)의 제2 방향으로의 일 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 p형의 제1 차단영역(551)이 배치된다. 게이트전극패턴(530)의 제2 방향으로의 반대 측면과 소자분리영역(320) 사이의 활성층(310) 상부에는 p형의 제2 차단영역(552)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(551) 및 p형의 제2 차단영역(552)이 n+형 드레인영역(541)과 n+형 소스영역(542) 사이에 배치됨에 따라, n+형 드레인영역(541)과 n+형 소스영역(542) 사이의 캐리어(전자) 이동은, 반전된 채널영역(504)을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(541) 위에는 드레인컨택(561)이 배치되고, n+형 소스영역(542) 위에는 소스컨택(562)이 배치된다. 드레인컨택(561) 및 소스컨택(562)은 각각 n+형 드레인영역(541) 및 n+형 소스영역(542)에 바이어스 전압을 인가하기 위한 것으로서, 일 예에서 금속층으로 이루어질 수 있다.
p형의 제1 차단영역(551) 및 제2 차단영역(552)에 바이어스가 인가되지 않는 플로팅 상태에서 제2 모스 트랜지스터(M2)가 동작하게 되는 경우, p형의 제1 차단영역(551) 및 제2 차단영역(552)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(551) 및 제2 차단영역(552)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(551) 및 제2 차단영역(552)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(551) 위에는 제1 컨택(563)이 배치되고, p형의 제2 차단영역(552) 위에는 제2 컨택(564)이 배치된다. 일 예에서 제1 컨택(563) 및 제2 컨택(564)은 금속층으로 이루어질 수 있다. 제1 컨택(563) 및 제2 컨택(564)을 통해 p형의 제1 차단영역(551) 및 p형의 제2 차단영역(552)에 인가되는 바이어스 크기는, n+형 드레인영역(541)에 인가되는 드레인전압 및 n+형 소스영역(542)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제2 모스 트랜지스터(M2)의 동작시 p형의 제1 차단영역(551) 및 p형의 제2 차단영역(552)과 n+형 드레인영역(541) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(551) 및 p형의 제2 차단영역(552)과 n+형 소스영역(542) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(563) 및 제2 컨택(564)을 통해 p형의 제1 차단영역(551) 및 p형의 제2 차단영역(552)에 인가되는 바이어스 크기는, n+형 드레인영역(541)에 인가되는 드레인전압 및 n+형 소스영역(542)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
도 10은 도 6의 전자소자의 제1 내지 제4 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다. 본 예에서 제1 내지 제4 모스 트랜지스터(M1, M2, M3, M4)는 모두 게이트전극패턴이 소자분리영역에 중첩되지 않도록 활성층 위에 배치되는 레이아웃 구조를 갖는다. 도 10을 참조하면, 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)가 배치되는 제1 활성층(611)과, 제3 모스 트랜지스터(M3) 및 제4 모스 트랜지스터(M4)가 배치되는 제2 활성층(612)가 제2 방향을 따라 상호 이격되도록 배치된다. 제1 활성층(611) 및 제2 활성층(612) 모두 소자분리영역(620)에 배치되는 소자분리층(622)에 의해 한정된다. 소자분리영역(620)은 제1 활성층(611) 및 제2 활성층(612)의 모든 외곽면을 둘러싸는 형태로 배치된다. 비록 도면에 나타내지는 않았지만, 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)는 n채널형이므로 제1 활성층(611)은 p형의 도전형을 가지며, 제3 모스 트랜지스터(M3) 및 제4 모스 트랜지스터(M4)는 p채널형이므로 제2 활성층(612)은 n형의 도전형을 갖는다.
본 예에서 제1 활성층(611) 및 제2 활성층(612)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 예에서 사각형 외의 다른 형태의 평면 구조를 가질 수도 있다. 제1 활성층(611)의 상부표면과 제2 활성층(612)의 상부 표면은 수평면에 나란한 플래너 형태를 갖는다. 소자분리층(622)은 트랜치 소자분리층으로서, 비록 도면에 표시되지는 않았지만, 소자분리층(622)과, 제1 활성층(611) 및 제2 활성층(612)은 단차를 가질 수 있으며, 특히 소자분리층(622)과, 제1 활성층(611) 및 제2 활성층(612)의 경계 부분에서의 프로파일은 제조 프로세스 과정을 통해 각 모스 트랜지스터마다 불균일하게 형성될 수 있다.
제1 활성층(611) 내에 배치되는 제1 모스 트랜지스터(M1)는, 게이트전극패턴(730-1)과, n+형 드레인영역(731-1)과, n+형 소스영역(732-1)과, 그리고 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)을 포함한다. 게이트전극패턴(730-1)은 소자분리층(622)이 배치되는 소자분리영역(620)과 중첩되지 않도록 제1 활성층(611) 내에 배치된다. 도면에 표시되지는 않지만, 제1 활성층(611)과 게이트전극패턴(730-1) 사이에는 게이트절연층패턴이 배치된다. n+형 드레인영역(731-1)은, 게이트전극패턴(730-1)의 제1 방향으로의 일 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에 배치된다. n+형 소스영역(732-1)은 제1 방향으로의 반대 측면과 제2 모스 트랜지스터(M2)의 게이트전극패턴(730-2)의 일 측면 사이의 제1 활성층(611) 상부에 배치된다. 도 6을 참조하여 설명한 바와 같이, 제1 모스 트랜지스터(M1)의 소스단자와 제2 모스 트랜지스터(M2)의 소스단자는 서로 연결되며, 이에 따라 제1 모스 트랜지스터(M1)의 n+형 소스영역(732-1)은 제2 모스 트랜지스터(M2)와 공유하며, 따라서 제2 모스 트랜지스터(M2)의 n+형 소스영역(732-2)으로 기능한다.
게이트전극패턴(730-1)의 제2 방향으로의 일 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에는 p형의 제1 차단영역(751-1)이 배치된다. 게이트전극패턴(730-1)의 제2 방향으로의 반대 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에는 p형의 제2 차단영역(752-1)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)이 n+형 드레인영역(741-1)과 n+형 소스영역(742-1) 사이에 배치됨에 따라, n+형 드레인영역(741-1)과 n+형 소스영역(742-1) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(741-1) 위에는 드레인컨택(761-1)이 배치되고, n+형 소스영역(742-1) 위에는 소스컨택(762-1)이 배치된다.
p형의 제1 차단영역(751-1) 및 제2 차단영역(752-1)에 바이어스가 인가되지 않는 플로팅 상태에서 제1 모스 트랜지스터(M1)가 동작하게 되는 경우, p형의 제1 차단영역(751-1) 및 제2 차단영역(752-1)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(751-1) 및 제2 차단영역(752-1)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(751-1) 및 제2 차단영역(752-1)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(751-1) 위에는 제1 컨택(763-1)이 배치되고, p형의 제2 차단영역(752-1) 위에는 제2 컨택(764-1)이 배치된다. 일 예에서 제1 컨택(763-1) 및 제2 컨택(764-1)은 금속층으로 이루어질 수 있다. 제1 컨택(763-1) 및 제2 컨택(764-1)을 통해 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)에 인가되는 바이어스 크기는, n+형 드레인영역(741-1)에 인가되는 드레인전압 및 n+형 소스영역(742-1)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제1 모스 트랜지스터(M1)의 동작시 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)과 n+형 드레인영역(741-1) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)과 n+형 소스영역(742-1) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(763-1) 및 제2 컨택(764-1)을 통해 p형의 제1 차단영역(751-1) 및 p형의 제2 차단영역(752-1)에 인가되는 바이어스 크기는, n+형 드레인영역(741-1)에 인가되는 드레인전압 및 n+형 소스영역(742-1)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
제1 활성층(611) 내에 배치되는 제2 모스 트랜지스터(M2)는, 게이트전극패턴(730-2)과, n+형 드레인영역(731-2)과, n+형 소스영역(732-2)과, 그리고 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)을 포함한다. 게이트전극패턴(730-2)은 소자분리층(622)이 배치되는 소자분리영역(620)과 중첩되지 않도록 제1 활성층(611) 내에 배치되며, 제1 모스 트랜지스터(M1)의 게이트전극패턴(730-1)과는 제1 방향을 따라 일정 간격 이격된다. 도면에 표시되지는 않지만, 제1 활성층(611)과 게이트전극패턴(730-2) 사이에는 게이트절연층패턴이 배치된다. n+형 드레인영역(731-2)은, 게이트전극패턴(730-2)의 제1 방향으로의 일 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에 배치된다. n+형 소스영역(732-2)은 제1 방향으로의 반대 측면과 제1 모스 트랜지스터(M1)의 게이트전극패턴(730-1)의 일 측면 사이의 제1 활성층(611) 상부에 배치된다.
게이트전극패턴(730-2)의 제2 방향으로의 일 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에는 p형의 제1 차단영역(751-2)이 배치된다. 게이트전극패턴(730-2)의 제2 방향으로의 반대 측면과 소자분리영역(620) 사이의 제1 활성층(611) 상부에는 p형의 제2 차단영역(752-2)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)이 n+형 드레인영역(741-2)과 n+형 소스영역(742-2) 사이에 배치됨에 따라, n+형 드레인영역(741-2)과 n+형 소스영역(742-2) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(741-2) 위에는 드레인컨택(761-2)이 배치되고, n+형 소스영역(742-2) 위에는 소스컨택(762-2)이 배치된다.
p형의 제1 차단영역(751-2) 및 제2 차단영역(752-2)에 바이어스가 인가되지 않는 플로팅 상태에서 제2 모스 트랜지스터(M2)가 동작하게 되는 경우, p형의 제1 차단영역(751-2) 및 제2 차단영역(752-2)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(751-2) 및 제2 차단영역(752-2)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(751-2) 및 제2 차단영역(752-2)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(751-2) 위에는 제1 컨택(763-2)이 배치되고, p형의 제2 차단영역(752-2) 위에는 제2 컨택(764-2)이 배치된다. 일 예에서 제1 컨택(763-2) 및 제2 컨택(764-2)은 금속층으로 이루어질 수 있다. 제1 컨택(763-2) 및 제2 컨택(764-2)을 통해 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)에 인가되는 바이어스 크기는, n+형 드레인영역(741-2)에 인가되는 드레인전압 및 n+형 소스영역(742-2)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제2 모스 트랜지스터(M2)의 동작시 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)과 n+형 드레인영역(741-2) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)과 n+형 소스영역(742-2) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(763-2) 및 제2 컨택(764-2)을 통해 p형의 제1 차단영역(751-2) 및 p형의 제2 차단영역(752-2)에 인가되는 바이어스 크기는, n+형 드레인영역(741-2)에 인가되는 드레인전압 및 n+형 소스영역(742-2)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
제2 활성층(612) 내에 배치되는 제3 모스 트랜지스터(M3)는, 게이트전극패턴(730-3)과, p+형 드레인영역(731-3)과, p+형 소스영역(732-3)과, 그리고 n형의 제1 차단영역(751-3) 및 n형의 제2 차단영역(752-3)을 포함한다. 게이트전극패턴(730-3)은 소자분리층(622)이 배치되는 소자분리영역(620)과 중첩되지 않도록 제2 활성층(612) 내에 배치된다. 도면에 표시되지는 않지만, 제2 활성층(612)과 게이트전극패턴(730-3) 사이에는 게이트절연층패턴이 배치된다. p+형 드레인영역(731-3)은, 게이트전극패턴(730-3)의 제1 방향으로의 일 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에 배치된다. p+형 소스영역(732-3)은 제1 방향으로의 반대 측면과 제4 모스 트랜지스터(M4)의 게이트전극패턴(730-4)의 일 측면 사이의 제2 활성층(612) 상부에 배치된다. 도 6을 참조하여 설명한 바와 같이, 제3 모스 트랜지스터(M3)의 소스단자와 제4 모스 트랜지스터(M4)의 소스단자는 서로 연결되며, 이에 따라 제3 모스 트랜지스터(M3)의 p+형 소스영역(732-3)은 제4 모스 트랜지스터(M4)와 공유하며, 따라서 제4 모스 트랜지스터(M4)의 p+형 소스영역(732-4)으로 기능한다.
게이트전극패턴(730-3)의 제2 방향으로의 일 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에는 n형의 제1 차단영역(751-3)이 배치된다. 게이트전극패턴(730-3)의 제2 방향으로의 반대 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에는 n형의 제2 차단영역(752-3)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 n형의 제1 차단영역(751-3) 및 p형의 제2 차단영역(752-3)이 p+형 드레인영역(741-3)과 p+형 소스영역(742-3) 사이에 배치됨에 따라, p+형 드레인영역(741-3)과 p+형 소스영역(742-3) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. p+형 드레인영역(741-3) 위에는 드레인컨택(761-3)이 배치되고, p+형 소스영역(742-3) 위에는 소스컨택(762-3)이 배치된다. 도 6을 참조하여 설명한 바와 같이, 제3 모스 트랜지스터(M3)의 드레인단자는 제1 모스 트랜지스터(M1)의 드레인단자와 연결된다. 따라서 비록 도면에 나타내지는 않았지만, 제1 모스 트랜지스터(M1)의 드레인컨택(761-3)은 제1 모스 트랜지스터(M1)의 드레인컨택(761-1)와 배선을 통해 전기적으로 상호 연결된다.
n형의 제1 차단영역(751-3) 및 제2 차단영역(752-3)에 바이어스가 인가되지 않는 플로팅 상태에서 제1 모스 트랜지스터(M1)가 동작하게 되는 경우, n형의 제1 차단영역(751-3) 및 제2 차단영역(752-3)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 n형의 제1 차단영역(751-3) 및 제2 차단영역(752-3)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(751-3) 및 제2 차단영역(752-3)에 각각 바이어스 전압을 인가하기 위해, n형의 제1 차단영역(751-3) 위에는 제1 컨택(763-3)이 배치되고, n형의 제2 차단영역(752-3) 위에는 제2 컨택(764-3)이 배치된다. 일 예에서 제1 컨택(763-3) 및 제2 컨택(764-3)은 금속층으로 이루어질 수 있다. 제1 컨택(763-3) 및 제2 컨택(764-3)을 통해 n형의 제1 차단영역(751-3) 및 n형의 제2 차단영역(752-3)에 인가되는 바이어스 크기는, p+형 드레인영역(741-3)에 인가되는 드레인전압 및 p+형 소스영역(742-3)에 인가되는 소스전압 중 큰 전압보다 더 큰 크기로 설정한다. 이에 따라 제3 모스 트랜지스터(M3)의 동작시 n형의 제1 차단영역(751-3) 및 n형의 제2 차단영역(752-3)과 p+형 드레인영역(741-3) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 n형의 제1 차단영역(751-3) 및 n형의 제2 차단영역(752-3)과 p+형 소스영역(742-3) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(763-3) 및 제2 컨택(764-3)을 통해 n형의 제1 차단영역(751-3) 및 n형의 제2 차단영역(752-3)에 인가되는 바이어스 크기는, p+형 드레인영역(741-3)에 인가되는 드레인전압 및 p+형 소스영역(742-3)에 인가되는 소스전압 중 큰 전압과 같은 크기로 설정할 수도 있다.
제2 활성층(612) 내에 배치되는 제4 모스 트랜지스터(M4)는, 게이트전극패턴(730-4)과, p+형 드레인영역(731-4)과, p+형 소스영역(732-4)과, 그리고 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)을 포함한다. 게이트전극패턴(730-4)은 소자분리층(622)이 배치되는 소자분리영역(620)과 중첩되지 않도록 제2 활성층(612) 내에 배치되며, 제3 모스 트랜지스터(M3)의 게이트전극패턴(730-3)과는 제1 방향을 따라 일정 간격 이격된다. 도면에 표시되지는 않지만, 제2 활성층(612)과 게이트전극패턴(730-4) 사이에는 게이트절연층패턴이 배치된다. p+형 드레인영역(731-4)은, 게이트전극패턴(730-4)의 제1 방향으로의 일 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에 배치된다. p+형 소스영역(732-4)은 제1 방향으로의 반대 측면과 제3 모스 트랜지스터(M3)의 게이트전극패턴(730-3)의 일 측면 사이의 제2 활성층(612) 상부에 배치된다.
게이트전극패턴(730-4)의 제2 방향으로의 일 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에는 n형의 제1 차단영역(751-4)이 배치된다. 게이트전극패턴(730-4)의 제2 방향으로의 반대 측면과 소자분리영역(620) 사이의 제2 활성층(612) 상부에는 n형의 제2 차단영역(752-4)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)이 p+형 드레인영역(741-4)과 p+형 소스영역(742-4) 사이에 배치됨에 따라, p+형 드레인영역(741-4)과 p+형 소스영역(742-4) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. p+형 드레인영역(741-4) 위에는 드레인컨택(761-4)이 배치되고, p+형 소스영역(742-4) 위에는 소스컨택(762-4)이 배치된다. 도 6을 참조하여 설명한 바와 같이, 제4 모스 트랜지스터(M4)의 드레인단자는 제2 모스 트랜지스터(M2)의 드레인단자와 연결된다. 따라서 비록 도면에 나타내지는 않았지만, 제4 모스 트랜지스터(M4)의 드레인컨택(761-4)은 제2 모스 트랜지스터(M2)의 드레인컨택(761-2)와 배선을 통해 전기적으로 상호 연결된다.
n형의 제1 차단영역(751-4) 및 제2 차단영역(752-4)에 바이어스가 인가되지 않는 플로팅 상태에서 제4 모스 트랜지스터(M4)가 동작하게 되는 경우, n형의 제1 차단영역(751-4) 및 제2 차단영역(752-4)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 n형의 제1 차단영역(751-4) 및 제2 차단영역(752-4)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(751-4) 및 제2 차단영역(752-4)에 각각 바이어스 전압을 인가하기 위해, n형의 제1 차단영역(751-4) 위에는 제1 컨택(763-4)이 배치되고, n형의 제2 차단영역(752-4) 위에는 제2 컨택(764-4)이 배치된다. 일 예에서 제1 컨택(763-4) 및 제2 컨택(764-4)은 금속층으로 이루어질 수 있다. 제1 컨택(763-4) 및 제2 컨택(764-4)을 통해 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)에 인가되는 바이어스 크기는, p+형 드레인영역(741-4)에 인가되는 드레인전압 및 p+형 소스영역(742-4)에 인가되는 소스전압 중 큰 전압보다 더 큰 크기로 설정한다. 이에 따라 제4 모스 트랜지스터(M4)의 동작시 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)과 p+형 드레인영역(741-4) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)과 p+형 소스영역(742-4) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(763-4) 및 제2 컨택(764-4)을 통해 n형의 제1 차단영역(751-4) 및 n형의 제2 차단영역(752-4)에 인가되는 바이어스 크기는, p+형 드레인영역(741-4)에 인가되는 드레인전압 및 p+형 소스영역(742-4)에 인가되는 소스전압 중 큰 전압과 같은 크기로 설정할 수도 있다.
도 11은 다른 예에 따른 모스 트랜지스터를 이용한 전자소자를 나타내 보인 회로도이다. 본 예에 따른 전자소자는 도 6을 참조하여 설명한 전자소자와 그 회로구성이 실질적으로 동일하다. 따라서 도 6을 참조하여 설명한 내용에 대해서는 생략하기로 한다. 본 예에 따른 전자소자(500)에서 입력 트랜지스터로 사용되는 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)는, 각각 2개의 모스 트랜지스터들을 포함한다. 구체적으로 제1 모스 트랜지스터(M1)은 제1 모스 트랜지스터(M1-1) 및 제1 모스 트랜지스터(M1-2)를 포함한다. 제1 모스 트랜지스터(M1-1) 및 제1 모스 트랜지스터(M1-2)는 n채널형이다. 제1 모스 트랜지스터(M1-1)의 게이트단자, 드레인단자, 및 소스단자는, 각각 제1 모스 트랜지스터(M1-2)의 게이트단자, 드레인단자, 및 소스단자에 연결되며, 이에 따라 제1 모스 트랜지스터(M1-1) 및 제1 모스 트랜지스터(M1-2)는 동기화가 이루어진 상태에서 동작한다. 마찬가지로 제2 모스 트랜지스터(M2)은 제2 모스 트랜지스터(M2-1) 및 제2 모스 트랜지스터(M2-2)를 포함한다. 제2 모스 트랜지스터(M2-1) 및 제2 모스 트랜지스터(M2-2)는 n채널형이다. 제2 모스 트랜지스터(M2-1)의 게이트단자, 드레인단자, 및 소스단자는, 각각 제2 모스 트랜지스터(M2-2)의 게이트단자, 드레인단자, 및 소스단자에 연결되며, 이에 따라 제2 모스 트랜지스터(M2-1) 및 제2 모스 트랜지스터(M2-2)는 동기화가 이루어진 상태에서 동작한다.
도 12는 도 11의 제1 및 제2 모스 트랜지스터의 평면 구조를 나타내 보인 레이아웃도이다. 본 예에서 제1 모스 트랜지스터(M1)를 구성하는 두 개의 제1 모스 트랜지스터(M1-1, M1-2)는 서로 다른 활성층 내에서 상호 대각되는 위치에 배치된다. 마찬가지로 제2 모스 트랜지스터(M2)를 구성하는 두 개의 제2 모스 트랜지스터(M2-1, M2-2)도 서로 다른 활성층 내에서 상호 대각되는 위치에 배치된다. 제1 모스 트랜지스터(M1-1)와 제2 모스 트랜지스터(M2-1)는 동일한 활성층 내에 배치된다. 마찬가지로 제1 모스 트랜지스터(M1-2)와 제2 모스 트랜지스터(M2-2)도 동일한 활성층 내에 배치된다. 이와 같이 제1 모스 트랜지스터(M1)를 구성하는 두 개의 제1 모스 트랜지스터(M1-1, M1-2)와, 제2 모스 트랜지스터(M2)를 구성하는 두 개의 제2 모스 트랜지스터(M2-1, M2-2)가 서로 대칭이 되도록 배치됨으로써 제1 모스 트랜지스터(M1) 및 제2 모스 트랜지스터(M2)의 미스매칭 특성이 개선된다.
도 12를 참조하여 구체적으로 설명하면, 제1 모스 트랜지스터(M1-1) 및 제2 모스 트랜지스터(M2-1)가 배치되는 제1 활성층(811)과, 제1 모스 트랜지스터(M1-2) 및 제2 모스 트랜지스터(M2-2)가 배치되는 제2 활성층(812)이 제2 방향을 따라 상호 이격되도록 배치된다. 제1 활성층(811) 및 제2 활성층(812) 모두 소자분리영역(820)에 배치되는 소자분리층(822)에 의해 한정된다. 소자분리영역(820)은 제1 활성층(811) 및 제2 활성층(812)의 모든 외곽면을 둘러싸는 형태로 배치된다. 비록 도면에 나타내지는 않았지만, 제1 활성층(811) 및 제2 활성층(812)은 p형의 도전형을 갖는다.
본 예에서 제1 활성층(811) 및 제2 활성층(812)은 사각형의 평면 구조를 갖지만, 이는 단지 일 예로서 다른 예에서 사각형 외의 다른 형태의 평면 구조를 가질 수도 있다. 제1 활성층(811)의 상부표면과 제2 활성층(812)의 상부 표면은 수평면에 나란한 플래너 형태를 갖는다. 소자분리층(822)은 트랜치 소자분리층으로서, 비록 도면에 표시되지는 않았지만, 소자분리층(822)과, 제1 활성층(811) 및 제2 활성층(812)은 단차를 가질 수 있으며, 특히 소자분리층(822)과, 제1 활성층(811) 및 제2 활성층(812)의 경계 부분에서의 프로파일은 제조 프로세스 과정을 통해 각 모스 트랜지스터마다 불균일하게 형성될 수 있다.
제1 활성층(811) 내에 배치되는 제1 모스 트랜지스터(M1-1)는, 게이트전극패턴(930-11)과, n+형 드레인영역(931-11)과, n+형 소스영역(932-11)과, 그리고 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)을 포함한다. 게이트전극패턴(930-11)은 소자분리층(822)이 배치되는 소자분리영역(820)과 중첩되지 않도록 제1 활성층(811) 내에 배치된다. 도면에 표시되지는 않지만, 제1 활성층(811)과 게이트전극패턴(930-11) 사이에는 게이트절연층패턴이 배치된다. 또한 게이트전극패턴(930-11)은 제2 활성층(812) 내에 배치되는 제1 모스 트랜지스터(M1-2)의 게이트전극패턴(930-12)과 배선을 통해 전기적으로 연결된다. n+형 드레인영역(931-11)은, 게이트전극패턴(130-11)의 제1 방향으로의 일 측면과 소자분리영역(820) 사이의 제1 활성층(811) 상부에 배치된다. n+형 소스영역(932-11)은 제1 방향으로의 반대 측면과 제2 모스 트랜지스터(M2-1)의 게이트전극패턴(930-21)의 일 측면 사이의 제1 활성층(811) 상부에 배치된다. 도 11을 참조하여 설명한 바와 같이, 제1 모스 트랜지스터(M1-1)의 소스단자와 제2 모스 트랜지스터(M2-1)의 소스단자는 서로 연결되며, 이에 따라 제1 모스 트랜지스터(M1-1)의 n+형 소스영역(932-11)은 제2 모스 트랜지스터(M2-1)와 공유하며, 따라서 제2 모스 트랜지스터(M2-1)의 n+형 소스영역(932-21)으로 기능한다.
게이트전극패턴(930-11)의 제2 방향으로의 일 측면의 제1 활성층(811) 상부에는 p형의 제1 차단영역(951-11)이 배치된다. 게이트전극패턴(930-11)의 제2 방향으로의 반대 측면과 소자분리영역(820) 사이의 제1 활성층(811) 상부에는 p형의 제2 차단영역(952-11)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)이 n+형 드레인영역(941-11)과 n+형 소스영역(942-11) 사이에 배치됨에 따라, n+형 드레인영역(941-11)과 n+형 소스영역(942-11) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(941-11) 위에는 드레인컨택(961-11)이 배치되고, n+형 소스영역(942-11) 위에는 소스컨택(962-11)이 배치된다. 비록 도면에 나타내지는 않았지만, 드레인컨택(961-11) 및 소스컨택(962-11)은, 제2 활성층(812) 내에 배치되는 제1 모스 트랜지스터(M1-2)의 드레인컨택(961-12) 및 소스컨택(962-12)과 각각 배선을 통해 전기적으로 연결된다.
p형의 제1 차단영역(951-11) 및 제2 차단영역(952-11)에 바이어스가 인가되지 않는 플로팅 상태에서 제1 모스 트랜지스터(M1-1)가 동작하게 되는 경우, p형의 제1 차단영역(951-11) 및 제2 차단영역(952-11)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(951-11) 및 제2 차단영역(952-11)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(951-11) 및 제2 차단영역(952-11)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(951-11) 위에는 제1 컨택(963-11)이 배치되고, p형의 제2 차단영역(952-11) 위에는 제2 컨택(964-11)이 배치된다. 일 예에서 제1 컨택(963-11) 및 제2 컨택(964-11)은 금속층으로 이루어질 수 있다. 제1 컨택(963-11) 및 제2 컨택(964-11)을 통해 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)에 인가되는 바이어스 크기는, n+형 드레인영역(941-11)에 인가되는 드레인전압 및 n+형 소스영역(942-11)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제1 모스 트랜지스터(M1-1)의 동작시 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)과 n+형 드레인영역(941-11) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)과 n+형 소스영역(942-11) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(963-11) 및 제2 컨택(964-11)을 통해 p형의 제1 차단영역(951-11) 및 p형의 제2 차단영역(952-11)에 인가되는 바이어스 크기는, n+형 드레인영역(941-11)에 인가되는 드레인전압 및 n+형 소스영역(942-11)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
제1 활성층(811) 내에 배치되는 제2 모스 트랜지스터(M2-1)는, 게이트전극패턴(930-21)과, n+형 드레인영역(931-21)과, n+형 소스영역(932-21)과, 그리고 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)을 포함한다. 게이트전극패턴(930-21)은 소자분리층(822)이 배치되는 소자분리영역(820)과 중첩되지 않도록 제1 활성층(811) 내에 배치되며, 제1 모스 트랜지스터(M1-1)의 게이트전극패턴(930-11)과는 제1 방향을 따라 일정 간격 이격된다. 도면에 표시되지는 않지만, 제1 활성층(811)과 게이트전극패턴(930-21) 사이에는 게이트절연층패턴이 배치된다. 또한 게이트전극패턴(930-21)은 제2 활성층(812) 내에 배치되는 제2 모스 트랜지스터(M2-2)의 게이트전극패턴(930-22)과 배선을 통해 전기적으로 연결된다. n+형 드레인영역(931-21)은, 게이트전극패턴(930-21)의 제1 방향으로의 일 측면과 소자분리영역(820) 사이의 제1 활성층(811) 상부에 배치된다. n+형 소스영역(932-21)은 제1 모스 트랜지스터(M1-1)의 n+ 소스영역(932-11)과 동일한 영역이다.
게이트전극패턴(930-21)의 제2 방향으로의 일 측면의 제1 활성층(811) 상부에는 p형의 제1 차단영역(951-21)이 배치된다. 게이트전극패턴(930-21)의 제2 방향으로의 반대 측면과 소자분리영역(820) 사이의 제1 활성층(811) 상부에는 p형의 제2 차단영역(952-21)이 배치된다. 이와 같이 제2 방향으로의 양 단부에서 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)이 n+형 드레인영역(941-21)과 n+형 소스영역(942-21) 사이에 배치됨에 따라, n+형 드레인영역(941-21)과 n+형 소스영역(942-21) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(941-21) 위에는 드레인컨택(961-21)이 배치되고, n+형 소스영역(942-21) 위에는 소스컨택(962-21)이 배치된다. 비록 도면에 나타내지는 않았지만, 드레인컨택(961-21) 및 소스컨택(962-21)은, 제2 활성층(812) 내에 배치되는 제2 모스 트랜지스터(M2-2)의 드레인컨택(961-22) 및 소스컨택(962-22)과 각각 배선을 통해 전기적으로 연결된다.
p형의 제1 차단영역(951-21) 및 제2 차단영역(952-21)에 바이어스가 인가되지 않는 플로팅 상태에서 제2 모스 트랜지스터(M2-1)가 동작하게 되는 경우, p형의 제1 차단영역(951-21) 및 제2 차단영역(952-21)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(951-21) 및 제2 차단영역(952-21)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(951-21) 및 제2 차단영역(952-21)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(951-21) 위에는 제1 컨택(963-21)이 배치되고, p형의 제2 차단영역(952-21) 위에는 제2 컨택(964-21)이 배치된다. 일 예에서 제1 컨택(963-21) 및 제2 컨택(964-21)은 금속층으로 이루어질 수 있다. 제1 컨택(963-21) 및 제2 컨택(964-21)을 통해 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)에 인가되는 바이어스 크기는, n+형 드레인영역(941-21)에 인가되는 드레인전압 및 n+형 소스영역(942-21)에 인가되는 소스전압 중 낮은 전압보다 더 낮은 크기로 설정한다. 이에 따라 제2 모스 트랜지스터(M2-1)의 동작시 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)과 n+형 드레인영역(941-21) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)과 n+형 소스영역(942-21) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(963-21) 및 제2 컨택(964-21)을 통해 p형의 제1 차단영역(951-21) 및 p형의 제2 차단영역(952-21)에 인가되는 바이어스 크기는, n+형 드레인영역(941-21)에 인가되는 드레인전압 및 n+형 소스영역(942-21)에 인가되는 소스전압 중 낮은 전압과 같은 크기로 설정할 수도 있다.
제2 활성층(812) 내에 배치되는 제2 모스 트랜지스터(M2-2)는 제1 활성층(811) 내의 제2 모스 트랜지스터(M2-1)과 대각이 되는 위치에 배치되며, 이에 따라 제1 활성층(811) 내의 제1 모스 트랜지스터(M1-1)과는 제2 방향을 따라 상호 대향되도록 배치된다. 제2 모스 트랜지스터(M2-2)는, 게이트전극패턴(930-22)과, n+형 드레인영역(931-22)과, n+형 소스영역(932-22)과, 그리고 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)을 포함한다. 게이트전극패턴(930-22)은 소자분리층(822)이 배치되는 소자분리영역(820)과 중첩되지 않도록 제2 활성층(812) 내에 배치된다. 도면에 표시되지는 않지만, 제2 활성층(812)과 게이트전극패턴(930-22) 사이에는 게이트절연층패턴이 배치된다. n+형 드레인영역(931-22)은, 게이트전극패턴(930-22)의 제1 방향으로의 일 측면과 소자분리영역(820) 사이의 제2 활성층(812) 상부에 배치된다. n+형 소스영역(932-22)은 제1 방향으로의 반대 측면과 제1 모스 트랜지스터(M1-2)의 게이트전극패턴(930-12)의 일 측면 사이의 제2 활성층(812) 상부에 배치된다. 도 11을 참조하여 설명한 바와 같이, 제2 모스 트랜지스터(M2-2)의 소스단자와 제1 모스 트랜지스터(M1-2)의 소스단자는 서로 연결되며, 이에 따라 제2 모스 트랜지스터(M2-2)의 n+형 소스영역(932-22)은 제1 모스 트랜지스터(M1-2)의 n+형 소스영역(932-12)과 동일한 영역이다.
게이트전극패턴(930-22)의 제2 방향으로의 일 측면과 소자분리영역(820) 사이의 제2 활성층(812) 상부에는 p형의 제1 차단영역(951-22)이 배치된다. 게이트전극패턴(930-22)의 제2 방향으로의 반대 측면의 제2 활성층(812) 상부에는 p형의 제2 차단영역(952-22)이 배치된다. 제2 차단영역(952-22)은 제1 모스 트랜지스터(M1-1)의 제1 차단영역(951-11)과 동일한 영역이다. 그러나 이는 단지 일 예일 뿐이며 다른 예에서 제1 모스 트랜지스터(M1-1)의 제1 차단영역(951-11)과 제2 모스 트래지스터(M2-2)의 제2 차단영역(952-22)은 서로 분리된 별개의 영역으로 배치될 수도 있다. 제2 방향으로의 양 단부에서 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)이 n+형 드레인영역(941-22)과 n+형 소스영역(942-22) 사이에 배치됨에 따라, n+형 드레인영역(941-22)과 n+형 소스영역(942-22) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(941-22) 위에는 드레인컨택(961-22)이 배치되고, n+형 소스영역(942-22) 위에는 소스컨택(962-22)이 배치된다.
p형의 제1 차단영역(951-22) 및 제2 차단영역(952-22)에 바이어스가 인가되지 않는 플로팅 상태에서 제2 모스 트랜지스터(M2-1)가 동작하게 되는 경우, p형의 제1 차단영역(951-22) 및 제2 차단영역(952-22)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(951-22) 및 제2 차단영역(952-22)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(951-22) 및 제2 차단영역(952-22)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(951-22) 위에는 제1 컨택(963-22)이 배치되고, p형의 제2 차단영역(952-22) 위에는 제2 컨택(964-22)이 배치된다. 일 예에서 제1 컨택(963-22) 및 제2 컨택(964-22)은 금속층으로 이루어질 수 있다. 제1 컨택(963-22) 및 제2 컨택(964-22)을 통해 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)에 인가되는 바이어스 크기는, n+형 드레인영역(941-22)에 인가되는 드레인전압 및 n+형 소스영역(942-22)에 인가되는 소스전압 중 작은 전압보다 더 작은 크기로 설정한다. 이에 따라 제2 모스 트랜지스터(M2-2)의 동작시 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)과 n+형 드레인영역(941-22) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)과 n+형 소스영역(942-22) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(963-22) 및 제2 컨택(964-22)을 통해 p형의 제1 차단영역(951-22) 및 p형의 제2 차단영역(952-22)에 인가되는 바이어스 크기는, n+형 드레인영역(941-22)에 인가되는 드레인전압 및 n+형 소스영역(942-22)에 인가되는 소스전압 중 작은 전압과 같은 크기로 설정할 수도 있다.
제2 활성층(812) 내에 배치되는 제1 모스 트랜지스터(M1-2)는 제1 활성층(811) 내의 제1 모스 트랜지스터(M1-1)과 대각이 되는 위치에 배치되며, 이에 따라 제1 활성층(811) 내의 제2 모스 트랜지스터(M2-1)과는 제2 방향을 따라 상호 대향되도록 배치된다. 제1 모스 트랜지스터(M1-2)는, 게이트전극패턴(930-12)과, n+형 드레인영역(931-12)과, n+형 소스영역(932-12)과, 그리고 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)을 포함한다. 게이트전극패턴(930-12)은 소자분리층(822)이 배치되는 소자분리영역(820)과 중첩되지 않도록 제2 활성층(812) 내에 배치된다. 도면에 표시되지는 않지만, 제2 활성층(812)과 게이트전극패턴(930-12) 사이에는 게이트절연층패턴이 배치된다. n+형 드레인영역(931-12)은, 게이트전극패턴(930-12)의 제1 방향으로의 일 측면과 소자분리영역(820) 사이의 제2 활성층(812) 상부에 배치된다. n+형 소스영역(932-12)은 제1 방향으로의 반대 측면과 제1 모스 트랜지스터(M1-2)의 게이트전극패턴(930-12)의 일 측면 사이의 제2 활성층(812) 상부에 배치된다. 도 11을 참조하여 설명한 바와 같이, 제1 모스 트랜지스터(M1-2)의 소스단자와 제2 모스 트랜지스터(M2-2)의 소스단자는 서로 연결되며, 이에 따라 제1 모스 트랜지스터(M1-2)의 n+형 소스영역(932-12)은 제2 모스 트랜지스터(M2-2)의 n+형 소스영역(932-22)과 동일한 영역이다.
게이트전극패턴(930-12)의 제2 방향으로의 일 측면과 소자분리영역(820) 사이의 제2 활성층(812) 상부에는 p형의 제1 차단영역(951-12)이 배치된다. 게이트전극패턴(930-12)의 제2 방향으로의 반대 측면의 제2 활성층(812) 상부에는 p형의 제2 차단영역(952-12)이 배치된다. 제2 차단영역(952-12)은 제2 모스 트랜지스터(M2-1)의 제1 차단영역(951-21)과 동일한 영역이다. 그러나 이는 단지 일 예일 뿐이며 다른 예에서 제1 모스 트랜지스터(M1-2)의 제1 차단영역(951-12)과 제2 모스 트래지스터(M2-1)의 제2 차단영역(952-21)은 서로 분리된 별개의 영역으로 배치될 수도 있다. 제2 방향으로의 양 단부에서 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)이 n+형 드레인영역(941-12)과 n+형 소스영역(942-12) 사이에 배치됨에 따라, n+형 드레인영역(941-12)과 n+형 소스영역(942-12) 사이의 캐리어(전자) 이동은, 반전된 채널영역을 통해서만 이루어지고, 그 외의 위치에서는 이루어지지 않는다. n+형 드레인영역(941-12) 위에는 드레인컨택(961-12)이 배치되고, n+형 소스영역(942-12) 위에는 소스컨택(962-12)이 배치된다.
p형의 제1 차단영역(951-12) 및 제2 차단영역(952-12)에 바이어스가 인가되지 않는 플로팅 상태에서 제1 모스 트랜지스터(M1-2)가 동작하게 되는 경우, p형의 제1 차단영역(951-12) 및 제2 차단영역(952-12)을 포함하는 기생성분에 의해 누설전류가 발생될 수 있다. 이에 따라 안정적인 동작을 위해서는 p형의 제1 차단영역(951-12) 및 제2 차단영역(952-12)에 일정 크기의 바이어스 전압이 인가되어야 한다. 제1 차단영역(951-12) 및 제2 차단영역(952-12)에 각각 바이어스 전압을 인가하기 위해, p형의 제1 차단영역(951-12) 위에는 제1 컨택(963-12)이 배치되고, p형의 제2 차단영역(952-12) 위에는 제2 컨택(964-12)이 배치된다. 일 예에서 제1 컨택(963-12) 및 제2 컨택(964-12)은 금속층으로 이루어질 수 있다. 제1 컨택(963-12) 및 제2 컨택(964-12)을 통해 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)에 인가되는 바이어스 크기는, n+형 드레인영역(941-12)에 인가되는 드레인전압 및 n+형 소스영역(942-12)에 인가되는 소스전압 중 작은 전압보다 더 작은 크기로 설정한다. 이에 따라 제1 모스 트랜지스터(M1-2)의 동작시 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)과 n+형 드레인영역(941-12) 사이의 접합에 역방향 바이어스가 인가되며, 마찬가지로 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)과 n+형 소스영역(942-12) 사이의 접합에도 역방향 바이어스가 인가된다. 경우에 따라서 제1 컨택(963-12) 및 제2 컨택(964-12)을 통해 p형의 제1 차단영역(951-12) 및 p형의 제2 차단영역(952-12)에 인가되는 바이어스 크기는, n+형 드레인영역(941-12)에 인가되는 드레인전압 및 n+형 소스영역(942-12)에 인가되는 소스전압 중 작은 전압과 같은 크기로 설정할 수도 있다.
도 13 내지 도 16은 일 예에 따른 모스 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 레이아웃도이다. 먼저 도 13에 나타낸 바와 같이, 활성층(110)을 한정하는 소자분리영역(120)에 소자분리층(122)을 형성한다. 소자분리영역(120)은 활성층(110)의 외주면을 모두 둘러싸도록 배치된다. 비록 본 예에서 하나의 활성층(110)만이 소자분리영역(120)에 의해 한정되지만, 도 10 또는 도 12를 참조하여 설명한 바와 같이 서로 다른 도전형을 갖거나, 동일한 도전형을 갖는 두 개의 활성층이 한정될 수 있으며, 경우에 따라서느느 3개 이상의 활성층들이 한정될 수도 있다. 일 예에서 소자분리층(122)은 트랜치 소자분리층으로 형성한다.
다음에 도 14에 나타낸 바와 같이, 활성층(110) 위에 게이트전극패턴(130)을 형성한다. 이때 게이트전극패턴(130)은 소자분리영역(120)의 소자분리층(122)과 중첩되지 않도록 활성층(110) 내에만 배치되도록 한다. 이에 따라 게이트전극패턴(130)의 양 측면과 상 하부면은 각각 소자분리층(122)과 일정 간격 이격된다. 비록 도면에 나타내지는 않았지만, 게이트전극패턴(130) 하부에는 게이트절연층패턴이 배치된다.
다음에 도 15에 나타낸 바와 같이, 게이트전극패턴(130)의 양 측면의 활성층(110) 노출부분에 대해 선택적으로 n+형 불순물 이온주입을 수행하여 n+형 드레인영역(141) 및 n+형 소스영역(142)을 형성한다. n+형 불순물 이온주입을 수행하기 전에 게이트전극패턴(130) 상부면을 덮는 캡핑층패턴을 형성할 수도 있다. n+형 드레인영역(141) 및 n+형 소스영역(142)을 LDD 구조로 형성할 수도 있는데, 이 경우 게이트전극패턴(130)의 양 측면의 활성층(110) 노출부분에 대해 선택적으로 n형 불순물 이온주입을 수행하여 상대적으로 가벼운 농도의 연장영역을 먼저 형성한다. 다음에 게이트전극패턴(130)의 양 측면에 스페이서층을 형성한 후 n+형 불순물 이온주입을 수행하여 상대적으로 무거운 농도의 딥영역을 형성한다. n+형 드레인영역(141) 및 n+형 소스영역(142)이 형성되면, 게이트전극패턴(130)의 상부 및 하부에 활성층(110)의 일부 표면이 노출된다. 컨택 저항을 감소시키기 위해 n+형 드레인영역(141) 및 n+형 소스영역(142) 위에 금속실리사이드층을 형성시킬 수도 있는데, 이 경우 활성층(110)의 노출면에는 금속실리사이드층이 형성되지 않도록 한다.
다음에 도 16에 나타낸 바와 같이, 게이트전극패턴(130)의 상부 및 하부에 각각 노출된 활성층(110)에 선택적으로 p형 불순물이온을 주입하여 p형의 제1 차단영역(151) 및 제2 차단영역(152)을 형성한다. 다음에 도 1에 나타낸 바와 같이, n+형 드레인영역(141) 및 n+형 소스영역(142), p형의 제1 차단영역(151) 및 제2 차단영역(152)에 바이어스 인가를 위한 컨택을 형성한다.
110...활성층 120...소자분리영역
122...소자분리층 130...게이트전극패턴
141...n+형 드레인영역 142...n+형 소스영역
151...p형의 제1 차단영역 152...p형의 제2 차단영역
161...드레인컨택 162...소스컨택
163...제1 컨택 164...제2 컨택

Claims (40)

  1. 소자분리층이 배치되는 소자분리영역에 의해 둘러싸이며, 제1 방향을 따라 제1 도전형의 드레인영역, 채널영역, 및 제1 도전형의 소스영역이 순차적으로 배치되는 활성층;
    상기 활성층 위에서 상기 채널영역과 중첩되고, 상기 드레인영역 및 소스영역은 노출시키며, 상기 제1 방향과 수직인 제2 방향을 따라 상기 활성층을 노출시키도록 배치되는 게이트전극패턴; 및
    상기 제2 방향을 따라 상기 게이트전극패턴과 상기 소자분리층 사이에서의 상기 활성층의 노출 부분들에 배치되는 제2 도전형의 차단영역들을 포함하는 모스 트랜지스터.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향은 채널 길이 방향이고, 상기 제2 방향은 채널 폭 방향인 모스 트랜지스터.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소자분리층은 트랜치 소자분리층인 모스 트랜지스터.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 활성층의 채널영역과 상기 게이트전극패턴 사이에 배치되는 절연층을 더 포함하는 모스 트랜지스터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 차단영역에 일정 크기의 바이어스 인가를 위한 컨택을 더 포함하는 모스 트랜지스터.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 차단영역에 인가되는 바이어스 크기는 상기 드레인영역에 인가되는 드레인전압 및 소스영역에 인가되는 소스전압 중 낮은 전압과 같거나 더 낮은 크기로 설정되는 모스 트랜지스터.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 모스 트랜지스터.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 모스 트랜지스터.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극패턴은, 전 표면에 걸쳐서 상기 활성층의 수평면에 나란한 플래너(planar) 형태로 이루어지는 모스 트랜지스터.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스영역 및 드레인영역은 LDD(Lightly Doped Drain) 구조를 갖는 모스 트랜지스터.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스영역 및 드레인영역에 배치되는 금속실리사이드층을 더 포함하는 모스 트랜지스터.
  12. 복수개의 모스 트랜지스터들을 포함하는 전자소자에 있어서,
    상기 복수개의 모스 트랜지스터들 중 적어도 어느 하나의 모스 트랜지스터는,
    소자분리층이 배치되는 소자분리영역에 의해 둘러싸이며, 제1 방향을 따라 제1 도전형의 드레인영역, 채널영역, 및 제1 도전형의 소스영역이 순차적으로 배치되는 활성층을 갖는 기판;
    상기 활성층 위에서 상기 채널영역과 중첩되고, 상기 드레인영역 및 소스영역은 노출시키며, 상기 제1 방향과 수직인 제2 방향을 따라 상기 활성층을 노출시키도록 배치되는 게이트전극패턴; 및
    상기 제2 방향을 따라 상기 게이트전극패턴과 상기 소자분리층 사이에서의 상기 활성층의 노출 부분들에 배치되는 제2 도전형의 차단영역들을 포함하는 전자소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 방향은 채널 길이 방향이고, 상기 제2 방향은 채널 폭 방향인 전자소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 소자분리층은 트랜치 소자분리층인 전자소자.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 활성층의 채널영역과 상기 게이트전극패턴 사이에 배치되는 절연층을 더 포함하는 전자소자.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 차단영역에 일정 크기의 바이어스 인가를 위한 컨택을 더 포함하는 전자소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 차단영역에 인가되는 바이어스 크기는 상기 드레인영역에 인가되는 드레인전압 및 소스영역에 인가되는 소스전압 중 낮은 전압과 같거나 더 낮은 크기로 설정되는 전자소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 전자소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 전자소자.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 게이트전극패턴은, 전 표면에 걸쳐서 상기 활성층의 수평면에 나란한 플래너(planar) 형태로 이루어지는 전자소자.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 소스영역 및 드레인영역은 LDD(Lightly Doped Drain) 구조를 갖는 전자소자.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 소스영역 및 드레인영역에 배치되는 금속실리사이드층을 더 포함하는 전자소자.
  23. 제1 입력신호 및 제2 입력신호를 각각 입력받는 제1 및 제2 모스 트랜지스터와, 상기 제1 및 제2 입력트랜지스터에 동일한 전류를 공급하기 위한 제3 및 제4 모스 트랜지스터를 포함하는 전자소자에 있어서,
    상기 제1 및 제2 모스 트랜지스터는,
    소자분리층이 배치되는 소자분리영역에 의해 둘러싸이며, 제1 방향을 따라 제1 도전형의 드레인영역, 채널영역, 및 제1 도전형의 소스영역이 순차적으로 배치되는 활성층을 갖는 기판;
    상기 활성층 위에서 상기 채널영역과 중첩되고, 상기 드레인영역 및 소스영역은 노출시키며, 상기 제1 방향과 수직인 제2 방향을 따라 상기 활성층을 노출시키도록 배치되는 게이트전극패턴; 및
    상기 제2 방향을 따라 상기 게이트전극패턴과 상기 소자분리층 사이에서의 상기 활성층의 노출 부분들에 배치되는 제2 도전형의 차단영역들을 포함하는 전자소자.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 및 제2 모스 트랜지스터는 차동 증폭 회로를 구성하고, 상기 제3 및 제4 모스 트랜지스터는 전류 미러 회로를 구성하는 전자소자.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 방향은 채널 길이 방향이고, 상기 제2 방향은 채널 폭 방향인 전자소자.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 소자분리층은 트랜치 소자분리층인 전자소자.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터는 하나의 활성층 내에 배치되는 전자소자.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터는 소스영역을 공유하는 전자소자.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 활성층의 채널영역과 상기 게이트전극패턴 사이에 배치되는 절연층을 더 포함하는 전자소자.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 차단영역에 일정 크기의 바이어스 인가를 위한 컨택을 더 포함하는 전자소자.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 차단영역에 인가되는 바이어스 크기는 상기 드레인영역에 인가되는 드레인전압 및 소스영역에 인가되는 소스전압 중 낮은 전압과 같거나 더 낮은 크기로 설정되는 전자소자.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 전자소자.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 전자소자.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 게이트전극패턴은, 전 표면에 걸쳐서 상기 활성층의 수평면에 나란한 플래너(planar) 형태로 이루어지는 전자소자.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 소스영역 및 드레인영역은 LDD(Lightly Doped Drain) 구조를 갖는 전자소자.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 소스영역 및 드레인영역에 배치되는 금속실리사이드층을 더 포함하는 전자소자.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 모스 트랜지스터는 제1 활성층 및 제2 활성층에 각각 배치되는 두 개의 제1 모스 트랜지스터들로 이루어지고, 상기 제2 모스 트랜지스터는 상기 제1 활성층 및 제2 활성층에 각각 배치되는 두 개의 제2 모스 트랜지스터들로 이루어지며, 상기 두 개의 제1 모스 트랜지스터들 및 두 개의 제2 모스 트랜지스터들은 상호 대칭이 되도록 배치되는 전자소자.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제37항에 있어서,
    상기 제1 활성층에 배치되는 제1 모스 트랜지스터의 게이트단자, 드레인단자, 및 소스단자는, 각각 상기 제2 활성층에 배치되는 제1 모스 트랜지스터의 게이트단자, 드레인단자, 및 소스단자와 전기적으로 연결되는 전자소자.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제37항에 있어서,
    상기 제1 활성층에 배치되는 제2 모스 트랜지스터의 게이트단자, 드레인단자, 및 소스단자는, 각각 상기 제2 활성층에 배치되는 제2 모스 트랜지스터의 게이트단자, 드레인단자, 및 소스단자와 전기적으로 연결되는 전자소자.
  40. 활성층을 둘러싸는 소자분리영역에 소자분리층을 형성하는 단계;
    상기 활성층 위에 게이트전극패턴을 형성하는 단계;
    상기 게이트전극패턴의 양 측면에서 노출된 활성층에 제1 도전형의 드레인영역 및 소스영역을 형성하되, 상기 게이트전극패턴에 의해 채널 길이 방향인 제1 방향을 따라 상기 게이트전극패턴의 양 측면들 각각과 상기 소자분리층 사이의 활성층과, 채널 폭 방향인 제2 방향을 따라 상기 게이트전극패턴의 양 측면들 각각과 상기 소자분리층 사이의 활성층이 노출되도록 하는 단계;
    상기 제1 방향을 따라 상기 게이트전극패턴의 양 측면들 각각과 상기 소자분리층 사이에서 노출된 활성층에 제2 도전형의 차단영역을 형성하는 단계; 및
    상기 차단영역에 바이어스를 인가하기 위한 컨택을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
KR1020130157027A 2013-12-17 2013-12-17 작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자 Expired - Fee Related KR102087438B1 (ko)

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