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KR100450363B1 - 고체 촬상 장치 및 그 제조 방법 - Google Patents

고체 촬상 장치 및 그 제조 방법 Download PDF

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KR100450363B1
KR100450363B1 KR10-2001-0014554A KR20010014554A KR100450363B1 KR 100450363 B1 KR100450363 B1 KR 100450363B1 KR 20010014554 A KR20010014554 A KR 20010014554A KR 100450363 B1 KR100450363 B1 KR 100450363B1
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이노우에이꾸꼬
야마시따히로후미
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가부시끼가이샤 도시바
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

저전원 전압화에 의해 전위 장벽이 더욱 높아지게 되어, 잔상이나 잡음이 한층 증가했다. 이와 같이, 종래의 고체 촬상 장치에서는 소자가 미세화 및 저전원 전압화의 요구에 의해 생기고 있는 유사 신호나 전위 장벽의 문제를 해결하여, 소자의 성능을 향상시킨다.
실리콘 기판 상에 판독 게이트 전극(13a)이 선택적으로 형성되고, 이 판독 게이트 전극(13a)의 일단에 N형 드레인 영역(14a)이 형성되어 있다. 또한, 판독 게이트 전극(13a)의 타단에 N형 신호 축적 영역(15)이 형성되어 있다. 이 신호 축적 영역(15) 상에는 P+형의 표면 실드 영역(21a)이 선택 에피택셜 성장시켜 형성되어 있고, 이 표면 실드 영역(21a) 상에는 실리콘 산화막과 실리콘 질화막으로 이루어지고 신호 축적 영역(15)의 적어도 일부를 덮는 실리사이드 블록층(19)이 형성되어 있다. 드레인 영역(14a) 상에는 Ti 실리사이드막(33a)이 형성되어 있다.

Description

고체 촬상 장치 및 그 제조 방법{SOLID STATE IMAGE SENSOR AND MANUFACTURING METHOD THEREOF}
본 발명은 포토다이오드와 M0S형 전계 효과 트랜지스터를 갖는 고체 촬상 장치 및 그 제조 방법에 관한 것이다.
최근, 퍼스널 컴퓨터나 휴대 정보 기기 단말의 급속한 보급에 의해, 개인이 손쉽게 화상의 취득·가공·편집을 행할 기회가 증가하고 있다. 이 때문에, CCD가 중심이 되던 고체 촬상 장치에 대해서도, 소형화·저소비 전력화·저비용화의 필요성이 높아지고 있다. 이들 필요성을 만족하는 것으로서, 범용 CM0S 반도체 기술을 베이스로 만들어지는 MOS형 고체 촬상 소자(통칭, CMOS 이미지 센서)가 등장하여 보급되고 있다. 현재, CM0S 이미지 센서의 제품은 0.35 ㎛룰 이상의 CMOS 테크놀러지를 이용하여 만들어지고 있다. 그러나, 금후는 고체 촬상 장치의 소형화·저소비 전력화의 필요성이 높아져, 한층 더 미세화가 진행될 것으로 예상된다.
도 29는 예를 들면, 일본 특개평10-150182호 공보에 개시되어 있는 바와 같은 종래의 MOS형 고체 촬상 장치의 단면도를 도시한다. 도 29에 있어서, A영역은 화소 영역을 도시하고, B영역은 주변 회로 영역을 도시하고 있다.
도 29에 도시한 바와 같이, P형의 실리콘 기판(11) 상에, 게이트 절연막(실리콘 산화막)(12)을 통해, 폴리실리콘으로 이루어지는 게이트 전극(13a, 13b, 13c)이 선택적으로 형성되어 있다. 여기서, A영역에서, 참조 번호 (13a)은 판독 게이트 전극을 나타내고, (13b)는 리세트 또는 어드레스 게이트 전극을 나타내고 있다. 또한, 0.35 ㎛ 테크놀러지 이상의 비미세 패턴에서는 LOCOS 구조가 일반적이기 때문에, 실리콘 기판(11) 내에 LOCOS 구조의 소자 분리 영역(이하, LOCOS라 함)이 선택적으로 형성되어 있다.
A영역에서, 실리콘 기판(11)의 표면의 소정의 영역에는 N형 드레인 영역(14a), 포토다이오드의 N형 신호 축적 영역(15)이 형성되어 있고, 이 N형 신호 축적 영역(15)의 표면에는 P+형의 표면 실드 영역(21)이 형성되어 있다. 이에 따라, 입사 광량에 따른 신호 전하를 축적하는 P+NP형의 매립 포토다이오드(34a, 34b)가 형성되어 있다. B영역에서, 실리콘 기판(11) 내에 Nwell, Pwell이 형성되어 있고, 이 Nwell, Pwell 내에 N형 LDD(Light1y Doped Drain) 영역(14b), P형 LDD 영역(14c)이 각각 형성되어 있다.
또한, 전면에 제1 층간 절연막(25)이 형성되고, 이 제1 층간 절연막(25) 상에 제2 층간 절연막(27)이 형성되고, 이 제2 층간 절연막(27) 상에 Al 차광막(28)이 형성되어 있다. 이 Al 차광막(28)에는 포토다이오드(34a, 34b)에 광을 입사하기 위한 개구부(30)가 설치되어 있다. 또한, 제2 층간 절연막(27) 내의 제1 층간 절연막(25) 상에는 신호선이나 단위 화소 내의 접속 배선의 역활을 하는 Al 배선(26)이 선택적으로 형성되어 있다. 또한, 최상면(最上面)에는 전면을 덮는 실리콘 질화막 등의 표면 보호막(29)이 형성되어 있다. 또한, Al 배선(26), Al 차광막(28)의 상면, 하면에는 광 반사 억제를 위해, Ti, TiN막 등의 중간 굴절율막을 설치하는 경우도 있다(일본 특개평11-45989호 공보).
이러한 M0S형 고체 촬상 장치에 있어서, 포토다이오드의 신호 축적 영역(15)에 축적된 신호 전하는 판독 게이트 전극(13a)에 플러스 전압을 가하는 것에 의해 N형의 드레인 영역(14a)으로 판독된다. 그 결과, 드레인 영역(14a)의 전위가 변조된다. 드레인 영역(14a)은 증폭 트랜지스터의 게이트 전극(13b)과 전기적으로 접속되어 있고, 증폭된 전기 신호가 신호선에 출력된다. 여기서, 드레인 영역(14a)을 전기적으로 리세트하기 위한 리세트 트랜지스터와 리세트 게이트선(13b), 상기 증폭 트랜지스터, 증폭 트랜지스터를 어드레스하기 위한 어드레스 트랜지스터와 어드레스 게이트선(13b)이 이용된다.
그러나, 상기 종래의 고체 촬상 장치에 있어서, 화소의 미세화가 진행한 경우에 생기는 문제의 하나는 미광(迷光)의 영향이 보다 강하게 나타난다는 것이다.
미광이란, 예를 들면, 포토다이오드(34a, 34b)에 입사한 광의 일부가 실리콘 기판(11)의 표면에서 반사된 후에 Al 배선(26), 드레인 영역(14a), 게이트 전극(13b)의 표면에서 다중 반사하여 먼 곳까지 도달하는 현상을 말한다. 도 29에 도시하는 고체 촬상 장치에 있어서는 게이트 전극(13a, 13b, 13c)의 표면이나 소스·드레인 영역(14a, 14b, 14c)의 표면은 광 반사율이 가시광 영역에서 40% 이상이 되는 광 반사율이 높은 실리콘 재료이다. 이 때문에, 포토다이오드(34a)의 표면에서 반사한 미광이 충분히 감쇠하지 않고서 인접하는 포토다이오드(34b)에 도달하여, 그 결과, 스미어(smear)나 블루밍 등의 유사 신호가 발생한다.
화소의 미세화에 따라, 포토다이오드(34a, 34b)의 간격이 짧아지면, 당연히 보다 강한 미광이 근린의 포토다이오드에 들어 간다. 그 결과, 스미어나 블루밍 등의 유사 신호가 생기기 쉽게 된다. 또한, 미광이 충분히 감쇠하지 않기 때문에, 이 미광이 B영역(주변 회로 영역)에 있어서의 소스·드레인 영역(14b, 14c), 게이트 전극(13c)에까지 도달하여, 트랜지스터에 오동작이 생긴다. 따라서, 금후, 화소의 미세화에 따라, 이러한 미광의 악영향이 더욱 강해지는 것은 물론이다.
그런데, 현재, CM0S 이미지 센서에서는 3.3 V 이상의 전원 전압이 이용되고 있다. 금후, 고체 촬상 장치의 또 다른 소형화·저소비 전력화의 필요성에 응하기 위해서, 상술한 0.35 ㎛ 테크놀러지 이하의 미세화와 동시에, 3.3 V 이하의 저전원 전압화의 개발이 진행한다고 예상된다.
그러나, 신호 축적 영역은 다른 도전형의 표면 실드 영역을 포토다이오드 표면에 형성한 매립 포토다이오드 구조를 이용한 경우에는 저전원 전압화, 즉 판독게이트의 저전원화에 의한 문제가 커진다.
도 30의 (a)는 도 29의 A영역의 일부인 매립 포토다이오드의 단면도를 보이고 있다. 또한, 도 30의 (b), (c)는 저전압 판독 시(판독 게이트 전극 ON 시)에 있어서의 포텐셜 단면도를 도시하고, 도 30의 (c)는 도 30의 (b)보다도 저전압으로 판독하는 경우를 보이고 있다.
도 30의 (a), (b)에 도시한 바와 같이, P형의 실리콘 기판(11) 내에는 LOCOS 구조의 소자 분리 영역이 형성되고, 실리콘 기판(11) 상에는 실리콘 산화막 등의 게이트 절연막(12)을 통해 판독 게이트 전극(13a)이 형성되어 있다. 실리콘 기판(11)의 표면에는 이온 주입에 의해 N형 드레인 영역(14a), N형 신호 축적 영역(15), P+형 표면 실드 영역(21)이 형성되어 있다. 또한, 실리콘 기판(11)과 표면 실드 영역(21)은 기준 전위에 설치되어 있다.
이러한 고체 촬상 장치에 있어서, 포토다이오드(34a)에 광이 입사된 경우, 입사된 광이 광전변환되어, 신호 축적 영역(15)에 신호 전자가 축적된다. 여기서, 표면 실드 영역(21)은 Si/SiO2로 이루어지는 게이트 절연막(12)의 계면의 공핍층을 막아 접합 누설 전류를 저감하는 역할과 표면 실드 영역(21)과 실리콘 기판(11)에 끼워진 신호 축적 영역(15)의 전위(42)를, 판독 게이트 전극(13a)을 ON함으로써 변조하는 판독 게이트 전극(13a) 아래의 채널 전위(43)보다도 낮게 규정하는 역할을 갖는다. 따라서, 신호 축적 영역(15)에 축적된 신호 전자를 드레인 영역(14a)에 원리적으로는 완전 전송시킬 수 있다.
그러나, 도 30의 (a)에 도시한 바와 같은 종래의 고체 촬상 장치에 있어서는 표면 실드 영역(21)의 전영역이 실리콘 기판(11) 내에 매립되어 있다. 이 때문에, 표면 실드 영역(21)의 상면은 판독 게이트 전극(13a)의 하면보다 아래쪽에 위치하고 있다. 따라서, 표면 실드 영역(21)의 단부의 전위 장벽 발생부(40)에 있어서, 도 30의 (b)에 도시한 바와 같은 전위 장벽(41)이 생긴다. 그 결과, 잔류 전하(44)가 완전 전송되지 않고 신호 축적 영역(15) 내에 남기 때문에, 적지 않게 잔상이나 잡음을 생성하는 원인으로 되어 있었다.
또한, 저전원 전압화의 요구에 따라, 전원 전압이 내려가고, 즉 판독 게이트 전극(13a)의 ON 시의 전압(판독 전압)이 내려간 경우(예를 들면, 판독 전압이 종래의 3.3 V에서 2.5 V 정도로 내려 간 경우)에는 도 30의 (c)에 도시한 바와 같이, 전위 장벽(41)은 더욱 높게 되어, 보다 많은 잔류 전하(45)가 생긴다. 그 결과, 잔상이나 잡음이 한층 증가하여, 또한 감도 저하도 커지기 때문에, 실용상 큰 문제로 되어 있었다.
이상과 같이, 최근, 소자의 미세화에 의해 미광의 영향이 보다 강하게 나타나게 되어, 스미어나 블루밍 등의 유사 신호가 생기기 쉽게 되어 있었다. 또한, 저전원 전압화에 의해 전위 장벽이 더욱 높아지게 되어, 잔상이나 잡음이 한층 증가했다. 이와 같이, 종래의 고체 촬상 장치에서는 소자의 미세화 및 저전원 전압화의 요구에 의해, 여러가지의 잡음이 생겨, 소자 성능의 저하가 생기고 있었다.
본 발명의 목적은 상기 과제를 해결하기 위해서 이루어진 것으로, 소자의 성능을 향상시키는 것이 가능한 고체 촬상 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 2는 도 1에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 3은 도 2에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 4는 도 3에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 5는 도 4에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 6은 도 5에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 7은 도 6에 이어지는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 8은 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 9는 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 10은 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 11은 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 12는 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 13은 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 14는 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 15는 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 16은 본 발명의 제1 실시 형태에 관한 실리사이드 블록층(19)의 평면 패턴을 도시하는 평면도.
도 17은 본 발명의 제1 실시 형태와 종래예와의 광 반사율을 비교한 그래프.
도 18은 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 19는 도 18에 이어지는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 20은 도 19에 이어지는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 21은 도 20에 이어지는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 22는 도 21에 이어지는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 23은 도 22에 이어지는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 24는 본 발명의 제2 실시 형태에 있어서의 전위 장벽의 저하를 나타내는 도면.
도 25는 본 발명의 제2 실시 형태의 변형예를 도시하는 단면도.
도 26은 본 발명의 제3 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 27은 도 26에 이어지는 본 발명의 제3 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 28은 도 27에 이어지는 본 발명의 제3 실시 형태에 관한 고체 촬상 장치의 제조 공정을 나타내는 단면도.
도 29는 종래 기술에 의한 고체 촬상 장치를 도시하는 단면도.
도 30은 종래 기술의 전위 장벽의 문제를 설명하기 위한 고체 촬상 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
12 : 게이트 산화막
13a, 13b, 13c : 게이트 전극
14a : N형 드레인 영역
14b : N형 LDD 영역,
14c : P형 LDD 영역
15 : 포토다이오드의 N형 신호 축적 영역
16 : 실리콘 산화막
16b : 실리콘 산화막
17 : 실리콘 질화막
18, 32 : 광레지스트막
19 : 실리사이드 블록층
20 : 게이트 측벽 절연막
21, 21a, 21b : P+형 표면 실드 영역
22a : P+형 소스·드레인 영역
22b : N+형 소스·드레인 영역
23 : Ti/TiN막
24a, 24b, 33a, 33b : Ti 실리사이드막
25 : 제1 층간 절연막
26 : Al 배선
27 : 제2 층간 절연막
28 : Al 차광막
29 : 표면 보호막
30 : 개구부
31a, 31b, 31c : 선택 성장 실리콘층
34 : 포토다이오드
본 발명은, 상기 목적을 달성하기 위해서 이하에 도시하는 수단을 이용하고 있다.
본 발명의 제1 고체 촬상 장치는 제1 도전형의 반도체 기판 상에 형성된 제1 절연막, 상기 제1 절연막 상에 선택적으로 형성된 판독 게이트 전극, 상기 판독 게이트 전극의 일단의 상기 반도체 기판의 표면에 형성된 제2 도전형의 확산 영역, 상기 판독 게이트 전극의 타단의 상기 반도체 기판의 표면에 형성된 제2 도전형의 신호 축적 영역, 상기 신호 축적 영역의 표면에 형성된 제1 도전형의 표면 실드 영역, 상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층, 및 상기 확산 영역 상에 형성된 금속 실리사이드층을 포함하고 있다.
본 발명의 제2 고체 촬상 장치는 제1 도전형의 반도체 기판 상에 형성된 제1 절연막, 상기 제1 절연막 상에 선택적으로 형성된 판독 게이트 전극, 상기 판독 게이트 전극의 일단의 상기 반도체 기판의 표면에 형성된 제2 도전형의 확산 영역, 상기 판독 게이트 전극의 타단의 상기 반도체 기판의 표면에 형성된 제2 도전형의 신호 축적 영역, 및 상기 신호 축적 영역 상에 선택 에피택셜 성장시켜 형성된 제1 도전형의 표면 실드 영역을 포함하고 있다.
본 발명의 제3 고체 촬상 장치는 상기 제2 고체 촬상 장치에 있어서, 상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층과 상기 확산 영역 상에 형성된 금속 실리사이드층을 더 포함하고 있다.
상기 제2, 제3 고체 촬상 장치에 있어서, 상기 확산 영역상에 선택 에피택셜 성장시켜 형성된 엘리베이티드 소스·드레인(elevated source·drain)을 더 포함하더라도 좋다.
상기 제1, 제3 고체 촬상 장치에 있어서, 상기 금속 실리사이드층은 Ti 실리사이드막, Co 실리사이드막, Ni 실리사이드막, W 실리사이드막 중 어느 하나의 막이면 좋다.
상기 제1, 제3 고체 촬상 장치에 있어서, 상기 실리사이드 블록층은 상기 신호 축적 영역의 적어도 일부를 덮고, 또한 상기 판독 게이트 전극의 적어도 일부를 덮는 패턴인 것이 바람직하다. 또한, 상기 실리사이드 블록층은 상기 신호 축적 영역의 적어도 일부를 덮고, 또한 상기 판독 게이트 전극의 적어도 일부를 덮고, 또한 상기 확산 영역의 적어도 일부를 덮는 패턴이더라도 좋다.
상기 제2, 제3 고체 촬상 장치에 있어서, 상기 표면 실드 영역의 하면은 상기 판독 게이트 전극의 하면과 동일한 높이에 위치하고 있는 것이 바람직하다.
상기 제3 고체 촬상 장치에 있어서, 상기 판독 게이트 전극과 소정 간격 이간되어 형성된 게이트 전극, 상기 게이트 전극의 양단에 선택 에피택셜 성장시켜 형성된 엘리베이티드 소스·드레인 영역, 및 상기 엘리베이티드 소스·드레인 영역 상에 형성된 금속 실리사이드층을 더 포함하더라도 좋다.
본 발명의 제1 고체 촬상 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 제1 절연막을 형성하는 공정, 상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 선택적으로 형성하는 공정, 상기 소자 영역 상에 상기 제1 절연막을 통해 판독 게이트 전극을 형성함과 함께 상기 소자 분리 영역 상에 상기 제1 절연막을 통해 게이트 전극을 형성하는 공정, 상기 판독 게이트 전극의 일단의 소자 영역의 표면에 제2 도전형의 확산 영역을 형성하는 공정, 상기 판독 게이트 전극의 타단의 소자 영역의 표면에 제2 도전형의 신호 축적 영역을 형성하는 공정, 전면에 제2 절연막을 형성하는 공정, 상기 확산 영역의 표면을 노출하도록 상기 제2 절연막을 제거하여, 상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층을 형성하는 공정, 상기 신호 축적 영역의 표면에 제1 도전형의 표면 실드 영역을 형성하는 공정, 상기 확산 영역 상의 상기 제1, 제2 절연막을 제거하여, 상기 확산 영역의 표면을 노출하는 공정, 및 상기 표면이 노출된 확산 영역 상에 금속 실리사이드층을 형성하는 공정을 포함하고 있다.
본 발명의 제2 고체 촬상 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 제1 절연막을 형성하는 공정, 상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 선택적으로 형성하는 공정, 상기 소자 영역 상에 상기 제1 절연막을 통해 판독 게이트 전극을 형성하는 공정, 상기 판독 게이트 전극의 일단의 소자 영역의 표면에 제2 도전형의 확산 영역을 형성하는 공정, 상기 판독 게이트 전극의 타단의 소자 영역의 표면에 제2 도전형의 신호 축적 영역을 형성하는 공정, 및 상기 신호 축적 영역의 실리콘층을 선택 에피택셜 성장시켜 제1 도전형의 표면 실드 영역을 형성하는 공정을 포함하고 있다.
본 발명의 제3 고체 촬상 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 제1 절연막을 형성하는 공정, 상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 선택적으로 형성하는 공정, 상기 소자 영역 상에 상기 제1 절연막을 통해 판독 게이트 전극을 형성하는 공정, 상기 판독 게이트 전극의 일단의 소자 영역의 표면에 제2 도전형의 확산 영역을 형성하는 공정, 상기 판독 게이트 전극의 타단의 소자 영역의 표면에 제2 도전형의 신호 축적 영역을 형성하는 공정, 상기 신호 축적 영역의 실리콘층을 선택 에피택셜 성장시켜 제1 도전형의 표면 실드 영역을 형성하는 공정, 전면에 제2 절연막을 형성하는 공정, 상기 확산 영역 상의 상기 선택 성장 실리콘층의 표면을 노출하도록 상기 제2 절연막을 제거하여, 상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층을 형성하는 공정, 및 상기 표면이 노출된 확산 영역상의 선택 성장 실리콘층에 금속 실리사이드층을 형성하는 공정을 포함하고 있다.
상기 제2, 제3 고체 촬상 장치의 제조 방법에 있어서, 상기 표면 실드 영역은 이온 주입되어 있지 않은 실리콘층을 선택 성장한 후, 이 선택 성장 실리콘층에 이온 주입 및 열 처리를 함으로써 형성하면 좋다. 또한, 상기 표면 실드 영역은 이온 주입되어 있는 실리콘층을 선택 성장함으로써 형성하더라도 좋다.
상기 제1, 제3 고체 촬상 장치의 제조 방법에 있어서, 상기 금속 실리사이드층을 형성한 후에, 상기 블록층을 제거하는 공정을 더 포함하더라도 좋다.
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다. 이하의 실시 형태에서는 0.25 ㎛ 이하의 미세 테크놀러지를 이용하여 제작한 CMOS 이미지 센서의 예를 도시한다. 따라서, 종래 기술에서 이용한 LOCOS를 대신해서, 미세화에 유리한 STI(Shallow Trench Isolation) 구조의 소자 분리 영역이 이용된다. 또한, 이하에 설명하는 도면에서, A영역은 화소 영역을 나타내고, B영역은 주변 회로 영역을 나타내고 있다.
(제1 실시 형태)
제1 실시 형태는 소스·드레인 영역 상에 실리사이드막을 형성하고, 포토다이오드 상에 실리사이드 블록층을 형성하고 있는 것에 특징이 있다. 이러한 제1 실시 형태에 의한 고체 촬상 장치의 제조 방법에 관해서 설명한다.
우선, 도 1에 도시한 바와 같이, 공지의 기술을 이용하여, P형의 실리콘 기판(11) 상에 게이트 절연막(실리콘 산화막)(12)을 형성하고, 실리콘 기판(11) 내에 STI 구조의 소자 분리 영역(이하, STI라 함)을 선택적으로 형성한다. 다음에, B영역의 P-MOS 트랜지스터 형성 영역에 Nwell을 형성하고, N-MOS 트랜지스터 형성 영역에 Pwell을 형성한다. 다음에, 실리콘 기판(11) 상에 폴리실리콘으로 이루어지는 게이트 전극(13a, 13b, 13c)을 선택적으로 형성한다. 여기서, A영역에서, 소자 영역 상에 형성된 게이트 전극은 판독 게이트 전극(13a)을 나타내고, STI 상에 형성된 게이트 전극은 리세트 또는 어드레스 게이트 전극(13b)을 보이고 있다. 또한, B영역에서, (13c)는 MOS 전계 효과 트랜지스터의 게이트 전극을 보이고 있다.
다음에, 광리소그래피법과 이온 주입법을 이용하여, A영역에서의 판독 게이트 전극(13a) 단부의 실리콘 기판(11)의 표면에 N형 드레인 영역(14a)을 형성하고, B영역에서의 N-MOS 트랜지스터의 소스·드레인 영역에 N형 LDD (Lightly Doped Drain) 영역(14b)을 형성한다. 다음에, B영역에서의 P-MOS 트랜지스터의 소스· 드레인 영역에 P형 LDD 영역(14c)을 형성한다. 다음에, A영역에서의 판독 게이트 전극(13a) 단부의 실리콘 기판(11)의 표면에 포토다이오드의 N형 신호 축적 영역(15)을 형성한다. 여기서, N형 드레인 영역(14a), N형 LDD 영역(14b), N형 신호 축적 영역(15)의 형성시에 주입되는 이온은 예를 들면, 인 이온이 이용된다. 또한, P형 LDD 영역(14c)의 형성시에 주입되는 이온은 예를 들면, 붕소 이온이 이용된다. 또한, 이온 주입법에 의한 확산층 영역(14a, 14b, 14c)의 형성 순서는 본 실시 형태와 다르더라도 상관없다.
또한, 본 실시 형태에서는 포토다이오드의 신호 축적 영역(15)과 STI 단부(STI와 소자 영역과의 경계)를 이간하여 스페이스(11a)가 설치되어 있다. 이 스페이스(11a)는 후술하는 표면 실드 영역과 실리콘 기판(11)을 도통시키기 위해서 형성되어 있다. 따라서, 신호 축적 영역(15)과 STI 단부와의 사이에 큰 스페이스를 설치할 필요는 없고, 적어도 부분적으로 스페이스가 설치되어 있으면 좋다. 또한, STI 단부에 미소 결함이 실질적으로 존재하지 않고, 실질상 포토다이오드의 접합 누설 전류가 증가하지 않는 경우에는 신호 축적 영역(15)을 STI 단부까지 확대하더라도 좋다.
다음에, 도 2에 도시한 바와 같이, 감압 CVD(Chemica1 Vapor Deposition)법 등을 이용하여, 전면에 예를 들면 10 내지 30 ㎚의 막 두께를 갖는 실리콘 산화막(16)을 형성하고, 이 실리콘 산화막(16) 상에, 예를 들면, 50 내지 100 ㎚의 막 두께를 갖는 실리콘 질화막(17)을 형성한다. 또한, 실리콘 산화막(17) 상에 감압 CVD법 등을 이용하여 50 내지 100 ㎚의 막압을 갖는 실리콘 산화막(16b)을 형성한다. 그 후, 광리소그래피법에 의해 포토다이오드의 신호 축적 영역(15)의 상측의 실리콘 산화막(16b) 상에 광레지스트막(18)을 선택적으로 형성한다.
다음에, 도 3에 도시한 바와 같이, 이 광 레지스트막(18)을 마스크로 하여, 희불산계의 웨트 에칭액으로서 실리콘 산화막(16b)을 제거한 후에, RIE(Reactive Ion Etching) 기술을 이용하여, 실리콘 질화막(17)을 드라이 에칭하여, 게이트 전극(13a, 13b, 13c)의 측면에 게이트 측벽 절연막(사이드월 절연막)(20)을 형성함 과 동시에, 포토다이오드의 신호 축적 영역(15) 상에 실리사이드 블록층(19)을 형성한다. 그 후, 광 레지스트막(18)을 제거한다.
다음에, 도 4에 도시한 바와 같이, 광리소그래피법과 이온 주입법 및 열 처리법을 이용하여, A영역에서의 포토다이오드의 신호 축적 영역(15)의 표면에 P+형의 표면 실드 영역(21)을 형성한다. 그 결과, 입사광량에 따른 신호 전하를 축적하는 P+NP형의 매립 포토다이오드(34)가 형성된다. 여기서, 표면 실드 영역(21)은 포토다이오드(34)의 표면에 있는 Si/SiO2계면을 실드함으로써, 신호 축적 영역(15)에 의한 공핍층이 Si/SiO2계면에까지 넓어지는 것을 막는 역할을 완수한다. 따라서, 표면 실드 영역(21)에 의해, Si/SiO2계면 준위에 의한 누설 전류의 발생을 억제할 수 있다. 한편, P+형의 표면 실드 영역(21)이 형성됨과 동시에, B영역에서는 소자 영역에 소스·드레인 영역(22a, 22b)이 형성된다. 여기서, N-MOS 영역의 소스·드레인 영역(22a)의 형성에는 N+형의 이온 주입이 행하여지고, P-MOS 영역의 소스·드레인 영역(22b)의 형성에는 P+형의 이온 주입이 행하여진다.
다음에, 도 5에 도시한 바와 같이, 불산계의 에칭액을 이용하여, 실리사이드 블록층(19)으로 커버되어 있지 않은 게이트 전극(13a, 13b, 13c) 위 및 소자 영역 위의 실리콘 산화막(12, 16)을 제거하여, 게이트 전극(13a, 13b, 13c)의 표면 및 실리콘 기판(11)의 표면을 노출한다. 다음에, 후술하는 금속 실리사이드화의 전공정으로서 프리 비정질화 이온 주입이 행하여진다. 이 프리 비정질화의 이온 주입은 가속 전압이 예를 들면, 15 내지 50 kV, 도우즈량이 예를 들면 1014내지 1015cm-2의 조건으로, As 이온을 이용하여 행해진다. 그 후, 스퍼터링법 등에 의해, 실리사이드 금속막으로서, 전면에 예를 들면 20 내지 30 ㎚의 막 두께를 갖는 Ti막을 형성하고, 이 Ti막 상에 예를 들면 10 내지 20 ㎚의 막 두께를 갖는 TiN막을 형성한다. 도 5의 참조 번호 (23)은 Ti막과 TiN막으로 이루어지는 실리사이드 금속막을 보이고 있다. 또한, 실리사이드 금속은 Ti에 한정되지 않고, 예를 들면 Co, Ni, W 등의 고융점 금속을 이용하여도 좋다.
다음에, 도 6에 도시한 바와 같이, 질소 분위기중에 있어서, 온도가 600 내지 700℃, 시간이 30 내지 60초 사이의 조건으로, RTA(Rapid Therma1 Annea1ing : 급속 가열 어닐링)이 행하여진다. 이에 따라, 게이트 전극(13a, 13b, 13c) 및 실리콘 기판(11)의 소자 영역과 실리사이드 금속막(23)이 바로 접하는 영역에서, 게이트 전극(13a, 13b, 13c) 및 실리콘 기판(11) 중의 실리콘과 실리사이드금속막(23) 중의 Ti가 반응하여, 금속이 실리사이드화된다. 그 후, H2SO4나 HCl+H2O2용액을 이용하여, 미반응의 실리사이드 금속막(23)을 박리 제거하고, 또한, 온도가 700 내지 800 ℃, 시간이 20 내지 30초의 조건으로 RTA 열 처리를 행한다. 그 결과, 실리사이드 블록층(19)으로 커버되어 있지 않은 게이트 전극(13a, 13b, 13c)의 표면 및 실리콘 기판(11) 상에 금속 실리사이드화된 Ti 실리사이드막(TiSi2막)(24b, 24a)가 형성된다.
이 후, 드라이 또는 웨트 에칭법에 의해, 실리사이드 블록층(19)(또는 실리사이드 블록층(19)을 구성하는 실리콘 질화막(17) 부분만)을 제거하더라도 좋다. 실리사이드 블록층(19)을 포토다이오드(34) 상에 남기는 경우의 이점은 실리콘 질화막(17)이 실리콘과 실리콘 산화막 사이의 중간 굴절율을 갖기 때문에, 광의 다중 간섭 효과에 의해 포토다이오드(34) 표면에서의 광 반사율이 감소하여, 감도가 향상한다는 점이다. 한편, 포토다이오드(34) 상의 실리사이드 블록층(19)을 에칭 제거하는 이점은 실리콘 산화막에 비해서 10배 정도가 높은 막스트레스를 갖는 실리콘 질화막(17)이 포토다이오드(34) 바로 아래에 존재하지 않기 때문에, 스트레스에 의해 유발되는 포토다이오드 누설 전류를 줄일 수 있는 점이다. 본 발명의 실시 형태에서는 실리사이드 블록층(19)을 남기는 경우에 관해서 이하 설명한다.
다음에, 도 7에 도시한 바와 같이, 전면에 제1 층간 절연막(25)을 형성한 후, 이 제1 층간 절연막(25)을 CMP(Chemica1 Mechanica1 Po1ish) 기술에 의해 평탄화한다. 이 평탄화된 제1 층간 절연막(25) 상에, A영역 내의 신호선이나 접속 배선, B영역 내의 접속 배선의 역활을 하는 Al 배선(26)을 선택적으로 형성한다. 다음에, 전면에 제2 층간 절연막(27)을 형성하고, 이 제2 층간 절연막(27)을 CMP 기술에 의해 평탄화된다. 이 평탄화된 제2 층간 절연막(27) 상에 Al 차광막(28)을 형성하고, 포토다이오드(34) 상측의 Al 차광막(28)을 선택적으로 제거한다. 이에 따라, 포토다이오드(34)에 광을 입사하기 위한 개구부(30)가 형성된다. 또한, B영역의 전면은 Al 차광막(28)에 의해 커버된다. 그 후, 전면에 실리콘 질화막 등의 표면 보호막(29)을 형성한다.
이상과 같이 형성된 고체 촬상 장치에 있어서, A영역에서의 실리사이드 블록층(19)의 평면 패턴에 관해서 이하에 설명한다.
도 8은 도 6의 C영역의 상면도를 보이고 있다. 도 8에 도시한 바와 같이, 판독 트랜지스터의 게이트 전극(13a)의 일단과 인접하는 포토다이오드(34)가 형성되고, 이 포토다이오드(34)와 이격하는 리세트 트랜지스터 또는 어드레스 트랜지스터의 게이트 전극(13b)이 형성되어 있다. 또한, 판독 트랜지스터의 게이트 전극(13a)의 타단과 인접하는 드레인 영역(14a)이 형성되어 있다. 또한, 포토다이오드(21, 15) 전면을 커버하여, 또한 게이트 전극(13a, 13b)의 양방을 부분적으로 커버하는 실리사이드 블록층(19)이 형성되어 있다.
도 9 내지 도 11은 포토다이오드(34)의 전면을 커버하는 실리사이드 블록층 패턴의 변형예를 보이고 있다.
도 9는 실리사이드 블록층(19)이 게이트 전극(13a, 13b) 중 어느 한쪽 만을 부분적으로 커버하는 경우를 보이고 있다. 도 10은 실리사이드 블록층(19)이 게이트 전극(13a, 13b)의 양방을 횡단하여 커버하는 경우를 보이고 있다. 도 11은 실리사이드 블록층(19)이 게이트 전극(13a, 13b)의 한쪽을 부분적으로 커버하고, 다른쪽을 횡단하여 커버하는 경우를 보이고 있다.
도 10, 도 11과 같이, 실리사이드 블록층(19)이 게이트 전극(13a, 13b)을 횡단하여 커버하고 있는 경우에 있어서는 실리사이드화되지 않은 게이트 전극(13a, 13b)의 면적이 넓기 때문에, 배선 저항이 커진다. 이것은 금속 실리사이드화된 경우와 금속 실리사이드화되지 않은 경우의 폴리실리콘 배선 저항을 비교한 경우, 통상 금속 실리사이드된 경우의 저항쪽이 한 자릿수 정도 작기 때문이다. 따라서, 화소 신호를 고속으로 구동하는 경우(화소수가 많은 경우나 프레임 주파수가 높은 경우)에는 배선 지연을 억제하기 위해서, 도 8, 도 9와 같은 실리사이드 블록층(19)의 패턴을 이용하는 것이 바람직하다.
도 12 내지 도 15는 포토다이오드(34)를 부분적으로 커버하는 실리사이드 블록층 패턴의 변형예를 보이고 있지만, 본 발명은 이러한 실리사이드 블록층 패턴을 이용하여도 유효하다. 오히려, 포토다이오드(34)의 표면의 일부가 저광반사율인 TiSi2막과 같은 금속 실리사이드막으로 뒤덮힌 쪽이 미광 억압를 위해서 효과적이다. 그러나, 금속 실리사이드화된 포토다이오드부에서는 접합 누설 전류가 증가하여, 암(暗) 시의 잡음이 늘 우려가 있다. 미광 억압과 저암(低暗) 시 잡음과의 밸런스로부터 적절한 실리사이드 블록층 패턴을 선택할 필요가 있는 것은 물론이다.
또한, 도 16에 도시한 바와 같이, 드레인 영역(14a)의 전면이 실리사이드 블록층(19)으로 덮여져 있더라도 좋다. 이 경우, 드레인 영역(14a)을 금속 실리사이드화하는 것에 의한 접합 누설 전류의 증가가 없어진다. 이 때문에, 신호 전하가 드레인 영역(14a)에 전송된 경우, 이 후에 생기는 잡음을 줄일 수 있다.
도 17은 본 발명에 있어서 이용한 금속 실리사이드막(대표로서 TiSi2막, CoSi2막)과 종래의 실리콘(Si)의 표면 광 반사율을 보이고 있다. 도 17에 있어서는 대기 중에 시료를 설치하고, 입사각 8도로 광을 입사시킨 경우에 측정한 광 반사율의 값을 보이고 있다.
도 17에 도시한 바와 같이, 파장 300 내지 700 ㎚의 가시 광역에서, 종래의 실리콘보다도 TiSi2와 CoSi2의 광 반사율이 명확하게 작다. 특히, CoSi2의 경우, 가시 광역에서의 광 반사율을 30% 이하로 매우 작게 할 수 있다.
본 발명자 등이 본 발명을 실시한 결과, TiSi2막을 이용한 경우, 인접 화소에 있어서 미광에 의한 유사 신호의 발생량을 종래(실리콘)의 약60%로 감소시킬 수 있었다. 또한, 저 반사율의 CoSi2를 이용한 경우에는 인접 화소에 있어서 미광에 의한 유사 신호의 발생량을 종래(실리콘)의 약30%에까지 감소시킬 수 있었다. 또한, NiSi2나 WSi2를 이용한 경우에도, TiSi2나 CoSi2와 마찬가지의 효과가 얻어진다.
상기 제1 실시 형태에 따르면, 드레인 영역(14a), 소스·드레인 영역(22a, 22b) 상에 광 반사율이 낮은 Ti 실리사이드막(24a)이 형성되어 있다. 따라서, 미광의 반사를 방지할 수가 있기 때문에, 미광에 의한 유사 신호의 발생(스미어나 블루밍)을 충분히 억제할 수 있다. 또한, 주변 회로에 미광이 도달하는 것도 억제할 수 있기 때문에, 트랜지스터의 오동작을 방지할 수 있다. 이와 같이, 유사 신호나 오동작을 방지할 수 있어, 소자의 성능을 향상시킬 수 있다.
또한, 포토다이오드(34) 상에 실리사이드 블록층(19)이 형성되어 있다. 이 실리사이드 블록층(19)을 남긴 경우, 다층 박막 광 간섭 효과에 의해 상측에서 포토다이오드(34)에 입사하는 광의 반사 성분을 약10 내지 30% 감소시키는 것이 가능하다. 따라서, 종래의 약1.2배의 높은 광 감도의 고체 촬상 장치를 실현할 수 있다.
한편, Ti 실리사이드막(24a, 24b)을 형성한 후에 실리사이드 블록층(19)을 제거한 경우, 실리사이드 블록층(19)의 실리콘 질화막(17)에 의해서 차단되지 않고, 소결 공정에 의해서 공급되는 충분한 양의 수소 원자가 포토다이오드(34)에까지 도달할 수 있다. 따라서, 충분한 소결 효과가 얻어지기 때문에, 포토다이오드(34)의 누설 전류의 저감에 유효하다. 또한, 소결 공정이란 최종 공정 부근에서, 수소를 많이 포함하는 플라즈마 질화막을 형성한 후, 450 ℃에서 30분 정도 열 처리를 하여 수소 원자를 실리콘 기판에까지 확산시키는 공정이고, 주로 산화막/실리콘 계면 준위를 불활성화시켜 접합 누설 전류를 줄이는 효과를 갖는다.
또한, 실리사이드 블록층(19)을 형성함으로써, 포토다이오드(34) 상에 광 투과율이 매우 낮은(약20% 이하) 실리사이드막이 형성되는 것을 방지할 수 있다. 따라서, 포토다이오드(34)에 충분한 입사광량을 공급할 수 있기 때문에, 실리사이드공정을 이용하여 CMOS 이미지 센서를 제조한 경우도, 높은 광 감도의 고체 촬상 장치를 실현할 수 있다. 또한, 실리사이드화에 의한 결정 결함이 포토다이오드(34)에 도입되지 않기 때문에, 포토다이오드(34)의 접합 누설 전류를 저감할 수 있다. 따라서, 수율의 저하를 가져오는 흰색 결함 화상 결함 출력과 화질 열화를 가져오는 누설 전류의 변동에 의한 암시간 얼룩 출력을 저감할 수 있다.
또한, 실리사이드 블록층(19)을, 실리콘 산화막(16), 실리콘 질화막(17), 및 실리콘 산화막(16b)의 3층 구조로 한 것에 의해, 하기와 같은 효과가 얻어진다.
우선, 실리콘 산화막(16b)의 효과는 다음과 같다. 실리콘 질화막(17) 상에 직접 Ti/TiN막 등의 금속막을 피착하고 실리사이드화 어닐링을 행하면, 실리콘 질화막(17) 표면이 약간이지만, 금속 실리사이드화되어 버린다. 그 결과, 포트다이오드에 직접 입사하는 광량이 감소한다고 하는 문제가 생기지만, 이 실리콘 산화막(16b)을 실리콘 질화막(17) 상에 형성함으로써 이 문제를 해결할 수가 있다.
다음에, 실리콘 질화막(17)의 효과는 다음과 같다. 실리콘 질화막(17)은 실리콘과 실리콘 산화막의 중간의 굴절율을 갖기 때문에, 포토다이오드 표면에서의 광 반사율을 줄일 수 있다. 그 결과, 포트다이오드에 입사하는 광량이 증가하여, 감도가 향상한다.
또한, 실리콘 산화막(16)의 효과는 다음과 같다. 실리콘 질화막(17)은 실리콘 산화막의 약10배라는 큰 막 응력을 갖는다. 그 때문에, 실리콘 산화막(16)이 없으면, 실리콘 질화막(17)이 얇은 게이트 산화막(12)을 통해 포토다이오드에 매우 근접하게 되어, 응력에 기인하는 누설 전류를 증가시켜 버린다. 여기서, 10 내지30 ㎚ 막압의 실리콘 산화막(16)은 응력 완화층으로서 기능하고, 실리콘 질화막(17)의 응력에 의한 포토다이오드 누설 전류의 증가를 방지할 수 있다.
또한, 제1 실시 형태에서는 P형의 실리콘 기판을 이용한 제조 공정이 도시되어 있지만, 물론, P형의 실리콘 기판을 대신해서 P형의 웰이 형성되더라도 좋다.
또한, Al 배선(26) 및 Al 차광막(28)의 상면, 하면에는 Ti, TiN막 등의 중간 굴절율막을 설치하더라도 좋다. 이 중간 굴절율막을 설치하는 것에 의해, 광 반사를 더욱 제어할 수가 있다.
(제2 실시 형태)
제2 실시 형태는 에피택셜 성장법을 이용하여, 표면 실드 영역 및 엘리베이티드 소스·드레인을 형성하고 있는 것에 특징이 있다. 또한, 제2 실시 형태에 있어서, 상기 제1 실시 형태와 마찬가지의 방법에 대해서는 설명을 간략화하여, 다른 방법에 관해서만 상세히 설명한다. 이하, 제2 실시 형태에 의한 고체 촬상 장치의 제조 방법에 관해서 설명한다.
우선, 도 18에 도시한 바와 같이, 공지의 기술을 이용하여, 실리콘 기판(11) 상에 게이트 절연막(실리콘 산화막)(12)을 형성하고, 실리콘 기판(11) 내에 STI 구조의 소자 분리 영역(이하, STI라 함)을 선택적으로 형성한다. 다음에, B영역의 P-MOS 트랜지스터 형성 영역에 Nwell을 형성하고, N-MOS 트랜지스터 형성 영역에 Pwell을 형성한다. 다음에, 실리콘 기판(11) 상에 폴리실리콘으로 이루어지는 게이트 전극(13a, 13c)를 선택적으로 형성한다.
다음에, 도 19에 도시한 바와 같이, 광리소그래피법과 이온 주입법을 이용하여, A영역에서의 게이트 전극(13a)의 단부의 실리콘 기판(11)의 표면에 N형 드레인 영역(14a)을 형성하고, B영역에서의 N-MOS 트랜지스터 영역의 소스·드레인 영역에 N형 LDD 영역(14b)을 형성한다. 다음에, B영역에서의 P-MOS 트랜지스터 영역의 소스·드레인 영역에 P형 LDD 영역(14c)을 형성한다. 다음에, A영역에서의 게이트 전극(13a)의 단부의 실리콘 기판(11)의 표면에 포토다이오드의 N형 신호 축적 영역(15)을 형성한다.
다음에, 도 20에 도시한 바와 같이, 전면에 실리콘 산화막(또는 실리콘 질화막)을 형성한다. 이 실리콘 산화막이 RIE 기술을 이용하여 드라이 에칭되어, 게이트 전극(13a, 13c)의 측면에 게이트 측벽 절연막(20)이 형성된다. 그 후, 불산계의 에칭액으로써 게이트 절연막(12)을 제거하여, 세정한 실리콘 기판(11)의 표면을 노출시킨다.
다음에, 도 21에 도시한 바와 같이, 선택 에피택셜 성장에 의해, 실리콘 기판(11) 및 게이트 전극(13a, 13c)의 표면에 무도핑의 선택 성장 실리콘층(31a, 31b, 31c)를 선택 성장시킨다. 여기서, 선택 성장 실리콘층(31a, 31b, 31c)을 선택 성장시키기 위해서는 디클로르 실란, 수소, 및 염산의 혼합 가스를 원료로 한 감압 CVD법을 이용하여, 예를 들면 50 Torr, 기판 온도는 850 ℃의 조건으로 행하면 좋다. 또한, 선택 성장 실리콘층(31a, 31b, 31c)의 막 두께는 20 내지 200 ㎚의 범위의 소망치가 되도록 성장 시간이 설정된다.
또한, 게이트 전극(13a, 13c) 상에 선택 성장 실리콘층(31c)이 형성되어 있는 예를 도시했지만, 선택 에피택셜 성장 전에 게이트 전극(13a, 13c) 상에 실리콘산화막 등의 절연막을 남겨 놓으면, 당연 게이트 전극(13a, 13c) 상에 실리콘층은 형성되지 않는다. 본 발명의 취지에 의하면, 게이트 전극(13a, 13c) 상에 실리콘층이 형성될 필요는 없다.
다음에, 도 22에 도시한 바와 같이, 전면에 광 레지스트막(32)을 형성하고 패터닝하여, 포토다이오드의 신호 축적 영역(15) 상에 개구를 형성한다. 패터닝된 광 레지스트막(32)을 마스크에 이용하여, 가속 전압이 예를 들면 30 keV, 도우즈량이 예를 들면 4×1013cm-2의 조건으로, 신호 축적 영역(15) 상의 선택 성장 실리콘층(31a)에 BF2이온 등의 붕소 이온을 주입한다.
다음에, 도 23에 도시한 바와 같이, 광 레지스트막(32)을 박리하고, 원하는 열 처리를 행한다. 그 결과, 선택 성장 실리콘층(31a)이 P+형화(농도 1O18내지 1O20atoms/cm3)되어, 포토다이오드의 신호 축적 영역(15)의 표면에 실드 영역(21a)이 형성된다. 그 결과, 입사광량에 따른 신호 전하를 축적하는 P+NP형의 포토다이오드가 형성된다.
또한, 선택 성장 실리콘층(21a)은 파셋면을 갖기 때문에, 게이트 측벽 절연막(20) 단부나 STI 단부에 접하는 선택 성장 실리콘층(31a)의 막 두께는 얇게 되어 있다. 이 때문에, 붕소가 이온 주입되면(도 22에 도시함), 선택 성장 실리콘층(31a)의 막 두께가 얇게 되어 있는 부분(A부)에 있어서, 붕소가 보다 깊게 이온 주입된다. 따라서, A부에서 표면 실드 영역(21a)이 약간이면서 실리콘기판(11)의 표면밑으로 깊게 형성되게 된다. 물론, 표면 실드 영역(21a) 형성 시의 이온 주입의 가속 전압이나 도우즈량의 조정에 의해, 도 23에 도시하는 표면 실드 영역(21a)의 농도 프로파일 형상을 임의로 설정할 수 있는 것은 물론이다.
도 24의 (a)는 도 23의 A영역의 일부인 매립 포토다이오드 구조의 단면도를 보이고 있다. 또한, 도 24의 (b), (c)는 저전압 판독 시(판독 게이트 전극 ON 시)에 있어서의 포텐셜 단면도를 도시하고, 도 24의 (c)는 도 24의 (b)보다도 저전압으로 판독하는 경우를 도시하고 있다. 여기서, 도 24의 (b)는 전압이 3.3 V의 경우, 도 24의 (c)는 전압이 2.5 V의 경우를 도시한다.
도 24의 (a)에 도시한 바와 같이, 표면 실드 영역(21a)은 선택 성장 실리콘층(31a)을 모체로 하여 형성되어 있다. 이 때문에, 표면 실드 영역(21a)의 상면은 게이트 전극(13a)의 하면보다도 상측에 위치하고, 표면 실드 영역(21a)의 하면은 게이트 전극(13a)의 하면보다 약간 아래쪽에 위치하는 구조로 되어 있다.
따라서, 도 30의 (a)에 도시하는 종래 구조보다도, 표면 실드 영역(21a)을 판독 게이트 전극(13a)의 하면에 대하여 매우 얕게 형성할 수가 있다. 그 결과, 도 24의 (b), (c)에 도시한 바와 같이, 신호 축적 영역(15)에 축적된 신호 전자의 판독 시에 있어서, 종래(도 30의 (b), (c))에서 보였던 것 같은 전위 장벽은 실효적으로 소멸하여, 잔류 전하도 실효적으로 남지 않게 된다.
상기 제2 실시 형태에 따르면, 선택 에피택셜 성장법을 이용하여, 실리콘 기판(11) 상에 표면 실드 영역(21a)이 형성되어 있다. 따라서, 신호 판독 시에 있어서, 표면 실드 영역(21a)의 단부 및 판독 게이트 전극(13a)의 단부에 존재하는 전위 장벽이 실효적으로 소멸하여, 포토다이오드의 신호 축적 영역(15)에 잔류 전하가 실효적으로 남지 않게 된다. 이 때문에, 신호 전자의 완전 전송을 실현한다. 그 결과, 종래와 같은 매립 포토다이오드 구조를 이용한 경우, 특히, 저전압 판독 시에 있어서 과제로 되어 있었던 고잔상, 고잡음이나 저감도라고 하는 문제를 해결할 수가 있어, 소자의 성능을 향상할 수 있다.
또한, 선택 에피택셜 성장법을 이용함으로써, 실리콘 기판(11) 상에 선택 성장 실리콘층(31b)이 형성되어 있다. 따라서, 소스·드레인 영역을 엘리베이티드 소스·드레인으로 할 수 있다. 이에 따라, 화소 영역에서는 누설 전류의 발생을 방지할 수 있고, 주변 회로 영역에서는 저저항화가 도모된다.
또한, 주변 회로 영역에 엘리베이티드 소스·드레인을 형성함으로써, N형 드레인 영역(14a)을 실리콘 기판(11) 중에 얕게 형성한 경우라도, 금속 실리사이드 형성 후의 접합 누설 전류를 충분히 억제할 수 있다. 그 결과, 화소 영역에서도 N형 드레인 영역을 얕게 형성할 수가 있다. 이 때문에, 판독 게이트 전극(13a)의 길이를 짧게 한 경우에 생기는 신호 축적 영역(15)과 드레인 영역(14a) 사이의 펀치스루라는 문제를 억제할 수 있다. 따라서, 판독 게이트 전극 길이를 짧게 할 수 있기 때문에, 화소 사이즈의 미세화를 실현할 수 있다.
또한, 제2 실시 형태에서는 표면 실드 영역(21a)의 형성이 무도핑 실리콘층을 선택 성장시키고(도 21에 도시함), 붕소 이온 주입(도 22에 도시함)과 열 처리에 의해 행해지는 예를 도시하였지만, 이러한 방법에 한정되는 것은 아니다.
예를 들면, 붕소가 주입된 P+형 실리콘층을 선택 성장시킬 수도 있다. P+형 실리콘층을 처음부터 선택 성장시키는 경우에는 당연 붕소 이온 주입이나 이온 주입 후의 열 처리를 생략하는 것이 가능하다. 이와 같이 표면 실드 영역(21a)을 형성하면, 상기 제2 실시 형태와 마찬가지의 효과가 얻어지는 것 뿐만 아니라, 또한 이하의 효과가 얻어진다.
우선, 붕소 이온 주입 공정에 의한 결함이 포토다이오드에 도입되지 않으므로, 포토다이오드의 접합 누설 전류를 저감할 수 있다. 또한, 파셋면의 하부 영역에서, 붕소가 보다 깊게 주입된다는 일이 없어지기 때문에, 도 25에 도시한 바와 같이, 상기 표면 실드 영역의 하면은 상기 게이트 전극의 하면과 동일한 높이에 위치하고 있다. 즉, 표면 실드 영역(21b)의 하면을 보다 평면형 또한 보다 얕게 형성할 수 있다. 이 때문에, 신호 판독 시의 전위 장벽은 더욱 낮게 되어, 2 V이하의 저전압 판독 조건이라도 완전 전송을 실현할 수 있다.
(제3 실시 형태)
제3 실시 형태는 제1 실시 형태와 같이, 소스·드레인 영역 상에 실리사이드막을 형성하고, 포토다이오드 상에 실리사이드 블록층을 형성하고 있는 것에 특징이 있다. 또한, 제2 실시 형태와 같이, 에피택셜 성장법을 이용하여, 표면 실드 영역 및 엘리베이티드 소스·드레인을 형성하고 있는 것에 특징이 있다. 또한, 제3 실시 형태에 있어서, 상기 제2 실시 형태와 마찬가지의 공정에 대해서는 설명을 생략하고, 다른 공정만 설명한다. 이하, 제3 실시 형태에 의한 고체 촬상 장치의 제조 방법에 관해서 설명한다.
우선, 도 18 내지 도 23에 도시한 바와 같이, 제2 실시 형태와 같이, 포토다이오드의 신호 축적 영역(15)의 표면에 에피택셜 성장된 표면 실드 영역(21a)을 형성한다.
다음에, 도 26에 도시한 바와 같이, 감압 CVD법 등을 이용하여, 전면에 예를 들면 20 내지 50 ㎚의 막 두께를 갖는 실리콘 산화막(16)을 형성하고, 이 실리콘 산화막(16) 상에 예를 들면 50 내지 100 ㎚의 막 두께를 갖는 실리콘 질화막(17)을 형성한다. 또한, 실리콘 질화막(17)상에 감압 CVD법 등을 이용하여, 50 내지 100 ㎚의 막압을 갖는 실리콘 산화막(16b)을 형성한다. 그 후, 광리소그래피법에 의해 포토다이오드의 신호 축적 영역(15)의 상측에 광 레지스트막(도시하지 않음)을 형성한다. 이 광 레지스트막을 마스크로 하여, RIE 기술에 의해 실리콘 질화막(17) 및 실리콘 산화막(16)을 드라이 에칭하여, 포토다이오드의 신호 축적 영역(15) 상에 실리사이드 블록층(19)을 형성한다. 이 실리사이드 블록층(19)에 의해, 후의 실리사이드 공정에 있어서 표면 실드 영역(21a)의 실리사이드화가 방지된다.
다음에, 도 27에 도시한 바와 같이, 가속 전압이 예를 들면 10 내지 50 kV, 도우즈량이 예를 들면 1O13내지 1O15cm-2의 조건으로, 신호 축적 영역(15)과 동일 도전형 불순물 이온, 예를 들면 As 이온을 전면에 주입한다. 이에 따라, 실리사이드 블록층(19)으로 커버되어 있지 않은 영역의 선택 성장 실리콘층(31b, 31c)의 적어도 표면 부근이 비정질화된다.
다음에, 도 28에 도시한 바와 같이, 스퍼터링법 등에 의해, 전면에 예를 들면 20 내지 40 ㎚의 막 두께를 갖는 Ti막(도시하지 않음)을 형성하고, 이 Ti막 상에 예를 들면 10 내지 30 ㎚의 막 두께를 갖는 TiN막(도시하지 않음)을 형성한다. 다음에, 질소 분위기중에 있어서, 700 내지 800 ℃에서의 온도 조건으로, 30초 정도 어닐링을 행한다. 그 결과, 선택 성장 실리콘층(31b, 31c) 중의 실리콘과 Ti막중의 Ti가 반응하여, 선택 성장 실리콘층(31b, 31c)과 Ti막과의 계면에 Ti 실리사이드막(33a, 33b)이 형성된다. 그 후, 황산과 과산화수소수의 혼합액 등을 이용하여, TiN막 및 미반응의 Ti막을 에칭 제거한다. 이와 같이 하여, 실리사이드 블록층(19)으로 커버되어 있지 않은 선택 성장 실리콘층(31b, 31c) 상에 Ti 실리사이드막(33a, 33b)이 형성된 구조로 할 수 있다.
상기 제3 실시 형태에 따르면, 제1 실시 형태 및 제2 실시 형태와 마찬가지의 효과가 얻어진다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서, 여러가지 변형하여 실시하는 것이 가능하다.
이상 설명한 바와 같이 본 발명에 따르면, 소자의 성능을 향상시키는 것이 가능한 고체 촬상 장치 및 그 제조 방법을 제공할 수 있다.

Claims (17)

  1. 삭제
  2. 제1 도전형의 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막상에 선택적으로 형성된 판독 게이트 전극과,
    상기 판독 게이트 전극의 일단의 상기 반도체 기판의 표면에 형성된 제1 도전형과는 도전형이 다른 제2 도전형의 확산 영역과,
    상기 판독 게이트 전극의 타단의 상기 반도체 기판의 표면에 형성된 제1 도전형과는 도전형이 다른 제2 도전형의 신호 축적 영역과,
    상기 신호 축적 영역 상에 선택 에피택셜 성장시켜 형성된 제1 도전형의 표면 실드 영역
    을 포함하는 것을 특징으로 하는 고체 촬상 장치.
  3. 제2항에 있어서,
    제1 도전형의 반도체 기판이 웰층 또는 에피택셜층인 것을 특징으로 하는 고체 촬상 장치.
  4. 제2항에 있어서,
    상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층; 및
    상기 확산 영역 상에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  5. 제2항에 있어서,
    상기 확산 영역 상에 선택 에피택셜 성장시켜 형성된 엘리베이티드 소스·드레인(elevated source·drain)을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제2항에 있어서,
    상기 표면 실드 영역의 하면(下面)은 상기 판독 게이트 전극의 하면과 동일한 높이에 위치하고 있는 것을 특징으로 하는 고체 촬상 장치.
  10. 제4항에 있어서,
    상기 판독 게이트 전극과 소정 간격으로 이간(離間)하여 형성된 게이트 전극;
    상기 게이트 전극의 양단에 선택 에피택셜 성장시켜 형성된 엘리베이티드 소스·드레인 영역; 및
    상기 엘리베이티드 소스·드레인 영역 상에 형성된 금속 실리사이드층
    을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  11. 삭제
  12. 제1 도전형의 반도체 기판상에 제1 절연막을 형성하는 공정과,
    상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 선택적으로 형성하는 공정과,
    상기 소자 영역 상에 상기 제1 절연막을 사이에 두고 판독 게이트 전극을 형성하는 공정과,
    상기 판독 게이트 전극의 일단의 소자 영역의 표면에 제1 도전형과는 도전형이 다른 제2 도전형의 확산 영역을 형성하는 공정과,
    상기 판독 게이트 전극의 타단의 소자 영역의 표면에 제1 도전형과는 도전형이 다른 제2 도전형의 신호 축적 영역을 형성하는 공정과,
    상기 신호 축적 영역의 실리콘층을 선택 에피택셜 성장시켜 제1 도전형의 표면 실드 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  13. 제1 도전형의 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 선택적으로 형성하는 공정과,
    상기 소자 영역 상에 상기 제1 절연막을 사이에 두고 판독 게이트 전극을 형성하는 공정과,
    상기 판독 게이트 전극의 일단의 소자 영역의 표면에 제1 도전형과는 도전형이 다른 제2 도전형의 확산 영역을 형성하는 공정과,
    상기 판독 게이트 전극의 타단의 소자 영역의 표면에 제1 도전형과는 도전형이 다른 제2 도전형의 신호 축적 영역을 형성하는 공정과,
    상기 신호 축적 영역의 실리콘층을 선택 에피택셜 성장시켜 제1 도전형의 표면 실드 영역을 형성하는 공정과,
    전면에 제2 절연막을 형성하는 공정과,
    상기 확산 영역 상의 상기 선택 성장 실리콘층의 표면을 노출하도록 상기 제2 절연막을 제거하여, 상기 신호 축적 영역의 적어도 일부를 덮는 실리사이드 블록층을 형성하는 공정과,
    상기 표면이 노출된 확산 영역 상의 선택 성장 실리콘층에 금속 실리사이드층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    제1 도전형의 반도체 기판이 웰층 또는 에피택셜층인 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  15. 제12항 또는 제13항에 있어서,
    상기 표면 실드 영역은 이온 주입되어 있지 않은 실리콘층을 선택 성장한 후, 상기 선택 성장 실리콘층에 이온 주입 및 열처리함으로써 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  16. 제12항 또는 제13항에 있어서,
    상기 표면 실드 영역은 이온 주입되어 있는 실리콘층을 선택 성장함으로써 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 금속 실리사이드층을 형성한 후에, 상기 블록층을 제거하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
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