JP2594992B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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- H10F39/191—Photoconductor image sensors
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- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/80—Constructional details of image sensors
- H10F39/803—Pixels having integrated switching, control, storage or amplification elements
- H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は撮像装置に係り、特に半導体基板上に光変電
変換素子等を集積化した固体撮像装置に関する。
変換素子等を集積化した固体撮像装置に関する。
固体撮像素子は現行のテレビジョン放送で使用されて
いる撮像用電子管なみの解像力を備えていることが必要
である。このため、半導体基板上には垂直（列）方向に
500個，水平（行）方向に800〜1000個を配列した絵素
（光電変換素子）マトリツクスとそれに相当する走査素
子が必要となる。したがつて、上記固体撮像素子は高集
積化が可能なMOS大規模回路技術を用いて作られ、その
構成素子としては一般にCharge Coupled Device（以下C
CDとする）あるいはMOSトランジスタ等が使用されてい
る。
いる撮像用電子管なみの解像力を備えていることが必要
である。このため、半導体基板上には垂直（列）方向に
500個，水平（行）方向に800〜1000個を配列した絵素
（光電変換素子）マトリツクスとそれに相当する走査素
子が必要となる。したがつて、上記固体撮像素子は高集
積化が可能なMOS大規模回路技術を用いて作られ、その
構成素子としては一般にCharge Coupled Device（以下C
CDとする）あるいはMOSトランジスタ等が使用されてい
る。
以下、図面を用いてこの従来技術を説明する。
第２図は従来のMOS型固体撮像装置の原理的な構成を
示す回路図である。
示す回路図である。
光電変換素子はホストダイオード１で構成され、水平
・垂直方向の２次元状（マトリツクス状）に規則的に配
置される。ホトダイオード１は入射光に応じた信号電荷
を蓄積する。ホトダイオード１の各々には垂直スイッチ
用MOSトランジスタ（垂直MOST）４のソース側が接続さ
れる。水平一列の各垂直MOST4のゲートは垂直ゲート線
３を介して垂直走査回路２に接続される。垂直一列の各
垂直MOST4のドレイン側は垂直信号線８に接続される。
垂直MOST4は垂直走査回路２から出力される選択信号に
よつて開閉する。垂直信号線８の一端にはそれぞれ水平
スイツチ用MOSトランジスタイ（水平MOST）６のソース
側が接続される。水平MOST6のゲートは水平走査回路５
のゲート線に接続される。水平MOST6のドレイン側は水
平信号線９を介して、外部増幅器７に共通に接続され
る。水平MOST6は水平走査回路５からの選択信号によつ
て開閉する。
・垂直方向の２次元状（マトリツクス状）に規則的に配
置される。ホトダイオード１は入射光に応じた信号電荷
を蓄積する。ホトダイオード１の各々には垂直スイッチ
用MOSトランジスタ（垂直MOST）４のソース側が接続さ
れる。水平一列の各垂直MOST4のゲートは垂直ゲート線
３を介して垂直走査回路２に接続される。垂直一列の各
垂直MOST4のドレイン側は垂直信号線８に接続される。
垂直MOST4は垂直走査回路２から出力される選択信号に
よつて開閉する。垂直信号線８の一端にはそれぞれ水平
スイツチ用MOSトランジスタイ（水平MOST）６のソース
側が接続される。水平MOST6のゲートは水平走査回路５
のゲート線に接続される。水平MOST6のドレイン側は水
平信号線９を介して、外部増幅器７に共通に接続され
る。水平MOST6は水平走査回路５からの選択信号によつ
て開閉する。
以下、この固体撮像装置の動作を説明する。まず、水
平ブランキング期間中に、垂直走査回路２により選択さ
れた行の垂直ゲート線３の電圧が高くなり、その行の垂
直スイツチ４が一度に開き、信号電荷がホスダイオード
１から垂直信号線８に送られる。その後、水平走査期間
においては、水平走査回路５が動作し水平スイツチ６が
順次開閉し、信号電荷は順次素子外部の増幅器７により
増幅され出力端10から出力される。
平ブランキング期間中に、垂直走査回路２により選択さ
れた行の垂直ゲート線３の電圧が高くなり、その行の垂
直スイツチ４が一度に開き、信号電荷がホスダイオード
１から垂直信号線８に送られる。その後、水平走査期間
においては、水平走査回路５が動作し水平スイツチ６が
順次開閉し、信号電荷は順次素子外部の増幅器７により
増幅され出力端10から出力される。
第３図は第２図のホトダイオード１と垂直MOST4とか
らなる一画素子の断面構造を示す図である。第１導電型
の半導体基板11の上にはホトダイオード１を構成するた
めの第２導電型（半導体基板11とは異なる導電型）の不
純物領域14と、垂直MOST4のドレインを構成する第２導
電型の不純物領域16とが設けられている。ここで、不純
物領域14は垂直MOST4のソースとなる。半導体基板11の
表面には絶縁酸化膜12を介して、垂直MOST4のゲート電
極３′が設けられている。ドレインとなる不純物領域16
には垂直信号線８が接続されている。
らなる一画素子の断面構造を示す図である。第１導電型
の半導体基板11の上にはホトダイオード１を構成するた
めの第２導電型（半導体基板11とは異なる導電型）の不
純物領域14と、垂直MOST4のドレインを構成する第２導
電型の不純物領域16とが設けられている。ここで、不純
物領域14は垂直MOST4のソースとなる。半導体基板11の
表面には絶縁酸化膜12を介して、垂直MOST4のゲート電
極３′が設けられている。ドレインとなる不純物領域16
には垂直信号線８が接続されている。
この種の固体撮像装置は光電変換素子とスイツチ素子
とを一体化構造で製作できるMOS−LSI技術を用いている
ので、集積化が比較的容易であるという利点を有してい
る。この種の装置として関連するものには例えば特開昭
55−110476号公報が挙げられる。
とを一体化構造で製作できるMOS−LSI技術を用いている
ので、集積化が比較的容易であるという利点を有してい
る。この種の装置として関連するものには例えば特開昭
55−110476号公報が挙げられる。
次に、SOI（Silicon On Insulator）構造を採用した
固体撮像装置を説明する。これについては、アイ・イー
・テイー・エム86,テクニカルダイジエスト（1986年）3
69〜372頁（IEDM86,Tech.Dig.,pp369〜372）において論
じられている。
固体撮像装置を説明する。これについては、アイ・イー
・テイー・エム86,テクニカルダイジエスト（1986年）3
69〜372頁（IEDM86,Tech.Dig.,pp369〜372）において論
じられている。
このSOI固体撮像装置は回路的には第２図のものと同
じであるが、垂直MOST4の構造が異なる。第４図（ａ）
はこのSOI固体撮像装置の１画素の断面構造を示す図で
あり、第３図に対応して示してある。ｐ型シリコンから
なる半導体基板11内に熱酸化膜12及びp+拡散層17で分離
されたホトダイオード形成用の不純物領域（n+）14が設
けてある。この不純物領域n+層14からは、ソース19,ド
レイン20,ゲート３′より成る垂直MOSTが熱酸化膜12上
に延びている。ソース19は不純物領域14の右側端部にお
いて、表面接触にて接続されている。全体は保護膜18で
覆われており、ドレイン20には信号線８が接続されてい
る。ここで、ソース19,ドレイン20,ゲート３′より成る
垂直MOSTはSOI構造内に形成されているため、ドレイン2
0とｐ型シリコン基板11との間の寄生容量を小さくする
ことが可能である。従つて信号線８の寄生容量も小さく
なり、出力雑音レベルを抑圧することができる。これ
は、出力雑音電流の２乗は、信号線８の全容量に比例す
るためである。
じであるが、垂直MOST4の構造が異なる。第４図（ａ）
はこのSOI固体撮像装置の１画素の断面構造を示す図で
あり、第３図に対応して示してある。ｐ型シリコンから
なる半導体基板11内に熱酸化膜12及びp+拡散層17で分離
されたホトダイオード形成用の不純物領域（n+）14が設
けてある。この不純物領域n+層14からは、ソース19,ド
レイン20,ゲート３′より成る垂直MOSTが熱酸化膜12上
に延びている。ソース19は不純物領域14の右側端部にお
いて、表面接触にて接続されている。全体は保護膜18で
覆われており、ドレイン20には信号線８が接続されてい
る。ここで、ソース19,ドレイン20,ゲート３′より成る
垂直MOSTはSOI構造内に形成されているため、ドレイン2
0とｐ型シリコン基板11との間の寄生容量を小さくする
ことが可能である。従つて信号線８の寄生容量も小さく
なり、出力雑音レベルを抑圧することができる。これ
は、出力雑音電流の２乗は、信号線８の全容量に比例す
るためである。
第４図（ｂ）は第４図（ａ）に対応した１画素当りの
平面レイアウトを示す図である。ホトダイオード形成用
の不純物領域14の右端にSOI構造の垂直MOST4のオース19
が接しており、さらにこのSOI構造は、ホトダイオード
形成用の不純物領域14の外でソース19,ドレイン20,ゲー
ト３′より成る垂直MOSTを構成している。
平面レイアウトを示す図である。ホトダイオード形成用
の不純物領域14の右端にSOI構造の垂直MOST4のオース19
が接しており、さらにこのSOI構造は、ホトダイオード
形成用の不純物領域14の外でソース19,ドレイン20,ゲー
ト３′より成る垂直MOSTを構成している。
第４図（ｂ）にはSOI固体撮像装置の平面レイアウト
を示したが、第３図のMOS型固体撮像装置の場合もほぼ
これと同じであると考えてよい。
を示したが、第３図のMOS型固体撮像装置の場合もほぼ
これと同じであると考えてよい。
上記従来技術は、第３図及び第４図（ａ）の断面図及
び第４図（ｂ）の平面レイアウト図から明らかなよう
に、信号電荷読み出し用の垂直MOSTをホトダイオード１
形成用の不純物領域14の平面的近傍に設けている。従つ
て、この垂直MOSTが１画素当りに占める面積の割合を約
10％とした場合、素子全体として約10％の部分が、光電
変換に寄与しないことになる。また、ホトダイオードを
構成する不純物領域は、所定の信号雑音比（S/N比）を
得るために、一定の占有面積が必要である。従つて、固
体撮像装置の高解像度化を図る場合には、一画素当りの
占有面積をできる限り小さくすることが必要である。し
かしながら、上記従来技術のような構成のものでは、一
画素当りの占有面積にある程度の限界があるため、高解
像度化を図れないという問題点がある。
び第４図（ｂ）の平面レイアウト図から明らかなよう
に、信号電荷読み出し用の垂直MOSTをホトダイオード１
形成用の不純物領域14の平面的近傍に設けている。従つ
て、この垂直MOSTが１画素当りに占める面積の割合を約
10％とした場合、素子全体として約10％の部分が、光電
変換に寄与しないことになる。また、ホトダイオードを
構成する不純物領域は、所定の信号雑音比（S/N比）を
得るために、一定の占有面積が必要である。従つて、固
体撮像装置の高解像度化を図る場合には、一画素当りの
占有面積をできる限り小さくすることが必要である。し
かしながら、上記従来技術のような構成のものでは、一
画素当りの占有面積にある程度の限界があるため、高解
像度化を図れないという問題点がある。
本発明の目的は、１画素当りの占有面積を小さくし、
高解像度化に適した固体撮像装置を提供することにあ
る。
高解像度化に適した固体撮像装置を提供することにあ
る。
［問題を解決するための手段］ 上記目的は、半導体基板の表面に２次元状に設けられ
た光情報に応じた信号電荷を蓄積する複数個の光電変換
素子と、この光電変換素子に蓄積した信号電荷を読み出
す手段を有する固体撮像装置において、読み出し手段を
構成する素子の少なくとも１つを半導体基板の光電変換
素子領域上に絶縁物を介して設けた半導体領域内に形成
することによって達成できる。
た光情報に応じた信号電荷を蓄積する複数個の光電変換
素子と、この光電変換素子に蓄積した信号電荷を読み出
す手段を有する固体撮像装置において、読み出し手段を
構成する素子の少なくとも１つを半導体基板の光電変換
素子領域上に絶縁物を介して設けた半導体領域内に形成
することによって達成できる。
この場合、半導体領域の一部もしくは全部の光の入射
方向の厚さを、1000Å以下とすることができる。また、
読み出し手段を構成する能動素子及びスイッチ素子の内
の能動素子を半導体領域内に設け、スイッチ素子を光電
変換素子に隣接した半導体基板内に設けることができ
る。
方向の厚さを、1000Å以下とすることができる。また、
読み出し手段を構成する能動素子及びスイッチ素子の内
の能動素子を半導体領域内に設け、スイッチ素子を光電
変換素子に隣接した半導体基板内に設けることができ
る。
［作用］ 本発明によれば、受光部に蓄積された信号電荷を読み
出すための手段、或いは信号電荷を信号処理するための
手段を構成する能動素子を、従来例のように熱酸化膜に
よる画素分離領域上ではなく、ホトダイオードの上に形
成する。従って、画素分離領域を加工上可能な限り小さ
くすることができるために各画素を小型化でき、固体撮
像装置の高解像度化が可能となる。
出すための手段、或いは信号電荷を信号処理するための
手段を構成する能動素子を、従来例のように熱酸化膜に
よる画素分離領域上ではなく、ホトダイオードの上に形
成する。従って、画素分離領域を加工上可能な限り小さ
くすることができるために各画素を小型化でき、固体撮
像装置の高解像度化が可能となる。
以下、本発明の一実施例を第１図及び第５図により説
明する。第５図は本発明の一実施例の回路である。ｎ型
シリコン基板上のｐ型ウエル内に複数のホトダイオード
1,各ホトダイオード１を選択するための垂直MOSトラン
ジスタスイツチ４及び水平MOSトランジスタスイツチ
６′，ホトダイオード１に蓄られていた信号電荷を転送
するための水平信号線27,読み出しMOSトランジスタスイ
ツチ23,垂直信号線22等を設けたものであり、垂直信号
線22の先には、アンプ7,アンプの帰還抵抗24及び出力端
子25が設けてある。
明する。第５図は本発明の一実施例の回路である。ｎ型
シリコン基板上のｐ型ウエル内に複数のホトダイオード
1,各ホトダイオード１を選択するための垂直MOSトラン
ジスタスイツチ４及び水平MOSトランジスタスイツチ
６′，ホトダイオード１に蓄られていた信号電荷を転送
するための水平信号線27,読み出しMOSトランジスタスイ
ツチ23,垂直信号線22等を設けたものであり、垂直信号
線22の先には、アンプ7,アンプの帰還抵抗24及び出力端
子25が設けてある。
なお、垂直MOSトランジスタスイツチ４及び読み出しM
OSトランジスタスイツチ23は垂直走査回路２により垂直
ゲート線21を介して走査される。水平MOSトランジスタ
スイツチ６′は水平走査回路５により、水平ゲート線26
を介して走査される。本実施例の動作を以下に説明す
る。ホトダイオード１に入射した光によつて生じた信号
電荷はホトダイオード１内に蓄積される。この信号電荷
は、垂直走査回路２及び水平走査回路５によつて制御さ
れる垂直MOSトランジスタスイツチ４及び水平MOSトラン
ジスタスイツチ６′を介して、各ホトダイオード１から
順次読み出される。このようにしてホトダイオード１か
ら水平信号線27に読み出された信号電荷は、読み出しMO
Sトランジスタスイツチ23及び垂直信号線22を経てアン
プ７に入力され、出力端子25上に出力信号として生じ
る。
OSトランジスタスイツチ23は垂直走査回路２により垂直
ゲート線21を介して走査される。水平MOSトランジスタ
スイツチ６′は水平走査回路５により、水平ゲート線26
を介して走査される。本実施例の動作を以下に説明す
る。ホトダイオード１に入射した光によつて生じた信号
電荷はホトダイオード１内に蓄積される。この信号電荷
は、垂直走査回路２及び水平走査回路５によつて制御さ
れる垂直MOSトランジスタスイツチ４及び水平MOSトラン
ジスタスイツチ６′を介して、各ホトダイオード１から
順次読み出される。このようにしてホトダイオード１か
ら水平信号線27に読み出された信号電荷は、読み出しMO
Sトランジスタスイツチ23及び垂直信号線22を経てアン
プ７に入力され、出力端子25上に出力信号として生じ
る。
第１図は、第５図の１画素当りの断面構造及びその平
面レイアウトを示す図である。第１図（ｂ）において実
線で示した部分はシリコン基板上に設けられた構造であ
り、破線及び一点鎖線の部分はシリコン基板上に絶縁物
を挟んで形成されたシリコン領域内に設けられたいわゆ
るSOI（Silicon On Insulator）構造である。すなわ
ち、垂直MOSトランジスタスイツチ４のソースとなるホ
トダイオード1,形成用の不純物領域14,ゲート21,ドレイ
ン16はシリコン基板上11A,11Bに設けられており、水平M
OSトランジスタスイツチ６′のソース28,ゲート32,ドレ
イン29は絶縁酸化膜の上に設けられているSOI構造であ
る。なお、コンタクト33はシリコン基板11A,11BとSOI構
造の水平MOSトランジスタとを接続する。コンタクト30
は水平MOSトランジスタスイツチ６′のドレイン29と水
平信号線27とを接続し、コンタクト31は水平MOSトラン
ジスタスイツチ６′のゲート32と水平ゲート線26とを接
続する。なお、第１図（ｂ）においては、図を分かり易
くするために水平ゲート線26及び水平信号線27は省略し
てある。図からも明らかなように、本発明を用いて、SO
I構造上に設けた水平MOSトランジスタスイツチ６′をホ
トダイオード１上に配したことより、本実施例の構造は
従来技術のものよりも遥かに複雑であるにもかかわら
ず、画素の大きさは比較的小さくなるという効果があ
る。
面レイアウトを示す図である。第１図（ｂ）において実
線で示した部分はシリコン基板上に設けられた構造であ
り、破線及び一点鎖線の部分はシリコン基板上に絶縁物
を挟んで形成されたシリコン領域内に設けられたいわゆ
るSOI（Silicon On Insulator）構造である。すなわ
ち、垂直MOSトランジスタスイツチ４のソースとなるホ
トダイオード1,形成用の不純物領域14,ゲート21,ドレイ
ン16はシリコン基板上11A,11Bに設けられており、水平M
OSトランジスタスイツチ６′のソース28,ゲート32,ドレ
イン29は絶縁酸化膜の上に設けられているSOI構造であ
る。なお、コンタクト33はシリコン基板11A,11BとSOI構
造の水平MOSトランジスタとを接続する。コンタクト30
は水平MOSトランジスタスイツチ６′のドレイン29と水
平信号線27とを接続し、コンタクト31は水平MOSトラン
ジスタスイツチ６′のゲート32と水平ゲート線26とを接
続する。なお、第１図（ｂ）においては、図を分かり易
くするために水平ゲート線26及び水平信号線27は省略し
てある。図からも明らかなように、本発明を用いて、SO
I構造上に設けた水平MOSトランジスタスイツチ６′をホ
トダイオード１上に配したことより、本実施例の構造は
従来技術のものよりも遥かに複雑であるにもかかわら
ず、画素の大きさは比較的小さくなるという効果があ
る。
第１図（ａ）は、第１図（ｂ）のＡ−Ａ′における断
面図である。ｎ型シリコン基板11B上に形成されたｐウ
エル11A内に、熱酸化膜12A及びp+拡散層17で分離された
ホトダイオード１を形成する不純物領域ｎ層14及び垂直
MOSトランジスタスイツチ４のゲート21,ドレイン16が設
けられる。さらにホトダイオード１形成用の不純物領域
14の上には絶縁層12Bが形成される。この絶縁層12B上に
形成されたシリコン領域内にソース28,ゲート32,ドレイ
ン29より成る水平MOSトランジスタスイツチ６′が設け
られている。なお、18A,18Bは絶縁膜であり、^30は水平
信号線27へのコンタクトである。
面図である。ｎ型シリコン基板11B上に形成されたｐウ
エル11A内に、熱酸化膜12A及びp+拡散層17で分離された
ホトダイオード１を形成する不純物領域ｎ層14及び垂直
MOSトランジスタスイツチ４のゲート21,ドレイン16が設
けられる。さらにホトダイオード１形成用の不純物領域
14の上には絶縁層12Bが形成される。この絶縁層12B上に
形成されたシリコン領域内にソース28,ゲート32,ドレイ
ン29より成る水平MOSトランジスタスイツチ６′が設け
られている。なお、18A,18Bは絶縁膜であり、^30は水平
信号線27へのコンタクトである。
さて、ここで、水平MOSトランジスタスイツチ６′を
形成するシリコン領域は、この深さ方向の厚さは薄い方
が望ましく、実際には1000Å以下とするのが良い。この
ことについて以下に述べる。固体撮像装置に入射した光
のうち、実際に信号電荷を生じるものはホトダイオード
１内で半導体に吸収されたものだけである。従つてホト
ダイオード１の上に半導体領域を設けた場合、この半導
体領域で吸収される光の分だけ、固体撮像装置の感度は
低下することになる。しかしながら、この感度の低下
量、すなわちこの半導体領域で吸収される光の量は、光
の波長及びこの半導体領域の厚さに依存する。これを示
したのが第６図及び第７図である。第６図はヒトの比視
感度特性を示したものであり、横軸に光の波長をとり、
縦軸に比視感度をとつたものである。第７図からは、ヒ
トの可視領域が光の波長にして400nmから690nm程度であ
ることが分かる。同時にヒトの視感度は555nm近傍で最
も高く、その前後の波長では急激に低下することも分か
る。即ち、ヒトの視覚においては、波長555nm近傍の光
のS/Nが最も重要である。第７図は、この波長555nmの光
について、シリコン（Si）薄膜を光が透過した層の減衰
量を示したものである。横軸はSi薄膜の膜厚を、縦軸は
光の減衰量を示している。第７図から明らかなように、
膜厚を薄くするに従つて光の減衰量は小さくなる。従つ
て透過する光の量は増加する。そして、Si薄膜の膜厚が
1000Å以下であれば、殆んどの光は透過してしまう。以
上より、ホトダイオード１の上に形成されたシリコン領
域についても、その深さ方向の厚さを1000Å以下とする
ことによつて、このシリコン領域の存在によるホトダイ
オードの感度低下を、ヒトの視覚では無視できる程度の
量に抑えることができる。
形成するシリコン領域は、この深さ方向の厚さは薄い方
が望ましく、実際には1000Å以下とするのが良い。この
ことについて以下に述べる。固体撮像装置に入射した光
のうち、実際に信号電荷を生じるものはホトダイオード
１内で半導体に吸収されたものだけである。従つてホト
ダイオード１の上に半導体領域を設けた場合、この半導
体領域で吸収される光の分だけ、固体撮像装置の感度は
低下することになる。しかしながら、この感度の低下
量、すなわちこの半導体領域で吸収される光の量は、光
の波長及びこの半導体領域の厚さに依存する。これを示
したのが第６図及び第７図である。第６図はヒトの比視
感度特性を示したものであり、横軸に光の波長をとり、
縦軸に比視感度をとつたものである。第７図からは、ヒ
トの可視領域が光の波長にして400nmから690nm程度であ
ることが分かる。同時にヒトの視感度は555nm近傍で最
も高く、その前後の波長では急激に低下することも分か
る。即ち、ヒトの視覚においては、波長555nm近傍の光
のS/Nが最も重要である。第７図は、この波長555nmの光
について、シリコン（Si）薄膜を光が透過した層の減衰
量を示したものである。横軸はSi薄膜の膜厚を、縦軸は
光の減衰量を示している。第７図から明らかなように、
膜厚を薄くするに従つて光の減衰量は小さくなる。従つ
て透過する光の量は増加する。そして、Si薄膜の膜厚が
1000Å以下であれば、殆んどの光は透過してしまう。以
上より、ホトダイオード１の上に形成されたシリコン領
域についても、その深さ方向の厚さを1000Å以下とする
ことによつて、このシリコン領域の存在によるホトダイ
オードの感度低下を、ヒトの視覚では無視できる程度の
量に抑えることができる。
また、本実施例では、、各ホトダイオード１毎に設け
られている垂直，水平両MOSトランジスタスイツチ4,6′
の内、ホトダイオード１に近い方のスイツチ、すなわち
垂直MOSトランジスタスイツチ４を、シリコン基板上に
設けている。これは、一般にSOI構造上に設けたMOSトラ
ンジスタスイツチはオフ時のリーク電流が大きいため、
垂直，水平両方のMOSトランジスタスイツチをSOI構造上
に設けると、出力信号のS/Nが劣化するからである。
られている垂直，水平両MOSトランジスタスイツチ4,6′
の内、ホトダイオード１に近い方のスイツチ、すなわち
垂直MOSトランジスタスイツチ４を、シリコン基板上に
設けている。これは、一般にSOI構造上に設けたMOSトラ
ンジスタスイツチはオフ時のリーク電流が大きいため、
垂直，水平両方のMOSトランジスタスイツチをSOI構造上
に設けると、出力信号のS/Nが劣化するからである。
以下、本発明の他の実施例を第８図及び第９図により
説明する。第８図は本発明の他の実施例を示す回路図で
ある。複数のホトダイオード31,各ホトダイオード31の
信号電荷を読み出すためのホトゲートMOSトランジスタ
スイツチ32,信号電荷を増幅するための画素アンプMOSト
ランジスタ34,信号電荷をリセツトするためのリセツトM
OSトランジスタスイツチ36等が各画素毎に設けられてい
る。また増幅された信号電荷を転送するための垂直信号
線48、この転送されてきた信号電荷をスイツチ49,50を
介して蓄積するための蓄積容量51,52等が縦方向の各列
毎に設けられている。さらにスイツチ49,50を各々横方
向に接続し、帰還抵抗58を有する出力アンプ57,出力端
子59へとつながる水平信号線55,56等が設けられてい
る。なお、ホトゲートMOSトランジスタスイツチ32はホ
トゲート選択回路61によりホトゲート線47を介して走査
される。画素アンプMOSトランジスタ34のドレイン及び
リセツトMOSトランジスタスイツチ36のドレインは、画
素アンプ選択回路60によりドレイン線46を介して走査さ
れる。またリセツトMOSトランジスタ36のゲートに接続
されている垂直信号線48は、スイツチ53を介してリセツ
トゲート線54に接続している。
説明する。第８図は本発明の他の実施例を示す回路図で
ある。複数のホトダイオード31,各ホトダイオード31の
信号電荷を読み出すためのホトゲートMOSトランジスタ
スイツチ32,信号電荷を増幅するための画素アンプMOSト
ランジスタ34,信号電荷をリセツトするためのリセツトM
OSトランジスタスイツチ36等が各画素毎に設けられてい
る。また増幅された信号電荷を転送するための垂直信号
線48、この転送されてきた信号電荷をスイツチ49,50を
介して蓄積するための蓄積容量51,52等が縦方向の各列
毎に設けられている。さらにスイツチ49,50を各々横方
向に接続し、帰還抵抗58を有する出力アンプ57,出力端
子59へとつながる水平信号線55,56等が設けられてい
る。なお、ホトゲートMOSトランジスタスイツチ32はホ
トゲート選択回路61によりホトゲート線47を介して走査
される。画素アンプMOSトランジスタ34のドレイン及び
リセツトMOSトランジスタスイツチ36のドレインは、画
素アンプ選択回路60によりドレイン線46を介して走査さ
れる。またリセツトMOSトランジスタ36のゲートに接続
されている垂直信号線48は、スイツチ53を介してリセツ
トゲート線54に接続している。
本実施例の動作を以下に説明する。ホトダイオード31
に入射した光によつて生じ、ホトダイオード31内に蓄積
された信号電荷は、次の手順で出力信号を生じる。まず
始めにこれから読み出される横方向一列の画素列につい
て、水平帰線期間の始めにドレイン線46を高レベル電圧
VHにする。次いで一列になつているスイツチ53を全てオ
ンにする。このとき、予めリセツトゲート線54には高レ
ベル電圧VHを印加しておく。すると、リセツトMOSトラ
ンジスタスイツチ36が開き、画素アンプMOSトランジス
タ34のゲート電圧は（VH−VTHR）にリセツトされる。た
だしVTHRはリセツトMOSトランジスタスイツチ36のしき
い値電圧であり、VHと共に正の値をとるものとする。次
いでスイツチ53はオフ、即ち接地電位に一旦落ちて垂直
信号線48の電圧をVHから低電位に落とした後、フローテ
ィングとなる。ここで垂直信号線48の電圧は、画素アン
プMOSトランジスタ34によつて、スイツチ53がフローテ
ィングになると共に、（VH−VTHR−VTHA）にまで回復す
ることになるので、スイツチ53のオフは必ずしも接地電
位でなくとも、垂直信号線48の電圧を（VH−VTHR−
VTHA）近傍にするような電位以下であればよい。なお、
VTHAは、画素アンプMOSトランジスタ34のしきい値電圧
であり、正の値をとるものとする。次いでスイツチ49が
蓄積容量51と垂直信号線48とを導通させることにより、
蓄積容量51の電圧は（VH−VTHR−VTHA）になる。スイツ
チ49が再びフローテイングになることにより、以上でリ
セツト電圧レベルの蓄積容量51への読み出しが完了す
る。さて、次いで注目している横方向一列の画素列につ
いて、一本のホトゲート線47に接続されたホトゲートMO
Sトランジスタスイツチ32がオンになると、ホトダイオ
ード31内に蓄積されていた信号電荷は、画素アンプMOS
トランジスタ34のゲートに読み出される。このとき、信
号電荷の読み出された後のホトダイオード31は、読み残
し電荷のない完全空乏化された状態となるようにホトダ
イオード31を設計しておくと、残像や雑音の抑圧等の特
性向上が図れる。ここで、読み出された信号電荷を−Q
s,また画素アンプMOSトランジスタ34のゲートについて
いる全容量をCAとすると、画素アンプMOSトランジスタ3
4のゲート電圧は（VH−VTHR−Qs/CA）となる。このとき
にはリセツトMOSトランジスタスイツチ36はオンしては
ならないので、 VTHR＋VTHA＞Qs/CA …（１） の関係が成立している必要がある。次いでスイツチ53を
オフ、即ち接地電位に一旦落とした後にフローテイング
にすることにより、垂直信号線48の電位は（VH−VTHR＋
VTHA−Qs/CA）になる。ただし、スイツチ53のオフが必
ずしも接地電位でなくとも構わないことは、前述のオフ
の時と同様である。次いでスイツチ50が蓄積容量52と垂
直信号線48とを導通させることにより、蓄積容量52の電
圧も（VH−VTHR−VTHA−Qs/CA）になる。スイツチ50が
再びフローテイングになることにより、以上で信号電圧
レベルの蓄積容量52への読み出しが完了する。ここまで
が、映像出力の水平帰線期間内の動作である。信号の出
力期間内には、以下の動作を行う。始めにスイツチ49が
蓄積容量51と水平信号線55とを導通させることにより、
蓄積容量51のリセツトと同時に、リセツト電圧レベルに
対応した電荷が出力アンプ57に入力され、出力端子59に
リセツト出力が得られる。次いでスイツチ50が蓄積容量
52と水平信号線56とを導通させることにより、蓄積容量
52のリセツトと同時に、信号電圧レベルに対応した電荷
が出力アンプ57に入力され、出力端子59に信号出力が得
られる。出力端子59に出力された、これらのリセツト出
力と信号出力の差をとることにより、最終的に１画素分
の出力を得ることができる。従つて、以上の動作を水平
方向に各蓄積容量51,52毎に繰り返して行けば、一水平
平走査線に対応する出力を得ることができる。なお、本
実施例においては、上記のように各リセツト出力と信号
出力との差をとることにより、リセツトMOSトランジス
タスイツチ36が発生させるリセツト雑音、及び画素アン
プ型固体撮像装置で通常問題になる各トランジスタの画
素間でのしきい値電圧のばらつきに起因する固体パター
ン雑音等を回避することができる。
に入射した光によつて生じ、ホトダイオード31内に蓄積
された信号電荷は、次の手順で出力信号を生じる。まず
始めにこれから読み出される横方向一列の画素列につい
て、水平帰線期間の始めにドレイン線46を高レベル電圧
VHにする。次いで一列になつているスイツチ53を全てオ
ンにする。このとき、予めリセツトゲート線54には高レ
ベル電圧VHを印加しておく。すると、リセツトMOSトラ
ンジスタスイツチ36が開き、画素アンプMOSトランジス
タ34のゲート電圧は（VH−VTHR）にリセツトされる。た
だしVTHRはリセツトMOSトランジスタスイツチ36のしき
い値電圧であり、VHと共に正の値をとるものとする。次
いでスイツチ53はオフ、即ち接地電位に一旦落ちて垂直
信号線48の電圧をVHから低電位に落とした後、フローテ
ィングとなる。ここで垂直信号線48の電圧は、画素アン
プMOSトランジスタ34によつて、スイツチ53がフローテ
ィングになると共に、（VH−VTHR−VTHA）にまで回復す
ることになるので、スイツチ53のオフは必ずしも接地電
位でなくとも、垂直信号線48の電圧を（VH−VTHR−
VTHA）近傍にするような電位以下であればよい。なお、
VTHAは、画素アンプMOSトランジスタ34のしきい値電圧
であり、正の値をとるものとする。次いでスイツチ49が
蓄積容量51と垂直信号線48とを導通させることにより、
蓄積容量51の電圧は（VH−VTHR−VTHA）になる。スイツ
チ49が再びフローテイングになることにより、以上でリ
セツト電圧レベルの蓄積容量51への読み出しが完了す
る。さて、次いで注目している横方向一列の画素列につ
いて、一本のホトゲート線47に接続されたホトゲートMO
Sトランジスタスイツチ32がオンになると、ホトダイオ
ード31内に蓄積されていた信号電荷は、画素アンプMOS
トランジスタ34のゲートに読み出される。このとき、信
号電荷の読み出された後のホトダイオード31は、読み残
し電荷のない完全空乏化された状態となるようにホトダ
イオード31を設計しておくと、残像や雑音の抑圧等の特
性向上が図れる。ここで、読み出された信号電荷を−Q
s,また画素アンプMOSトランジスタ34のゲートについて
いる全容量をCAとすると、画素アンプMOSトランジスタ3
4のゲート電圧は（VH−VTHR−Qs/CA）となる。このとき
にはリセツトMOSトランジスタスイツチ36はオンしては
ならないので、 VTHR＋VTHA＞Qs/CA …（１） の関係が成立している必要がある。次いでスイツチ53を
オフ、即ち接地電位に一旦落とした後にフローテイング
にすることにより、垂直信号線48の電位は（VH−VTHR＋
VTHA−Qs/CA）になる。ただし、スイツチ53のオフが必
ずしも接地電位でなくとも構わないことは、前述のオフ
の時と同様である。次いでスイツチ50が蓄積容量52と垂
直信号線48とを導通させることにより、蓄積容量52の電
圧も（VH−VTHR−VTHA−Qs/CA）になる。スイツチ50が
再びフローテイングになることにより、以上で信号電圧
レベルの蓄積容量52への読み出しが完了する。ここまで
が、映像出力の水平帰線期間内の動作である。信号の出
力期間内には、以下の動作を行う。始めにスイツチ49が
蓄積容量51と水平信号線55とを導通させることにより、
蓄積容量51のリセツトと同時に、リセツト電圧レベルに
対応した電荷が出力アンプ57に入力され、出力端子59に
リセツト出力が得られる。次いでスイツチ50が蓄積容量
52と水平信号線56とを導通させることにより、蓄積容量
52のリセツトと同時に、信号電圧レベルに対応した電荷
が出力アンプ57に入力され、出力端子59に信号出力が得
られる。出力端子59に出力された、これらのリセツト出
力と信号出力の差をとることにより、最終的に１画素分
の出力を得ることができる。従つて、以上の動作を水平
方向に各蓄積容量51,52毎に繰り返して行けば、一水平
平走査線に対応する出力を得ることができる。なお、本
実施例においては、上記のように各リセツト出力と信号
出力との差をとることにより、リセツトMOSトランジス
タスイツチ36が発生させるリセツト雑音、及び画素アン
プ型固体撮像装置で通常問題になる各トランジスタの画
素間でのしきい値電圧のばらつきに起因する固体パター
ン雑音等を回避することができる。
第９図は、第８図の１画素当りの断面構造及びその平
面レイアウトを示す図である。第９図においては、第１
図と同様に実線で示した部分はシリコン基板上に設けら
れた構造であり、破線及び一点鎖線の部分はシリコン基
板上に絶縁物を挟んで形成されたシリコン領域内に設け
られた、いわゆるSOI構造である。すなわち、ホトゲー
トMOSトランジスタスイツチ32のソースとなるホトダイ
オード31,ゲード32G,ドレイン33Dはシリコン基板41,42
上に設けられている。画素アンプMOSトランジスタ34の
ソース62,チヤネル35,ゲート34G（36S），ドレイン63、
及びリセツトMOSトランジスタスイツチ36のソース36S
（34G），ゲート36G,ドレイン37はSOI構造になつてい
る。なお、64はシリコン基板とSOI構造とをつなぐコン
タクトである。65は画素アンプMOトランジスタ34のソー
ス62と垂直信号線48とのコンタクト、66はドレイン63と
ドレイン線46とのコンタクト、67はリセツトMOSトラン
ジスタスイツチ36のゲート36Gと垂直信号線48とのコン
タクト、68はドレイン37とドレイン線46とのコンタクト
である。なお、第９図においても、図を分かり易くする
ために、垂直信号線48とドレイン線46とは省略してあ
る。
面レイアウトを示す図である。第９図においては、第１
図と同様に実線で示した部分はシリコン基板上に設けら
れた構造であり、破線及び一点鎖線の部分はシリコン基
板上に絶縁物を挟んで形成されたシリコン領域内に設け
られた、いわゆるSOI構造である。すなわち、ホトゲー
トMOSトランジスタスイツチ32のソースとなるホトダイ
オード31,ゲード32G,ドレイン33Dはシリコン基板41,42
上に設けられている。画素アンプMOSトランジスタ34の
ソース62,チヤネル35,ゲート34G（36S），ドレイン63、
及びリセツトMOSトランジスタスイツチ36のソース36S
（34G），ゲート36G,ドレイン37はSOI構造になつてい
る。なお、64はシリコン基板とSOI構造とをつなぐコン
タクトである。65は画素アンプMOトランジスタ34のソー
ス62と垂直信号線48とのコンタクト、66はドレイン63と
ドレイン線46とのコンタクト、67はリセツトMOSトラン
ジスタスイツチ36のゲート36Gと垂直信号線48とのコン
タクト、68はドレイン37とドレイン線46とのコンタクト
である。なお、第９図においても、図を分かり易くする
ために、垂直信号線48とドレイン線46とは省略してあ
る。
さらに第９図（ｂ）のＢ−Ｂ″における断面図が第９
図（ａ）に示してある。ｎ型シリコン基板41上に形成さ
れたｐウエル42内に、熱酸化膜39及びｐ型拡散層40で分
離されたホトダイオードｎ層31及びホトゲートMOSトラ
ンジスタスイツチ32のゲート32G,ドレイン33Dが設けら
れており、さらにホトダイオード31の上には、絶縁層43
を挟んで形成されたシリコン領域内にソース36S,ゲート
36G,ドレイン37より成るリセットMOSトランジスタスイ
ツチ36が設けられると共に、上記ソース36Sは画素アン
プMOSトランジスタ34のゲート34Gをも兼ねている。な
お、44,45は絶縁膜であり、38はドレイン線46である。
図（ａ）に示してある。ｎ型シリコン基板41上に形成さ
れたｐウエル42内に、熱酸化膜39及びｐ型拡散層40で分
離されたホトダイオードｎ層31及びホトゲートMOSトラ
ンジスタスイツチ32のゲート32G,ドレイン33Dが設けら
れており、さらにホトダイオード31の上には、絶縁層43
を挟んで形成されたシリコン領域内にソース36S,ゲート
36G,ドレイン37より成るリセットMOSトランジスタスイ
ツチ36が設けられると共に、上記ソース36Sは画素アン
プMOSトランジスタ34のゲート34Gをも兼ねている。な
お、44,45は絶縁膜であり、38はドレイン線46である。
本実施例においても、ホトダイオード31の上に設けて
いるシリコン領域の深さ方向の厚さを、1000Å以下とす
ることが望ましいことは、先の実施例と同様である。
いるシリコン領域の深さ方向の厚さを、1000Å以下とす
ることが望ましいことは、先の実施例と同様である。
また、本実施例においても、ホトダイオードに直接接
続しているMOSトランジスタスイツチ、即ちホトゲートM
OSトランジスタスイツチ32は、SOI上ではなくSi基板上
に設けているが、これはMOSトランジスタスイツチのオ
フ時のリーク電流によつて出力信号のS/Nが劣化するこ
とを避けるためであるのも、先の実施例と同様である。
続しているMOSトランジスタスイツチ、即ちホトゲートM
OSトランジスタスイツチ32は、SOI上ではなくSi基板上
に設けているが、これはMOSトランジスタスイツチのオ
フ時のリーク電流によつて出力信号のS/Nが劣化するこ
とを避けるためであるのも、先の実施例と同様である。
なお、これらの実施例に対し、n,pの不純物導電性を
逆にしても、電圧の正負を逆にすれば良いこと、実施例
では画素数を２×２に仮定していたが、任意のｍ×ｎ画
素として良いこと、実施例では半導体をシリコンとして
いたが、半導体の種類を変えても同様な考察のできるこ
とは言うまでもない。
逆にしても、電圧の正負を逆にすれば良いこと、実施例
では画素数を２×２に仮定していたが、任意のｍ×ｎ画
素として良いこと、実施例では半導体をシリコンとして
いたが、半導体の種類を変えても同様な考察のできるこ
とは言うまでもない。
本発明によれば、画素分離領域を加工上可能な限り小
さくすることができるために各画素を小型化でき、固体
撮像装置の高解像度化が容易である。
さくすることができるために各画素を小型化でき、固体
撮像装置の高解像度化が容易である。
第１図は本発明の一実施例である固体撮像装置の１画素
当たりの断面構造及びその平面レイアウトを示す図、第
２図は従来のMOS型固体撮像装置の原理的な構成を示す
回路図、第３図は第２図の一画素の断面構成を示す図、
第４図は従来のSOI固体撮像装置の１画素当たりの断面
構造及びその平面レイアウトを示す図、第５図は本発明
の一実施例である固体撮像装置の構成を示す回路図、第
６図は人の比視感度特性を示す図、第７図はシリコン薄
膜の光減衰量を示す図、第８図及び第９図は本発明の他
の実施例を示す図である。
当たりの断面構造及びその平面レイアウトを示す図、第
２図は従来のMOS型固体撮像装置の原理的な構成を示す
回路図、第３図は第２図の一画素の断面構成を示す図、
第４図は従来のSOI固体撮像装置の１画素当たりの断面
構造及びその平面レイアウトを示す図、第５図は本発明
の一実施例である固体撮像装置の構成を示す回路図、第
６図は人の比視感度特性を示す図、第７図はシリコン薄
膜の光減衰量を示す図、第８図及び第９図は本発明の他
の実施例を示す図である。
Claims (3)
- 【請求項１】半導体基板の表面に２次元状に設けられた
光情報に応じた信号電荷を蓄積する複数個の光電変換素
子と、この光電変換素子に蓄積した上記信号電荷を読み
出す手段を有する固体撮像装置において、上記読み出し
手段を構成する素子の少なくとも１つは上記半導体基板
の光電変換素子領域上に絶縁物を介して設けられた半導
体領域内に形成されていることを特徴とする固体撮像装
置。 - 【請求項２】特許請求の範囲第１項において、前記半導
体領域の一部もしくは全部の光の入射方向の厚さが、10
00Å以下であることを特徴とする固体撮像装置。 - 【請求項３】特許請求の範囲第１項において、前記読み
出し手段は、前記光電変換素子に対応して設けられた能
動素子及びスイッチ素子からなり、このスイッチ素子は
前記光電変換素子に隣接した前記半導体基板内に設けら
れ、上記能動素子は前記半導体領域内に設けられている
ことを特徴とする固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305637A JP2594992B2 (ja) | 1987-12-04 | 1987-12-04 | 固体撮像装置 |
| US07/278,844 US4954895A (en) | 1987-12-04 | 1988-12-02 | Solid-state imaging device including photoelectric conversion elements integrated at a surface of a semiconductor substrate |
| KR1019880016107A KR890011120A (ko) | 1987-12-04 | 1988-12-03 | 고체촬상소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305637A JP2594992B2 (ja) | 1987-12-04 | 1987-12-04 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01147861A JPH01147861A (ja) | 1989-06-09 |
| JP2594992B2 true JP2594992B2 (ja) | 1997-03-26 |
Family
ID=17947527
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