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KR100336586B1 - 액티브매트릭스기판및그제조방법 - Google Patents

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KR100336586B1
KR100336586B1 KR1019970030459A KR19970030459A KR100336586B1 KR 100336586 B1 KR100336586 B1 KR 100336586B1 KR 1019970030459 A KR1019970030459 A KR 1019970030459A KR 19970030459 A KR19970030459 A KR 19970030459A KR 100336586 B1 KR100336586 B1 KR 100336586B1
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가쯔히로 가와이
신야 야마까와
마사야 오까모또
다까유끼 시마다
미끼오 가따야마
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

액티브 매트릭스 기판은, 절연성 기판, 상기 절연성 기판 상에 격자 상으로 배선된 복수의 주사선 및 신호선, 상기 주사선과 신호선으로 둘러싸인 영역 각각에 배치된 화소 전극, 상기 주사선, 신호선 및 화소 전극에 각각 전기적으로 접속된 스위칭 소자와, 상기 주사선 및 신호선 중 적어도 임의의 2개의 배선을 전기적으로 접속함과 더불어 자신에게 인가되는 전압에 대응하여 자신의 저항값을 가변적으로 제어하는 저항 제어 소자를 포함하고 있다. 이것에 의해, 특별히 제조 공정을 증가시키는 일없이, 액티브 매트릭스 기판의 정전기에 대한 마진을 확대하고 제조상의 배율을 향상시킬 수 있게 된다.

Description

액티브 매트릭스 기판 및 그 제조 방법{ACTIVE MATRIX SUBSTRATE AND PRODUCING METHOD OF THE SAME}
본 발명은 스위칭 소자로서 박막 트랜지스터 등의 비선형 소자가 매트릭스 형상으로 형성된 액티브 매트릭스 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정 표시 소자는 매트릭스 형상으로 배치된 화소 전극을 선택 구동함으로써 표시 패턴이 화면상에 형성된다. 즉, 상기 액정 표시 소자는 선택된 화소 전극, 이것에 대향하는 대향 전극과의 사이에 전압이 인가되면, 이들 전극 사이에 개재하는 표시 매체인 액정 광학적 변조가 수행되고, 이 광학적 변조가 표시 패턴으로서 시인되도록 되어 있다.
상기 화소 전극의 구동 방식으로서는, 개개로 독립하여 매트릭스 상에 배치된 화소 전극 각각에 스위칭 소자를 연결하고, 이들 스위칭 소자를 ON/OFF함으로써 화소 전극을 구동하는 액티브 매트릭스 구동 방식이 알려져 있다. 상기 스위칭 소자로서는 박막 트랜지스터(이하, TFT라 한다), MIM(metal insulator metal) 소자,MOS(metal oxide semiconductor) 트랜지스터 소자, 다이오드 등의 비선형 소자가 있다.
예를 들면 상기 스위칭 소자로서 TFT를 이용한 액티브 매트릭스 기판은 도 15에 도시한 바와 같이, 서로 평행으로 배열된 복수의 주사선(104…)에 직교하고 복수의 신호선(105…)이 배설된 구조로 되어 있다.
상기 주사선(104)과 신호선(105)으로 둘러싸인 직사각형의 각 영역에는 화소 전극(102)이 배치되어 있다. 또, 주사선(104)과 신호선(105)과의 교차부 근방에는 스위칭 소자로서 기능하는 TFT(101)가 형성되어 있다.
상기 TFT(101)는 주사선(104)과 전기적으로 접속된 게이트 전극(101g), 신호선(105)과 전기적으로 접속된 소스 전극(101s), 화소 전극(102)과 전기적으로 접속된 드레인 전극(101d)으로 구성되어 있다.
그런데, 상기 TFT(101) 등의 스위칭 소자는 도전체층, 반도체층, 절연층의 성막 및 에칭의 공정을 반복하여 제조된다. 이 때문에, 제조 과정이나 제조 장치 사이의 운반 공정에 있어서 자주 정전기가 발생하고 이것이 원인이 되어 기판에 형성되는 스위칭 소자 등이 파괴될 우려가 있다.
그래서, 종래로부터 제조 중에 생기는 정전기로부터 스위칭 소자 등을 보호하기 위해 각종 방법이 제안되고 있다.
예를 들면 특개소63-106788호 공보에는 도 16에 도시하는 바와 같이 액티브 매트릭스부(103)의 주사 배선(104…)에 접속된 주사선 입력 단자(106…)와, 액티브 매트릭스부(103)의 신호 배선(105…)에 접속된 신호선 입력 단자(107…)와의 모든입력 단자를 전기적으로 접속하기 위해 도전체 쇼트링(108)을 형성하고, 주사선 입력 단자(106) 또는 신호선 입력 단자(107)의 어느 입력 단자로부터 입력된 정전기를 각 입력 단자에 분산시키는 방법이 개시되어 있다.
즉, 주사선 입력 단자(106) 또는 신호선 입력 단자(107)의 어느 입력 단자로부터 정전기가 입력되었을 경우, 이 정전기는 각 입력 단자를 전기적으로 접속하고 있는 도전체 쇼트링(108)에 의해 각 입력 단자에 분산된다. 이 때문에, 주사선 입력 단자(106)로부터 침입한 정전기는 주사 배선(104)에 접속된 스위칭 소자(101) 및 화소 전극(102)에 영향을 미치지 않게 된다.
그런데, 도 16에 도시한 바와 같이, 입력 단자끼리를 도전체 쇼트링(108)으로 접속하였을 경우, 구동용 드라이버를 각 입력 단자에 실장하기 전에 상기 도전체 쇼트링(108)을 제거할 필요가 있다. 이 때문에 구동용 드라이버를 실장한 후의 공정에서는 정전기를 방지하기 위한 수단이 없고, 기판 상에 형성된 스위칭 소자 등이 정전기에 의해 파괴될 염려가 있다.
그러므로, 상기 공보에는 제조 중에 생기는 정전기로부터 스위칭 소자 등을 보호하기 위한 다른 방법으로서는, 예를 들면 도 17에 도시한 바와 같이 액티브 매트릭스부(103)와 주사선 입력 단자(106…) 및 신호선 입력 단자(107…)와의 사이의 주사 배선(104…) 및 신호 배선(105…)끼리를 고저항의 반도체로 이루어지는 고저항 반도체 쇼트링(109)에 의해서 전기적으로 접속하고, 주사선 입력 단자(106) 또는 신호선 입력 단자(107)의 어느 입력 단자로부터 입력된 정전기를 각 입력 단자에 분산시키는 방법이 있다.
즉, 주사선 입력 단자(106) 또는 신호선 입력 단자(107)의 어느 입력 단자로 부터 정전기가 입력되었을 경우, 이 정전기는 고저항 반도체 쇼트링(109)에 의해 주사 배선(104…)과 신호 배선(105…)을 통해서 다른 입력 단자에 분산된다.
이것에 의해, 각 배선 끼리를 고저항 반도체 쇼트링(109)으로 접속하였을 경우, 구동용의 드라이버를 각 입력 단자에 실장하기 전에 상기 고저항 반도체 쇼트링(109)을 삭제할 필요가 없으므로, 구동용 드라이버를 실장한 후의 공정에서 기판 상에 형성된 스위칭 소자 등이 정전기에 의해 파괴되지 않게 된다.
그러나, 상기와 같이 고저항 반도체 쇼트링(109)을 가지는 액티브 매트릭스 기판에서는 제조 공정에 있어서 반도체층의 저항값을 안정되게 유지하기가 어렵다. 따라서, 고저항 반도체 쇼트링(109)의 저항값을 적절한 값으로 설정하지 않으면 이하와 같은 문제가 생긴다. 고저항 반도체 쇼트링(109)의 저항값이 너무 낮을 경우에는, 입력 단자 사이에서 리크가 생기는 중대 결함을 초래하고, 한편, 고저항 반도체 쇼트링(109)의 저항값이 너무 높을 경우에는 이 고저항 반도체 쇼트링(109)은 쇼트링으로써 작용하지 않는다고 하는 문제가 생긴다.
더구나, 반도체층을 쇼트링으로서 이용하는 방법에서는 액티브 매트릭스부(103)의 스위칭 소자로서 채널 에지형 TFT를 사용하였을 경우, 상기 TFT와 동시에 쇼트링으로서 이용하는 반도체층을 형성하는 데에는 이 반도체층에 포토레지스트를 마스크로서 이용할 필요가 있다.
따라서, 반도체층을 쇼트링으로서 이용하는 방법에서는 소스·드레인 전극을 마스크로 이용함으로써, 상기 TFT의 갭을 에칭하는 것과 같은 단축 공정을 채용할수 없다. 즉, 이와 같은 단축 공정에서는 상술한 바와 같이 포토레지스트를 마스크로 하고 있지 않기 때문에, 쇼트링이 되는 반도체층 위에 포토레지스트를 남길 수 없고, TFT의 채널부(갭)의 에칭 시에 쇼트링을 구성하는 반도체층도 에지 오프하고 말기 때문이다.
이것에 의해, 상술한 바와 같이, 반도체층이 에지 오프되지 않도록 하기 위해서는 TFT의 갭을 에칭 전에 쇼트링을 구성하는 반도체층상에 포토레지스트를 형성하는 공정을 별도로 설정할 필요가 있다. 이 때문에 액티브 매트릭스 기판의 제조 공정이 증가하고 제조에 걸리는 시간이 길어지며 제조 비용의 증가를 초래한다.
본 발명의 목적은 특별히 제조 공정을 증가시키는 일없이, 액티브 매트릭스 기판의 정전기에 대한 마진을 확대하고 제조상의 비율을 향상시킬 수 있는 액티브 매트릭스 기판 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 액티브 매트릭스 기판은, 상기 목적을 달성하기 위해 절연성 기판, 상기 절연성 기판 상에 격자 모양으로 배선된 복수의 주사선 및 신호선, 상기 주사선과 신호선으로 둘러 싸여진 영역 각각에 배치된 화소 전극, 상기 주사선, 신호선 및 화소 전극에 각각 전기적으로 접속된 스위칭 소자와, 상기 주사선 및 신호선 중 적어도 임의의 2개의 배선을 전기적으로 접속함과 더불어 자신에게 인가되는 전압에 대응하여 자신의 저항값을 가변적으로 제어하는 저항 제어 소자를 포함하고 있다.
상기 액티브 매트릭스 기판에서는 주사선 및 신호선 중 적어도 임의의 2개의배선에, 이 배선으로부터의 전하에 대응하여 자신의 저항값을 가변적으로 제어하는 저항 제어 소자가 마련되어져 있으므로, 배선간의 저항을 안정화시킬 수 있다.
그리고, 이 저항 제어 소자가 접속되어 있는 주사선 및 신호선 등의 배선에 외부로부터 정전기에 의한 전하가 침입하였을 경우, 이 전하는 상기 저항 제어 소자를 통해서 인접하는 배선으로 이동한다. 따라서, 저항 제어 소자를 인접하는 각 배선간에 모두 설치하면 외부로부터 배선에 침입한 전하를 저항 제어 소자를 통해서 각 배선에 충분히 확산시킬 수 있다.
이것에 의해, 액티브 매트릭스 기판의 운반 시나 이동시의 마찰 등에 의해 생기는 정전기에 의해서 액티브 매트릭스 기판내의 화소 전극이나 스위칭 소자의 절연 파괴를 없애고, 액티브 매트릭스 기판의 정전기에 대한 마진을 확대하고, 제조상의 수율을 향상시킬 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 상기 목적을 달성하기 위해, 절연성 기판상의 주사선 재료인 제1 도전막을 형성하는 공정, 상기 도전막을 소정의 형상으로 패터닝하여 주사선, 주사 전극, 및 2단자 소자로 이루어지는 박막 트랜지스터의 주사 전극을 형성하는 공정, 상기 주사선위, 주사 전극위, 2단자 소자로 이루어지는 박막 트랜지스터의 주사 전극위를 포함하는 영역에 제1 절연층, 제1 반도체층, 제1 절연층을 순차 형성하는 공정, 상기 제2 절연층을 상기 주사 전극 및 2단자 소자로 이루어지는 박막 트랜지스터의 주사 전극과 거의 동일한 형상으로 패터닝하여 채널 보호층을 형성하는 공정, 상기 주사선위, 주사 전극위, 2단자 소자로 이루어지는 박막 트랜지스터의 주사 전극위를 포함하는 영역에 콘택트층으로 이루어지는 제2 반도체층을 형성하는 공정, 상기 제1 반도체층과 제2 반도체층을 소정의 형상으로 패터닝하여 박막 트랜지스터의 채널부과 콘택트층을 형성하는 공정, 상기 콘택트층을 포함하는 영역에 신호선, 신호 전극, 드레인 전극, 2단자 소자로 이루어지는 박막 트랜지스터의 신호 전극 및 드레인 전극의 재료로 이루어지는 제2 도전막을 형성하는 공정, 상기 제2 도전막을 소정의 형상으로 패터닝하고, 신호선, 신호 전극, 드레인 전극, 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극을 형성하는 공정, 화소 전극으로 이루지는 제3 도전막을 형성하는 공정, 상기 제3 도전막을 소정의 형상으로 패터닝하고 화소 전극을 형성하는 공정을 포함하고 있다.
상기 제조 방법에 의하면 배선간의 저항을 제어하는 2단자 소자가 화소 전극을 구동하는 스위칭 소자와 동시에 형성될 수 있으므로, 채널 에지형의 박막 트랜지스터를 이용하여 2단자 소자 및 스위칭 소자를 제조할 수 있다. 이것에 의해 스위칭 소자의 정전 파괴를 위한 쇼트링인 2단자 소자를 형성하기 위한 특별한 제조 공정을 설정할 필요가 없어지므로, 쇼트링을 가지는 액티브 매트릭스 기판의 제조에 걸리는 시간을 단축할 수 있다.
본 발명의 다른 목적, 특징 및 뛰어난 점은 이하에 도시하는 기재에 의해서 충분히 알 수 있을 것이다. 또, 본 발명의 이점을 첨부 도면을 참조한 다음 설명으로 명백하게 될 것이다.
도 1은 액티브 매트릭스 기판의 개략 평면도.
도 2a는 도 1에 도시하는 액티브 매트릭스 기판에 구비된 쇼트링부 근방의 개략 평면도.
도 2b는 도 2a의 B-B선 사시 단면도.
도 2c는 도 2a의 C-C선 사시 단면도.
도 3은 상기 쇼트링부를 통해서 접속된 단자간의 전압과 전류와의 관계를 도시하는 그래프.
도 4a는 도 1에 도시하는 액티브 매트릭스 기판 전체의 제조 방법을 도시하는 플로우 차트.
도 4b는 도 1에 도시하는 액티브 매트릭스 기판의 쇼트링부 근방 제조 방법을 도시하는 플로우 차트.
도 5는 도 1에 도시하는 액티브 매트릭스 기판의 화소 전극 근방의 개략 평면도.
도 6은 도 5의 A-A선 사시 단면도.
도 7a는 액티브 매트릭스 기판에 구비된 다른 쇼트링부 근방의 개략 평면도.
도 7b는 도 7a의 D-D선 사시 단면도.
도 8은 주사선 입력 단자부 측에만 쇼트링을 형성한 액티브 매트릭스 기판의 개략 평면도.
도 9는 신호선 입력 단자부 측에만 쇼트링을 형성한 액티브 매트릭스 기판의 개략 평면도.
도 10a는 액티브 매트릭스 기판에 구비되는 다른 쇼트링부의 근방의 개략 평면도.
도 10b는 도 10a의E-E선 사시 단면도.
도 11a는 도 10a에 도시하는 액티브 매트릭스 기판 전체의 제조 방법을 도시하는 플로우 차트.
도 11b는 도 10a에 도시하는 액티브 매트릭스 기판의 쇼트링부 근방의 제조 방법을 도시하는 플로우 차트.
도 12a는 액티브 매트릭스 기판에 구비되는 또 다른 쇼트링부의 근방의 개략 평면도.
도 12b는 도 12a의 F-F선 사시 단면도.
도 13a는 도 12a에 도시하는 액티브 매트릭스 기판 전체의 제조 방법을 도시하는 플로우 차트.
도 13b는 도 12a에 도시하는 액티브 매트릭스 기판의 쇼트링부 근방의 제조 방법을 도시하는 플로우 차트.
도 14는 액티브 매트릭스 기판에 구비되는 또 다른 쇼트링부의 근방의 개략평면도.
도 15는 종래의 액티브 매트릭스 기판의 화소 전극 근방의 개략 평면도.
도 16은 종래의 액티브 매트릭스 기판의 개략 평면도.
도 17은 종래의 액티브 매트릭스 기판의 개략 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연성 유리 기판
2 : 화소 전극
3 : 스위칭 소자
4 : 게이트 절연막
5 : 반도체층
6 : 콘택트층
8 : 칼라 필터
9 : 대향 전극
10 : 게이트 배선
11 : 소스 배선
21 : 액티브 매트릭스 기판
22 : 대향 기판
23 : 액정
31 : 액티브 매트릭스부
32 : 주사선 입력 단자부
33 : 신호선 입력 단자부
34 : 주사선 입력 단자
35 : 신호선 입력 단자
36 : 게이트 접속선
37 : 소스 접속선
39 : 2단자 소자
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다.
또, 본 실시예는 본 발명의 액티브 매트릭스 기판을 적용한 액정 표시 장치(액티브 매트릭스형 액정 표시 장치)에 대하여 설명한다.
본 실시예의 액티브 매트릭스형 액정 표시 장치는, 도 6에 도시한 바와 같이 대향 배치된 액티브 매트릭스 기판(21)과 대향 기판(22)과의 사이에 액정(23)이 봉입된 구조로 되어 있다.
상기 액티브 매트릭스 기판(21)은 투명한 절연성 유리 기판(1)상에 화소 전극(2), 이 화소 전극(2)에 전기적으로 접속된 스위칭 소자(3)가 형성된 구조로 되어 있다.
상기 절연성 유리 기판(1) 상에는 상기 스위칭 소자(3)의 게이트 전극(3g), 게이트 절연막(4), 반도체층(5), 콘택트층(6), 채널 보호층인 에칭 스토퍼층(43), 화소 전극(2), 상기 스위칭 소자의 드레인 전극(3d) 및 소스 전극(3s)이 순서대로 형성되어 있다.
또 상기 대향 기판(22)은 투명한 절연성 유리 기판(1) 상에 차광막(7), 칼라 필터(8), 대향 전극(9)이 형성된 구조로 되어 있다.
상기 액티브 매트릭스 기판(21)은 도 5에 도시한 바와 같이, 서로 직교하도록 주사 배선으로서의 게이트 배선(10…)과 신호 배선으로서의 소스 배선(11…)이 설치되어 있다. 상기 게이트 배선(10)과 소스 배선(11)으로 둘러 싸여진 영역에는 화소 전극(2)이 각각 배치되어 있다.
또한, 상기 화소 전극(2)의 하면 측에는 상기 게이트 배선(10)에 평행하게, 또 상기 소스 배선(11)에 직교하도록 화소 전극(2)의 부가 용량으로서의Cs배선(12)이 설치되어 있다.
또, 상기 각 배선은 탄탈이나 알루미늄 등의 차광성을 가지는 도전막으로 형성되어 있다.
상기 액티브 매트릭스 기판(21)에 대하여 더욱 상세히 설명한다.
액티브 매트릭스 기판(21)은 도 1에 도시한 바와 같이 액티브 매트릭스부(31), 주사선 입력 단자부(32), 신호선 입력 단자부(33)를 포함하고 있다.
상기 액티브 매트릭스부(31)는 매트릭스 상에 배치된 복수의 화소 전극(2), 각 화소 전극(2…) 각각에 전기적으로 접속된 스위칭 소자(3…)와, 서로 평행하게 배치된 복수개의 게이트 배선(10…), 이들 게이트 배선(10…)에 직교 배치된 복수개의 소스 배선(11…)을 포함하고 있다. 또, 도 1에서는 설명의 편의상 화소 전극(2)의 부가 용량으로서의 Cs배선(12)은 생략한다.
상기 주사선 입력 단자부(32)는 복수의 주사선 입력 단자(34…)로 구성되고, 각각의 주사선 입력 단자(34)에는 게이트 접속선(36)을 통해서 게이트 배선(10)이 전기적으로 접속되어 있다. 상기 각 주사선 입력 단자(34…)에는 도시하지 않는 구동 회로가 접속된다.
상기 신호선 입력 단자부(33)는 복수의 신호선 입력 단자(35…)로 구성되고, 각각의 신호선 입력 단자(35)에는 소스 접속선(37)을 통해서 소스 배선(11)이 전기적으로 접속되어 있다. 상기 각 신호선 입력 단자(35…)에는 도시하지 않는 구동 회로가 접속된다.
또, 상기 주사선 입력 단자부(32) 및 신호선 입력 단자부(33)와, 액티브 매트릭스부(31)의 사이에 형성된 게이트 접속선(36) 및 소스 접속선(37)에는 게이트 배선(10…)과 소스 배선(11…) 모두를 전기적으로 접속, 즉 쇼트시키기 위한 쇼트링(38)이 형성되어 있다.
상기 쇼트링(38)은 각 배선간에 TFT를 이용한 2개의 2단자 소자(저항 제어 소자)(39)가 서로 역방향 또는 병렬로 접속되고, 이 2단자 소자에 소정 전압이 인가되었을 경우에 모든 배선을 쇼트시키는 구성으로 되어 있다.
상기 2단자 소자(39)에 대하여 이하에 설명한다. 또한, 여기에서는 게이트 배선(10)측에 접속되어 있는 2단자 소자(39)에 대하여 설명하지만 소스 배선(11)측에 접속되어 있는 2단자 소자(39)도 동일한 구성이므로 그 설명은 생략한다.
상기 2단자 소자(39)는 도 2a에 도시한 바와 같이 게이트 배선(10)과 주사선 입력 단자(34)와를 전기적으로 접속하기 위한 게이트 접속선(36)에 2개씩 형성되어 있다. 상기 게이트 접속선(36)과 주사선 입력 단자(34)는 도 2b 및 도 2c에 도시한 바와 같이 동일한 금속층(41)으로 구성되고, 그 위에는 ITO(indium tin oxide) 막(42)이 형성되어 있다.
즉, 상기 2단자 소자(39)는 도 2b에 도시한 바와 같이 금속층(41)과 일체적으로 형성된 게이트 전극(39g), 이 게이트 전극(39g) 상에 순차 적층된 게이트 절연막(4), 반도체층(5), 콘택트층(6)을 통해서 형성된 드레인 전극(39d) 및 소스 전극(39s)으로 구성된 TFT로 이루어져 있다.
상기 2단자 소자(39)의 갭부(39a)에는, 채널 보호층인 에칭 스토퍼층(43)이형성되어 있다.
상기 2단자 소자(39)의 드레인 전극(39d)은 도 2a에 도시한 바와 같이, 인접하는 한쪽의 게이트 접속선(36)에 형성된 2단자 소자(39)의 소스 전극(39s)과 전기적으로 접속됨과 더불어 소스 전극(39s)은 인접하는 다른쪽 게이트 접속선(36)에 형성된 2단자 소자(39)의 드레인 전극(39d)과 전기적으로 접속되도록 되어 있다.
또, 동일 게이트 접속선(36) 상의 2개의 2단자 소자(39)는 병렬로, 또, 각각의 소스 전극(39s)과 드레인 전극(39d)이 역방향이 되도록 형성되어 있다. 즉, 동일 게이트 접속선(36) 상의 2개의 2단자 소자(39)에 흐르는 신호의 방향이 각각 반대가 된다.
상기 2단자 소자(39)를 설치한 주사선 입력 단자(34)의 인접하는 단자간에 전압을 인가하였을 경우의 I-V특성은 도 3에 도시한 바와 같은 그래프가 된다.
이 그래프로부터 단자간 전압을 -40V ∼ 40V까지 변화시켰을 경우, 단자간 전류값이 -50μA ∼ 50μA까지 순조롭게 변화되는 것을 알 수 있다. 이것에 의해 상기 2단자 소자(39)는 매우 약한 전압으로부터라도 쇼트링으로서 기능하고 있는 것을 알 수 있다. 따라서, 상기 2단자 소자(39)는 반도체가 강상 현상을 일으키기 전의 약한 정전기에 대해서도 쇼트링으로서의 기능을 다한다.
이상으로, 2단자 소자(39)는 전압값에 대응하여 자신의 저항값, 즉 전류의 흐름 정도가 변화하도록 제어됨으로써, 배선간의 저항값을 안정되게 유지할 수 있다. 이것은 2단자 소자(39)를 구성하는 TFT의 ON 저항을 이용하여 배선간의 저항값, 즉 쇼트링(38)의 저항값을 제어하도록 되어 있기 때문이다. 따라서, 상기의 2단자 소자(39)에 의하면 저항값이 너무 낮을 경우에 문제가 되는 입력 단자간의 리크가 생기지 않고, 또 저항값이 너무 높을 경우에 문제가 되는 쇼트링으로서의 기능을 다하지 못한다고 하는 것은 없어진다.
또한, 본 실시예에서는 주사선 입력 단자(34)의 단자간에 25V의 전압이 인가되었을 때의 저항값이 약 2MΩ이 되도록 상기 2단자 소자(39)를 설계하고 있다. 이것은, 예를 들면 게이트 배선(10)의 전압이 Vgh=15V, Vgl=10V와 같은 액티브 매트릭스 기판을 상정하고 있다.
즉, 단자간의 저항값은 인접 버스 라인간의 인가되는 전압의 최대 전위차는 25V가 될 때, 입력되는 Vgh 및 Vgl 서로의 신호가 영향을 받지 않도록 설정하고 있다.
또, 이 단자간의 저항값은 주사선 입력 단자(34)에 접속된 드라이버(도시하지 않음)의 전원 투입시의 과전류 보호 동작을 일으키지 않는 것도 고려하여 설정할 필요가 있다.
상기 구성의 액티브 매트릭스 기판(21)의 제조 방법에 대하여, 도 4a (b)를 참조하면서 이하에 설명한다. 또한 도 4a는 액티브 매트릭스 기판(21) 전체의 제조 방법에 대하여 설명하고, 도 4b는 액티브 매트릭스 기판(21)의 쇼트링부 근방의 제조 방법에 대하여 설명한다.
우선, 액티브 매트릭스 기판 전체에 있어서, 제1 도전막으로서의 주사선 재료(이하, 게이트 재료)에 의해 게이트 배선, 게이트 전극, 주사·신호 입력 단자의 형성을 수행한다(S1). 구체적으로는 투명한 절연성 유리 기판(1) 상에 주사선 재료로서 막 두께가 3000Å인 Ta막을 스퍼터링법에 의해 피착하고, 포토리소그래피에 의해 패턴 형성하여 에칭을 수행한다. 이것에 의해, 게이트 배선(10), 스위칭 소자(3)의 주사 전극인 게이트 전극(3g), 게이트 배선(10)으로부터의 인출선인 게이트 접속선(36), 주사선 입력 단자(34…) 및 신호선 입력 단자(35…)를 형성한다.
상기 S1의 공정과 동시에 쇼트링 근방부에서는, 도 4b에 도시한 바와 같이 2단자 소자의 제1 전극을 형성한다(S1′). 구체적으로는 상기 게이트 접속선(36)의 형성 패턴의 일부를 변경함으로써 쇼트링(38)을 구성하는 2단자 소자(39)의 제1 전극인 게이트 전극(39g)을 형성한다.
또한, 상기 S1, S1′의 각 공정에 있어서, Ta막의 에칭에는 CF4O2의 혼합 가스를 플라즈마화하고, 드라이 에칭을 수행하는 방법(드라이 에칭법)과, 불산과 질산의 혼합액을 에칭액으로 하고 웨이트 에칭을 수행하는 방법(웨이트 에칭법)이 있다.
다만, 상기 웨이트 에칭법의 경우에는, 상기 절연성 유리 기판(1)이 에칭되지 않도록 이 절연성 유리 기판(1)과 Ta막과의 사이에 막 두께가 1000 ∼ 10000Å의 Ta2O5를 미리 형성하여 둘 필요가 있음으로, 제조 공정의 증가를 초래한다. 이 때문에 본 실시예에서는 Ta막의 에칭에 드라이 에칭법을 채용한다.
또, 본 실시예에서는 게이트 재료로서 Ta(탄탈)을 사용하였지만, 이것에 한정하는 것은 아니며, 예를 들어 Al(알루미늄), Mo(몰리브덴), 또는 이들의 합금 등을 사용하여도 좋다.
다음으로, 액티브 매트릭스 기판 전체에 있어서 절연성 유리 기판(1) 위에 형성된 게이트 재료 상에 게이트 절연막(4)이 되는 게이트 절연막(제1 절연막), 반도체층(5)이 되는 반도체층(제1 반도체층), 에칭 스토퍼(ES) 층(43)이 되는 에칭 스토퍼막(제2 절연층)의 성막을 수행한다(S2). 구체적으로는 절연성 유리 기판(1)위에 형성된 게이트 재료 상에 플라즈마 CVD법에 의해서 게이트 절연막(4)이 되는 막 두께가 3000Å의 SiNx막, 반도체층(5)이 되는 막 두께가 300Å의 a-Si(i)막, 에칭 스토퍼층(43)이 되는 막 두께가 2000Å의 SiNx막을 연속하여 순차 성막한다.
상기 S2의 공정과 동시에 쇼트링부 근방에 있어서 쇼트링(38)의 2단자 소자(39)를 구성하기 위한 게이트 절연막(4)이 되는 게이트 절연막, 반도체층(5)이 되는 반도체층, 에칭 스토퍼(ES) 층(43)이 되는 에칭 스토퍼막을 성막한다(S2′).
이 후, 액티브 매트릭스 기판 전체 및 쇼트링부 근방에 있어서, 에칭 스토퍼층(43)의 패터닝을 수행한다(S3, S3′).
즉, 상기 S3 및 S3′의 공정에서는 화소 전극(2)이 되어야 할 영역, 쇼트링(38)의 2단자 소자(39)가 되어야 할 영역을 포토리소그래피에 의해 패터닝하고, 최상의 SiNx를 BHF액(불산+불화 암모늄)으로 에칭함으로써 에칭 스토퍼층(43)의 부분만을 남기고 있다.
또, 상기 플라즈마 CVD법에 의해 게이트 절연막(4)을 형성하기 전에 게이트 배선(10) 표면, 스위칭 소자(3)의 게이트 전극(3g) 표면을 양극 산화하여 막 두께가 3000Å의 Ta2O5를 형성하고, 절연성을 보다 높이는 구조를 갖추어도 좋다.
계속해서, 액티브 매트릭스 기판 전체 및 쇼트링부 근방에 있어서, 반도체층(5)이 되는 반도체층상에 콘택트층(6)이 되는 n+층(제2 반도체층)을 성막한다(S4, S4′). 구체적으로는 플라즈마 CVD법에 의해 반도체층(5) 상에 n+층으로 하여 막 두께가 400Å의 a-Si(n+)막 또는 μc-Si(n+)막을 성막한다.
그 후, 액티브 매트릭스 기판 전체 및 쇼트링부 근방에 있어서, 상기 반도체층 및 n+층을 패터닝한다(S5, S5′). 구체적으로는, 포토리소그래피 및 에칭에 의해 콘택트층(6)이 되는 a-Si(n+)막 또는 μc-Si(n+)막, 상술한 반도체층(5)이 되는 a-Si(i)막을 동시에 섬 모양으로 패터닝하여 콘택트층(6)과 반도체층(5)을 형성한다.
다음으로, 액티브 매트릭스 기판 전체에 있어서, 드라이버 IC와 버스 라인과의 단자 부분에 상당하는 게이트 절연막(SiNx막)(4)을 패터닝한다(S6). 상기 S6의 공정과 동시에 쇼트링부 근방에 있어서 2단자 소자(39)의 게이트 전극(39g)이 되는 제1 전극 접속부상의 절연막(SiNx막)을 패터닝한다(S6′).
그리고, 이 게이트 절연막을 에칭함으로써 드라이버 IC와 버스 라인과의 접속 부분이 되는 콘택트 홀을 형성한다. 이 때, 게이트 절연막(4)을 형성하기 전에 Ta2O5막이 형성되어 있으면 상기 SiNx막과 더불어 Ta2O5막도 에칭한다.
다음으로, 액티브 매트릭스 기판 전체에 있어서, 소스 재료(제2 도전막)에 의해서, 소스 배선(11), 스위칭 소자(3)의 소스 전극(3s) 및 드레인 전극(3d)을 형성한다(S7).
상기 S7의 공정과 동시에 쇼트링부 근방에 있어서 접속용 배선, 제1 전극·제2 전극을 형성한다(S7′). 구체적으로는 접속용 배선으로서의 게이트 접속선(36) 및 소스 접속선(37), 제1 전극으로서의 소스 전극(39s), 제2 전극으로서의 드레인 전극(39d)을 형성한다.
즉, 상기 S7, S7′의 공정에서는 소스 재료로서 Ti를 막 두께가 3000Å이 되도록 스퍼터링법에 의해 절연성 유리 기판(1) 전면에 피착하여 금속 박막을 형성하고, 이 금속 박막을 포토리소그래피에 의해 패턴 형성한 후, 에칭하여 스위칭 소자(3)의 소스 전극(3s) 및 드레인 전극(3d), 소스 배선(11), 쇼트링(38)에 사용하는 2단자 소자(39)의 소스 전극(39s) 및 드레인 전극(39d)을 형성하고 있다.
또한, 본 실시예에서는 상기 금속 박막에 Ti를 사용하였지만, 이것에 한정하는 것은 아니며, 예를 들어 Mo, Al, 또는 Al 금속 등을 사용하여도 좋다.
계속해서 액티브 매트릭스 기판 전체에 있어서 제3의 도전막에 의해 화소 전극(2)을 형성한다(S8). 구체적으로는 제3의 도전막으로서 ITO를 스퍼터링법에 의해 1500Å의 막 두께로 성막하고, 포토리소그래피 및 에칭에 의해 화소 전극(2)을 형성한다. 이 때, 소스 배선 (11) 상에도 ITO막을 남기도록 패터닝하고, 소스 배선(11)의 단선에 대한 용장 구조를 형성하여도 좋다.
상기 S8의 공정과 동시에 주사선 입력 단자(34)가 되어야 할 금속층(41) 상에도 상기 ITO가 성막되고, 포토리소그래피 및 에칭에 의해 ITO막(42)을 형성한다(S8′).
또한, 본 실시예에서는 쇼트링(38)에 사용하는 2단자 소자(39)를 구성하는TFT소자의 소스 전극(39s) 및 드레인 전극(39d)을 소스 금속막으로 형성하고 있지만, 도 7a에 도시하도록 화소 전극에 사용하는 도전막으로 작성한 2단자 소자(49)를 사용하여도 좋다.
상기 2단자 소자(49)는 금속층(41)과 일체적으로 형성된 게이트 전극(49g)과, 도전막인 ITO막(42)으로 이루어지는 소스 전극(49s) 및 드레인 전극(49d)으로 구성된다.
또, 쇼트링(38)에 있어서 용장성을 가지게 하기 위해 양방향의 막, 즉, 소스 금속막과 도전막을 이용하여 2단자 소자의 소스 전극과 드레인 전극을 형성하여도 좋다.
마지막으로, 플라즈마 CVD법에 의해 보호막이 되는 막 두께가 3000Å의 SiNx막을 절연성 유리 기판(1)의 전극 형성면 전체에 성막한다. 그 후, 포토리소그래피에 의해 패터닝하고, BHF액(불산+불화 암모늄)으로 에칭함으로써, 화소 전극(2) 상의 SiNx막을 제거하여 액티브 매트릭스 기판(21)이 완성된다.
계속해서, 상기 액티브 매트릭스 기판(21)의 화소 전극(2) 형성측 표면에 폴리이미드 등의 배향막을 인쇄법으로 도포하여 배향 처리를 실시한 후, 도 6에 도시하는 칼라 필터(8)가 형성된 대향 기판(22)에도 마찬가지로 배향 처리를 실시하고, 이들 액티브 매트릭스 기판(21)과 대향 기판(22)을 도시하지 않는 실재를 이용하여 맞붙인다. 그리고, 액티브 매트릭스 기판(21)과 대향 기판(22)과의 사이에 액정(23)을 봉입하여 액티브 매트릭스형 액정 장치를 완성시킨다.
상기와 같이하여, 제조되는 액티브 매트릭스 기판(21)은 도 1에 도시하는 바와 같이 게이트 접속선(36…) 및 소스 접속선(37…)의 각 접속선 간에 TFT를 이용한 2단자 소자(39…)가 서로 역방향 또는 병렬로 접속 형성되어 있다.
이 때문에, 외부로부터 정전기가 어느 입력 단자에 침입하였을 경우, 이 침입한 전하에 의해 쇼트링(38)의 2단자 소자(39)의 게이트가 열리고, 그 입력 단자의 양측에 어느 입력 단자를 향하여 순서대로 전하가 분산하여 간다.
따라서, 쇼트링(38)을 가지지 않는 액티브 매트릭스 기판에 비하여 정전기에 의한 절연 파괴, 화소를 구성하는 TFT의 특성 어긋남의 발생의 억제가 격단적으로 향상된다.
본 발명의 구조의 액티브 매트릭스 기판에 의하면, 쇼트링으로서 반도체층을 이용한 경우와 마찬가지로, 구동용 드라이버 IC의 접속 전에 쇼트링을 제거할 필요가 없다. 이것에 의해 액티브 매트릭스 기판에 구동용 드라이버를 접속한 후의 공정에 있어서도 정전기의 영향을 없앨 수 있다.
또, TFT의 ON 저항을 이용하여 쇼트링의 저항을 제어하고 있으므로, 안정된 쇼트링의 저항을 얻을 수 있다.
또, 상기 구성의 액티브 매트릭스 기판에 의하면, 각 입력 단자에 대한 인가 전위가 높아지면 그만큼 쇼트링의 저항값이 내려가기 때문에 단순히 직렬 접속한 반도체의 쇼트링보다도 전하 분산의 능력이 크다.
또, 상기 구성의 액티브 매트릭스 기판은 쇼트링(38)에 있어서의 동일 접속선에 접속된 2개의 2단자 소자(39·39)의 신호의 흐름 방향이 역방향으로 또는 병렬로 접속되어 있기 때문에 상기 2단자 소자(39)는 소량의 전하에 대해서도 쇼트링으로서 작용할 수 있다.
이것에 대하여, 2단자 소자를 역방향으로 직렬로 접속하는 것도 생각될 수 있지만, 이 방법에서는 2단자 소자의 강상 전압 이하의 전하에 대해서는 쇼트링 저항이 높아지기 때문에 각 입력 단자에 효율적으로 정전기를 분산시킬 수는 없다.
본 실시예에서는 도 1에 도시한 바와 같이, 쇼트링(38)을 액티브 매트릭스부(31)와 주사선 입력 단자부(32) 및 신호선 입력 단자부(33)와의 사이에 형성되지만, 이것에 한정되지 않고, 예를 들면 도 8에 도시한 바와 같이 쇼트링(38)을, 액티브 매트릭스부(31)와 주사선 입력 단자부(32)와의 사이에만 형성하여도 좋고, 또, 도 9에 도시한 바와 같이 쇼트링(38)을 액티브 매트릭스부(31)와 신호선 입력 단자부(33)와의 사이에만 형성하여도 좋다.
이상의 설명에서는 쇼트링(38)을 구성하는 2단자 소자(39)의 구성은 도 2b 및 도 7b에 도시한 바와 같이, 반도체층(5)의 채널 부분이 에칭되지 않도록 에칭 스토퍼층(43)이 형성된 TFT를 사용하였지만, 이것에 한정되지 않고, 2단자 소자로서 상기 에칭 스토퍼층(43)을 사용하지 않는 채널 에지형의 TFT를 사용하여도 좋다.
그리고, 쇼트링(38)의 2단자 소자로서 채널 에지형의 TFT를 사용하였을 경우의 액티브 매트릭스 기판에 대하여 이하에 설명한다.
상기 채널 에지형의 TFT는, 예를 들면 도 10b에 도시한 바와 같이 금속층(41)과 일체적으로 형성된 게이트 전극(61g)과, 게이트 절연막(4), 반도체층(5), 콘택트층(6)을 통해서 형성된 소스 전극(61s) 및 드레인 전극(61d)으로 구성된 2단자 소자(61)가 들어진다.
상기 2단자 소자(61)는 반도체층(5) 및 콘택트층(6)이 갭부(61a) 내에서 동시에 에칭되어 있다.
그래서, 상기 2단자 소자(61)를 구비한 액티브 매트릭스 기판의 제조에 대하여, 도 10a 및 도 10b 및 도 11a 및 도 11b를 참조하면서 이하에 설명한다. 또, 도 11a는 액티브 매트릭스 기판 전체의 제조 방법에 대하여 설명하고, 도 11b는 액티브 매트릭스 기판의 쇼트링부 근방의 제조 방법에 대하여 설명한다.
우선, 액티브 매트릭스 기판 전체에 있어서, 게이트 재료(제1 도전막)에 의해 게이트 배선·게이트 전극, 주사·신호 입력 단자의 형성을 수행한다(S11). 즉, 도 4a의 S1의 공정과 마찬가지로 게이트 배선(10), 스위칭 소자(3)의 주사 전극인 게이트 전극(3g), 게이트 배선(10)으로부터의 인출선인 게이트 접속선(36), 주사선 입력 단자부(32) 및 신호선 입력 단자부(33)를 형성한다.
상기 S11의 공정과 동시에 쇼트링부 근방에 있어서, 2단자 소자의 제1 전극 형성한다(S11′). 즉 도 4b의 S1′의 공정과 마찬가지로 쇼트링(38)을 구성하는 2단자 소자(61)의 제1 전극인 게이트 전극(61g)을 형성한다.
다음으로, 액티브 매트릭스 기판 전체에 있어서 절연성 유리 기판(1) 상에 형성된 게이트 재료 위에 게이트 절연막(4)이 되는 게이트 절연막(제1 절연상), 반도체층(5)이 되는 반도체층(제1 반도체층), 콘택트층(6)이 되는 n+층(제2 반도체층)을 성막한다(S12). 구체적으로는, 절연성 유리 기판(1) 상에 형성된 게이트 재료 위에 플라즈마 CVD법에 의해서 게이트 절연막(4)이 되는 막 두께가 3000Å의SiNx막, 반도체층(5)이 되는 막 두께가 300Å의 a-Si(i)막, 콘택트층(5)이 되는 막 두께가 400Å의 a-Si(n+)막 또는 μc-Si(n+)막을 연속하여 성막한다.
상기 S12의 공정과 동시에, 쇼트링부 근방에 있어서 쇼트링(38)의 2단자 소자(39)를 구성하기 위한 게이트 절연막(4)이 되는 절연막, 반도체층(5)이 되는 반도체층, 콘택트층(6)이 되는 n+층을 성막한다(S12′).
이 후, 액티브 매트릭스 기판 전체 및 쇼트링부 근방에 있어서, 반도체층과, n+층의 패터닝을 수행한다(S13, S13′). 구체적으로는, 상기 S13 및 S13′의 공정에서는 화소 전극(2)이 되어야 할 영역, 쇼트링(38)의 2단자 소자(61)가 되어야 할 영역을 포토리소그래피에 의해 패터닝하고, 반도체층(5)이 되는 a-Si(i)막, 콘택트층(6)이 되는 a-Si(n+)막 또는 μc-Si(n+)막으로 이루어지는 n+층을 드라이 에칭법에 의해 동시에 섬 모양으로 패터닝한다.
그리고, 액티브 매트릭스 기판 전체 및 쇼트링 근방에 있어서, n+층의 갭부를 패터닝한다(S14, S14′).
즉, 상기 S14 및 S14′의 공정에 있어서, 상기 스위칭 소자(3) 및 2단자 소자(61)의 채널부를 형성하기 위해 상기 S13 및 S13′에서 미리 섬 모양으로 패터닝된 반도체층(5)이 되는 a-Si(i)막과, 콘택트층(6)이 되는 a-Si(n+)막 또는 μc-Si(n+)막으로 이루어지는 n+층을 포토리소그래피에 의해 스위칭 소자(3)의 소스 전극(3s)측과 드레인 전극(3d) 측으로, 2단자 소자(61)의 소스 전극(61s) 측과 드레인 전극(61d) 측으로 분리한다. 이 분리에는 SF6+HCl계의 가스를 이용한 드라이 에칭법을 채용하고, 반도체층(5)이 되는 a-Si(i)막이 대략500Å정도 남도록 2단자 소자(61)의 갭부(61a)의 에칭을 수행된다.
계속해서, 도 4a에 도시하는 S6의 공정과 마찬가지로, 액티브 매트릭스 기판 전체에 있어서, 드라이버 IC의 단자 부분의 절연막(SiNx막)을 패터닝한다(S15). 그리고, 이 SiNx막을 에칭함으로써, 드라이버 IC와 버스 라인과의 접속 부분이 되는 콘택트 홀을 형성한다.
상기 S15의 공정과 동시에, 도 4(d)에 도시하는 S6′의 공정과 마찬가지로 쇼트링부 근방에 있어서, 2단자 소자(61)의 게이트 전극(61g)이 되는 제1 전극 접속부상의 절연막(SiNx막)을 패터닝한다(S15′). 그리고, 이 SiNx막을 에칭함으로써, 드라이버 IC와 버스 라인과의 접속 부분이 되는 콘택트 홀을 형성한다.
다음으로, 액티브 매트릭스 기판 전체에 있어서, 소스 재료(제2 도전막)에 의해 소스 배선(11), 스위칭 소자(3)의 소스 전극(3s) 및 드레인 전극(3d)을 형성한다(S16).
상기 S16의 공정과 동시에, 쇼트링부 근방에 있어서 접속용 배선, 제1 전극·제2 전극을 형성한다(S16′). 구체적으로는 접속용 배선으로서의 게이트 접속선(36) 및 소스 접속선(37), 2단자 소자(61)의 제1 전극으로서의 게이트 전극(61g)과 제1 전극으로서의 소스 전극(61s) 및 드레인 전극(61d)을 형성한다.
계속해서, 액티브 매트릭스 기판 전체에 있어서, 제3 도전막에 의해 화소 전극(2)을 형성한다(S17). 구체적으로는 제3 도전막으로서 ITO를 스퍼터링법에 의해 1500Å의 막 두께로 성막하고, 포토리소그래피 및 에칭에 의해 화소 전극(2)을 형성한다.
상기 S17의 공정과 동시에, 주사선 입력 단자(34)가 되어야 할 금속층(41)상에도 상기 ITO가 성막되고, 포토리소그래피 및 에칭에 의해 ITO막(42)을 형성한다(S17′).
이와 같이하여, 액티브 매트릭스부(31) 및 쇼트링(38)에 채널 에지형의 TFT를 구비한 액티브 매트릭스 기판이 완성된다.
상기 제조 방법에 의하면, 화소 전극(2)에 접속된 스위칭 소자(3)와, 쇼트링(38)의 2단자 소자(61)와는 각각의 반도체층(5) 및 콘택트층(6)의 채널부가 동시에 에칭되도록 되어 있기 때문에, 이 채널부의 에칭시의 포토마스크 대신에 소스 도전막 또는 화소 도전막을 이용한 단축 공정이 적용될 수 있다.
이 단축 공정을 이용하여 제조된 액티브 매트릭스 기판은, 쇼트링(38)의 2단자 소자로서, 도 12b에 도시하는 것과 같이, 금속층(41)과 일체적으로 형성된 게이트 전극(71g)과, 게이트 절연막(4), 반도체층(5), 콘택트층(6)을 통해서 형성된 소스 전극(71s) 및 드레인 전극(71d)으로 구성된 2단자 소자(71)를 구비하고 있다.
상기 2단자 소자(71)는, 반도체층(5) 및 콘택트층(6)이 갭부(71a)내에서 동시에 에칭되어 있다. 또한, 콘택트층(6)과 반도체층(5)과는 2단자 소자(71)의 소스 전극(71s)과 드레인 전극(71d)을 마스크로서 에칭되어 있다.
그리고, 상기 2단자 소자(71)를 구비한 액티브 매트릭스 기판의 제조에 대하여, 도 12a 및 도 12b 및 도 13a 및 도 13b를 참조하면서 이하에 설명한다. 또한, 도 13a는 액티브 매트릭스 기판 전체의 제조 방법에 대하여 설명하고, 도 13b는 액티브 매트릭스 기판의 쇼트링부 근방의 제조 방법에 대하여 설명한다.
우선, 액티브 매트릭스 기판 전체에 있어서, 게이트 재료(제1 도전막)에 의해, 게이트 배선·게이트 전극, 게이트·소스 입력 단자의 형성을 수행한다(S21). 도 11a의 S11의 공정과 마찬가지로, 게이트 배선(10), 스위칭 소자(3)의 주사 전극인 게이트 전극(3g), 게이트 배선(10)으로부터의 인출선인 게이트 접속선(36), 주사선 입력 단자부(32) 및 신호선 입력 단자부(33)를 형성한다.
상기 S21의 공정과 마찬가지로, 쇼트링부 근방에 있어서, 2단자 소자의 제1 전극 형성한다(S21′). 도 11b의 S11′의 공정과 마찬가지로, 쇼트링(38)을 구성하는 2단자 소자(71)의 제1 전극인 게이트 전극(71g)을 형성한다.
다음으로, 액티브 매트릭스 기판 전체에 있어서, 절연성 유리 기판(1) 상에 형성된 게이트 재료 위에 게이트 절연막(4)이 되는 게이트 절연막(제1 절연층), 반도체층(5)이 되는 반도체층(제1 반도체층), 콘택트층(6)이 되는 n+층(제2 반도체층)을 성막한다(S22). 구체적으로는 절연성 유리 기판(1) 상에 형성된 게이트 재료 위에 플라즈마 CVD법에 의해서 게이트 절연막(4)이 되는 막 두께가 3000Å의 SiNx막, 반도체층(5)이 되는 막 두께가 300Å의 a-Si(i)막, 콘택트층(6)이 되는 막 두께가 400Å의 a-Si(n+)막 또는 μc-Si(n+)막을 연속하여 성막한다.
상기 S22의 공정과 동시에 쇼트링부 근방에 있어서 쇼트링(38)의 2단자 소자(71)를 구성하기 위한 게이트 절연막(4)이 되는 절연막, 반도체층(5)이 되는 반도체층, 콘택트층(6)이 되는 n+층을 성막한다(S22′).
이 후, 액티브 매트릭스부(31) 측 및 쇼트링(38) 측에 있어서, 반도체층과,n+층의 패터닝을 수행한다(S23, S23′). 구체적으로는, 상기 S13 및 S13′의 공정에서는 화소 전극(2)이 되어야 할 영역, 쇼트링(38)의 2단자 소자(71)가 되어야 할 영역을 포토리소그래피에 의해 패터닝하고, 반도체층(5)이 되는 a-Si(i)막, 콘택트층(6)이 되는 a-Si(n+)막 또는 μc-Si(n+)막으로 이루어지는 n+층을 드라이 에칭법에 의해 동시에 섬 모양으로 패터닝한다.
계속해서, 도 11a에 도시하는 S16의 공정과 마찬가지로, 액티브 매트릭스 기판 전체에 있어서, 드라이버 IC의 단자 부분의 절연막(SiNx막)을 패터닝한다(S24). 그리고, 이 SiNx막을 에칭함으로써 드라이버 AC와 버스 라인과의 접속 부분이 되는 콘택트 홀을 형성한다.
상기 S24의 공정과 동시에 쇼트링부 근방에 있어서, 도 11b에 도시하는 S16′의 공정과 마찬가지로 2단자 소자(71)의 게이트 전극(71g)이 되는 제1 전극 접속부 위의 절연막(SiNx막)을 패터닝한다(S24′). 그리고, 이 SiNx막을 에칭함으로써, 드라이버 IC와 버스 라인과의 접속 부분이 되는 콘택트 홀을 형성한다.
다음으로, 액티브 매트리스 기판 전체에 있어서 소스 재료(제2 도전막)에 의해, 소스 배선(11), 스위칭 소자(3)의 소스 전극(3s) 및 드레인 전극(3d)을 형성한다(S25).
상기 S25의 공정과 동시에, 쇼트링부 근방에 있어서 접속용 배선, 제1 전극·제2 전극을 형성한다(S25′). 구체적으로는 접속용 배선으로서의 게이트 접속선(36) 및 소스 접속선(37), 2단자 소자(71)의 제1 전극으로서의 소스 전극(71s)과 제2 전극으로서의 드레인 전극(71d)을 형성한다.
이 때, 액티브 매트릭스 기판 전체 및 쇼트링부 근방에 있어서, n+층의 갭부를 패터닝한다. 구체적으로는, 액티브 매트릭스부(31)의 스위칭 소자(3)의 갭부(3a), 쇼트링(38)의 2단자 소자(71)의 갭부(71a)를 패터닝한다.
즉, 상기 스위칭 소자(3)의 채널 영역을 구성하는 갭부(3a)는, 스위칭 소자(3)의 소스 전극(3s) 및 드레인 전극(3d)을 마스크로 하여, 반도체층(5) 및 콘택트층(6)을 에칭함으로써 형성된다. 또, 상기 2단자 소자(71)의 채널 영역을 구성하는 갭부(71a)는, 2단자 소자(71)의 소스 전극(71s) 및 드레인 전극(71d)을 마스크로 하여, 반도체층(5) 및 콘택트층(6)을 에칭함으로써 형성된다.
계속해서, 액티브 매트릭스부(31)에 있어서, 제3 도전막에 의해 화소 전극(2)을 형성한다(S26). 구체적으로는 제3 도전막으로서 ITO를 스퍼터링법에 의해 1500Å의 막 두께로 성막되고, 포토리소그래피 및 에칭에 의해 화소 전극(2)을 형성한다(S26′).
상기 S26의 공정과 동시에, 쇼트링부 근방에 있어서, 주사선 입력 단자(34)가 되어야 할 금속층(41) 상에도 상기 ITO가 성막되고, 포토리소그래피 및 에칭에 의해 ITO막(42)을 형성한다(S26′).
이와 같이하여, 단축형의 공정에 의해, 액티브 매트릭스부 및 쇼트링에 채널 에지형의 TFT를 구비한 액티브 매트릭스 기판이 완성한다.
그래서, 액티브 매트릭스 기판에 형성된 쇼트링(38)은, 전술(도 3의 그래프)한 바와 같이, 매우 약한 전압이라도 단자간에 전류를 흘려 보내기 때문에, 입력 단자간 전압의 변화에 따라, 각 입력 단자간 전류값이 순조롭게 변화하도록 저항값을 설정할 필요가 있다.
그러나, 상기 일련의 제조 방법에 의해서 제조된 액티브 매트릭스 기판에는 쇼트링을 구성하는 2단자 소자의 제조 불량에 의해 충분한 쇼트링 저항이 얻어지지 않는 경우가 있다. 예를 들면, 2단자 소자 형성시의 포토리소그래피 불량에 의해, 이 2단자 소자가 쇼트링하는 등이 생각되어진다. 이 때, 이 쇼트한 2단자 소자에 접속되어 있는 라인(주사 전극 또는 신호 전극)은, 액티브 매트릭스 기판 상에서 선 결함(라인간 리크에 의한 결함)으로서 인식된다.
그런데, 본래 쇼트링은 도발적으로 외부로부터 입력되는 정전기의 침입을 방지하기 위한 것으로, 드라이버의 실장 후에는 불필요하게 된다. 따라서, 선 결함이 되는 라인간에 접속되어 있는 쇼트링을 커트하고, 이 라인간의 리크를 개선하면, 액티브 매트릭스 기판의 선 결함은 해소된다.
그러므로, 예를 들면 도 14에 도시하는 예에서는, 2단자 소자(81)의 쇼트 등의 불량을 다음 공정에서 수정하기 쉽게 하기 위해, 예를 들면 레이저 커터 등을 이용하여 절단하기 쉽게 하기 위해, 쇼트링(38)을 구성하는 2단자 소자(81)의 드레인 전극(81d)과 인접하는 2단자 소자(81)의 소스 전극(81s)과의 연결부의 폭을 좁힌 직사각형의 가는 부분(82)을 미리 형성하고 있다.
또한, 본 실시예에서는 쇼트링(38)을 주사선 입력 단자부(32) 및 신호선 입력 단자부(33)와 액티브 매트릭스부(31)와의 사이에 설치하고 있지만, 이것에 한정되지 않고, 버스 라인의 종단부나 표시 영역 이외의 액티브 매트릭스부(31) 내부에 설치하여도 좋다. 다만, 개구율을 특별히 고려하지 않으면 쇼트링(38)을 액티브매트릭스부(31)의 표시 영역에 설치하여도 좋다.
이상과 같이, 본 실시예로 설명한 액티브 매트릭스 기판에 의하면 입력 단자간에 저항값이 제조 가능한 2단자 소자로 이루어지는 쇼트링을 설치함으로써, 입력 단자간의 저항값을 안정된 것으로 할 수 있다. 이것에 의해, 액티브 매트릭스 기판의 정전기에 대한 마진을 확대시킬 수 있으므로, 액티브 매트릭스 기판으로 제조되는 액정 표시 장치 등의 제조상의 비율이 향상된다.
또, 본 발명의 액티브 매트릭스 기판에서는 쇼트링을 구성하고 있는 2단자 소자인 TFT의 ON 저항을 이용하고, 쇼트링의 저항을 제조하고 있으므로, 쇼트링의 저항값을 보다 안정된 것으로 할 수 있다.
또, 본 발명의 쇼트링은 인가 전위가 높아짐에 따라, 저항값이 저하됨으로, 단순한 직렬 저항을 이용한 반도체로 이루어지는 쇼트링보다도, 전하 분산의 능력이 높다. 그것도, 상기 쇼트링은 서로 역방향으로 도통 특성을 가지는 2단자 소자를 병렬로 2개 형성한 구성으로 되어 있다.
이 때문에, 강상 현상을 일으키기 전의 약한 정전기에 대해서도 유효하게 전하를 분산시킬 수 있으므로, 광범위 전압의 정전기에 대해서 전하 분산의 효과를 나타낸다.
또, 본 발명의 액티브 매트릭스 기판의 제조 방법에 의하면, 쇼트링을 구성하는 2단자 소자에, 액티브 매트릭스부의 스위칭 소자와 마찬가지 구조인 TFT를 채용하고 있으므로, 액티브 매트릭스의 스위칭 소자로서 채널 에지형의 TFT, 특히 포토레지스트를 이용하지 않고, 스위칭 소자를 구성하는 소스·드레인 전극을 마스크로 하여 갭부를 에칭하는 것과 같은 단축 공정을 실현할 수 있다.
이상 상술한 바와 같이, 상기 스위칭 소자 및 2단자 소자에 채널 에지형 TFT를 이용할 경우, 특별한 제조 공정, 즉 포토레지스트에 의해 패터닝하는 공정을 더하는 일없이 쇼트링을 형성할 수 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명백히 하는 것으로써, 그와 같은 구체적인 예에만 한정하여 좁은 의미로 해석해야만 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구항의 범위 내에서 다양하게 변경하여 실시할 수 있는 것이다.

Claims (19)

  1. 절연성 기판,
    상기 절연성 기판 상에 격자 모양으로 배선된 복수의 주사선 및 신호선,
    상기 주사선과 신호선으로 둘러싸인 영역 각각에 배치된 화소 전극,
    상기 주사선, 신호선 및 화소 전극에 각각 전기적으로 접속된 스위칭 소자, 및
    상기 주사선들 중 임의의 2개의 주사선, 또는 상기 신호선들 중 임의의 2개의 신호선, 또는 상기 주사선들 중 임의의 1개의 주사선과 상기 신호선들 중 임의의 1개의 신호선을 전기적으로 접속함과 더불어, 자신에 인가된 전압에 따라 자신의 저항값을 가변적으로 제어하는 저항 제어 소자
    를 포함하며,
    상기 저항 제어 소자에 양방향으로 전류가 흐르는 액티브 매트릭스 기판.
  2. 제1항에 있어서, 상기 저항 제어 소자에 의해서 접속되는 배선은 어느 것이나 주사선인 액티브 매트릭스 기판.
  3. 제1항에 있어서, 상기 저항 제어 소자에 의해서 접속되는 배선은 어느 것이나 신호선인 액티브 매트릭스 기판.
  4. 제1항에 있어서, 상기 저항 제어 소자는 1개의 배선 상에 병렬로 접속되고, 또 서로 역방향으로 신호가 흐르는 2개의 2단자 소자로 이루어지는 액티브 매트릭스 기판.
  5. 제4항에 있어서, 상기 2단자 소자의 신호 전극은 상기 화소 전극과 동일한 도전막으로 형성되어 있는 액티브 매트릭스 기판.
  6. 제4항에 있어서, 상기 2단자 소자는 주사 전극과 신호 전극을 전기적으로 접속한 박막 트랜지스터로 구성되어 있는 액티브 매트릭스 기판.
  7. 제6항에 있어서, 상기 박막 트랜지스터는 채널 부분이 에칭되어 형성되는 채널 에칭형의 트랜지스터로 이루어지는 액티브 매트릭스 기판.
  8. 절연성 기판 상에 격자 모양으로 배선된 복수의 주사선 및 신호선, 상기 주사선 및 신호선으로 둘러싸인 영역 각각에 배치된 화소 전극, 상기 주사선, 신호선 및 화소 전극에 각각 전기적으로 접속된 스위칭 소자를 포함하는 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 주사선들 중 임의의 2개의 주사선, 또는 상기 신호선들 중 임의의 2개의 신호선, 또는 상기 주사선들 중 임의의 1개의 주사선과 상기 신호선들 중 임의의 1개의 신호선을 전기적으로 접속함과 더불어, 상기 배선으로부터의 전하에 따라자신의 저항값을 가변적으로 제어하는 저항 제어 소자를 박막 트랜지스터로 형성하는 저항 제어 소자 형성 공정을 포함하고,
    상기 저항 제어 소자 공정은, 상기 스위칭 소자를 제조하는 공정과 동시에 수행되는 액티브 매트릭스 기판의 제조 방법.
  9. 절연성 기판 상에 주사선 재료인 제1 도전막을 형성하는 공정,
    상기 도전막을 소정의 형상으로 패터닝하여 주사선, 주사 전극, 및 2단자 소자가 되는 박막 트랜지스터의 주사 전극을 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 제1 절연층, 제1 반도체층, 제2 절연층을 순차 형성하는 공정,
    상기 제2 절연층을 상기 주사 전극 및 2단자 소자가 되는 박막 트랜지스터의 주사 전극과 거의 동일한 형상으로 패터닝하여 채널 보호층을 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 콘택트층이 되는 제2 반도체층을 형성하는 공정,
    상기 제1 반도체층과 제2 반도체층을 소정의 형상으로 패터닝하여, 상기 주사선 및 신호선의 교차점에 배치되는 화소의 스위칭 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층, 및 상기 2단자 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층을 형성하는 공정,
    상기 콘택트층을 포함하는 영역에 신호선, 신호 전극, 드레인 전극, 2단자소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극의 재료가 되는 제2 도전막을 형성하는 공정,
    상기 제2 도전막을 소정의 형상으로 패터닝하여, 신호선, 신호 전극, 드레인 전극, 및 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극을 형성하는 공정,
    화소 전극이 되는 제3 도전막을 형성하는 공정, 및
    상기 제3 도전막을 소정의 형상으로 패터닝하여, 화소 전극을 형성하는 공정
    을 포함하는 액티브 매트릭스 기판의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연층을 형성하기 전에, 제1 도전막의 표면을 양극 산화하는 공정을 더 포함하는 액티브 매트릭스 기판의 제조 방법.
  11. 제9항에 있어서, 상기 제1 도전막은 탄탈로 이루어지는 액티브 매트릭스 기판의 제조 방법.
  12. 제9항에 있어서, 상기 제1 절연층은 질화 실리콘으로 이루어지는 액티브 매트릭스 기판의 제조 방법.
  13. 제9항에 있어서, 상기 제2 도전막은 티탄으로 이루어지는 액티브 매트릭스 기판의 제조 방법.
  14. 제9항에 있어서, 상기 제2 절연층은 질화 실리콘으로 이루어지는 액티브 매트릭스 기판의 제조 방법.
  15. 제9항에 있어서, 상기 화소 전극은 투명 도전막으로 이루어지는 액티브 매트릭스 기판의 제조 방법.
  16. 절연성 기판 상에 주사선 재료인 제1 도전막을 형성하는 공정,
    상기 제1 도전막을 소정의 형상으로 패터닝하여 주사선, 주사 전극, 및 2단자 소자가 되는 박막 트랜지스터의 주사 전극을 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 절연층 및 제1 반도체층을 순차 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 콘택트층이 되는 제2 반도체층을 형성하는 공정,
    상기 제1 반도체층과 제2 반도체층을 소정의 형상으로 패터닝하여, 상기 주사선 및 신호선의 교차점에 배치되는 화소의 스위칭 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층, 및 상기 2단자 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층을 형성하는 공정,
    상기 콘택트층을 포함하는 영역에, 신호선, 신호 전극, 드레인 전극, 및 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극의 재료가 되는 제2도전막을 형성하는 공정,
    상기 제2 도전막을 소정의 형상으로 패터닝하여, 신호선, 신호 전극, 드레인 전극, 및 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극을 형성하는 공정,
    화소 전극이 되는 제3 도전막을 형성하는 공정, 및
    상기 제3 도전막을 소정의 형상으로 패터닝하여, 화소 전극을 형성하는 공정
    을 포함하는 액티브 매트릭스 기판의 제조 방법.
  17. 절연성 기판 상에 주사선 재료인 제1 도전막을 형성하는 공정,
    상기 제1 도전막을 소정의 형상으로 패터닝하여, 주사선, 주사 전극, 및 2단자 소자가 되는 박막 트랜지스터의 주사 전극을 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 절연층 및 제1 반도체층을 순차 형성하는 공정,
    상기 주사선 상, 주사 전극 상, 2단자 소자가 되는 박막 트랜지스터의 주사 전극 상을 포함하는 영역에, 콘택트층이 되는 제2 반도체층을 형성한 후, 신호선, 신호 전극, 드레인 전극, 및 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극의 재료가 되는 제2 도전막을 형성하는 공정,
    상기 제2 도전막을 소정의 형상으로 패터닝하여, 신호선, 신호 전극, 드레인 전극, 및 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극을 형성하는 공정,
    상기 신호 전극, 드레인 전극, 2단자 소자가 되는 박막 트랜지스터의 신호 전극 및 드레인 전극을 마스크로 하여 상기 제1 반도체층과 상기 제2 반도체층을 에칭함으로써, 상기 주사선 및 신호선의 교차점에 배치되는 화소의 스위칭 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층, 및 상기 2단자 소자로 되는 박막 트랜지스터의 채널부 및 콘택트층을 형성하는 공정,
    화소 전극이 되는 제3 도전막을 형성하는 공정, 및
    상기 제3 도전막을 소정의 형상으로 패터닝하여, 화소 전극을 형성하는 공정
    을 포함하는 액티브 매트릭스 기판의 제조 방법.
  18. 제6항에 있어서, 상기 2단자 소자의 신호 전극은, 인접하는 2단자 소자의 신호 전극과의 연결부가 상기 연결부 이외의 나머지 부분보다도 폭이 좁게 형성되는 있는 액티브 매트릭스 기판.
  19. 제1항 내지 제7항 및 제18항 중 어느 한 항에 따른 액티브 매트릭스 기판을 사용하는 액정 표시 장치.
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