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KR100313255B1 - 디지털주파수체배기용조합지연회로 - Google Patents

디지털주파수체배기용조합지연회로 Download PDF

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KR100313255B1
KR100313255B1 KR1019980020136A KR19980020136A KR100313255B1 KR 100313255 B1 KR100313255 B1 KR 100313255B1 KR 1019980020136 A KR1019980020136 A KR 1019980020136A KR 19980020136 A KR19980020136 A KR 19980020136A KR 100313255 B1 KR100313255 B1 KR 100313255B1
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다까노리 사에끼
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가네꼬 히사시
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Abstract

주파수 체배기에 사용되는 조합 지연 회로는, 단위 지연 시간 (td)을 각각 발생하는 8 개의 세그먼트 (230)을 각각 갖는 복수의 지연선을 포함하는 제 1 지연 회로 (201), 지연 세그먼트 (230) 의 대응하는 하나로부터의 출력을 각각 수신하는 지연선에 배치된 8개의 래치 소자 (231)를 갖는 래치 어레이 (209), 및 각각 단위 지연 시간을 발생하는 단일 지연 소자 (232)를 각각 갖는 제 2 내지 제 8 지연 회로(202 내지 208) 를 구비한다. 제 3, 제 5, 및 제 7 지연 회로 (203, 205, 207) 의 출력의 지연 시간이 8개의 지연 회로 (208) 의 출력의 지연 시간의 1/4, 1/2, 및 3/4 이 되도록 래치 소자 (231) 와 제 2 내지 제 8 지연 회로 (202 내지 208) 가 대응된다. 조합 지연 회로를 갖는 주파수 체배기는 기준 주파수를 2배, 4배, 및 8배로 체배시킨다.

Description

디지털 주파수 체배기용 조합 지연 회로{COMBINATIONAL DELAY CIRCUIT FOR A DIGITAL FREQUENCY MULTIPLIER}
본 발명은 디지털 주파수 체배기용 조합 지연 회로에 관한 것으로, 특히 지연 시간을 미세하게 조절할 수 있는 조합 지연 회로에 관한 것이다.
디지털 주파수 체배기는 일반적으로 고주파수를 갖는 클록 신호와 입력 기준 클록 신호의 위상과 동기하여 클록 위상을 발생하는데 사용된다. 이러한 디지털 주파수 체배기는, 예를 들어, 문헌, T. Shimizu, "A Multimedia 32b RISC Microprocessor with 16Mb DRAM" ISSCC Digest of Technical Papers, 1996 IEEE International Solid-State Circuit Conference, pp.216-217, Feb., 1996) 에 서술되어 있다. 또한 이러한 회로 기술에 연관하여 미국 특허 USP5,422,835 호 및 USP5,530,837 호에 서술되어 있다.
도 1 은 기준 클록 신호의 클록 주파수를 4체배할 수 있는 종래의 주파수 체배기의 조합 지연 회로를 나타낸다. 각각의 지연 회로 (101, 102, 103, 또는 104) 와 선택기 (105, 106, 107, 또는 108) 를 각각 포함하는 4개의 지연 셋트는 서로 직렬로 캐스캐이드되어, 기준 (제 1) 클록 신호 (111)을 수신하여 제 2 내지 제 5 클록 신호 (112 내지 115)를 발생시킨다. 각각의 지연 셋트에서, 지연 회로 (101, 102, 103, 또는 104) 의 지연 시간은 선택기 (105, 106, 107, 및 108) 중의 대응하는 하나에 의해 제어되어 복수의 단위 지연 시간 (td) 을 갖도록 한다. 여기서 td는 동일한 구성을 갖는 지연 세그먼트의 각각에 의해 발생된 단위 지연 시간이다.
위상 비교기 (109) 는 기준 클록 신호 (111) 에 대하여 제 5 클록 신호(115)를 비교하고, 기준 클록 신호 (111) 의 위상에 대한 제 5 클록 신호 (115) 의 위상에 의존하여 UP 신호 (116) 또는 DOWN 신호 (117)를 UP/DOWN (U/D) 카운터 (110) 에 공급한다. U/D 카운터 (110) 는 선택기 (105 내지 108)를 제어하는 제어 신호 (118)를 공급하여 기준 클록 신호 (111) 의 위상과 제 5 클록 신호 (115) 의 위상을 동일하게 한다.
상술한 제어에 의하면, 각각의 지연 회로 (101 내지 104) 의 시간 지연은 단일 제어 신호 (118) 에 의해 제어되므로, 클록 신호 (112 내지 115) 의 연속적인 2 개 사이의 타이밍차는 기준 클록 신호 (111) 의 클록 사이클의 1/4 과 동일하게 된다. 4 개의 클록 신호 (112 내지 115) 를 논리합 (OR) 함으로써, 기준 클록 신호 (111) 의 4 체배가 되어 4 체배 주파수를 갖는 클록 신호를 발생할 수 있다.
표 1 은 캐스캐이드 지연 회로 (101 내지 104) 의 소망의 전체 위상 지연과 도 1 의 조합 지연 회로의 각각의 지연 회로 (101 내지 104) 에 의해 실질적으로 발생된 지연 사이의 관계를 나타낸다.
표 2 는 표 1 에 의해 얻어진 각각의 지연 회로 (101 내지 104) 의 출력 (112 내지 115) 과 전체 위상 지연 사이의 관계를 나타낸다.
표 1 과 표 2 에 나타낸 바와 같이, 상술한 조합 지연 회로를 갖는 주파수 체배기는 각각의 지연 회로의 단위 지연 시간 (td) 의 4 체배인 단위 지연을 갖는 출력 클록 신호를 발생한다. 더 상세히 말하면, 결과적인 4체배 주파수 체배기는 각각의 지연 회로의 단위 지연 시간의 4 배 이내의 미세한 시간 지연을 조절할 수 없고, 주파수 체배기에 의해 발생된 클록 신호의 클록 사이클의 에러는 최대 3×td이다.
특히, 예를들여, 5 개의 단위 지연 (5 ×td) 의 전체 위상 지연을 발생시키고자 하면, 각각의 지연 회로가 2 개의 단위 지연 (2×td) 를 선택하고, 그렇게함으로써, 제 5 클록 신호 (115) 의 출력은 기준 클록 신호 (111) 에 대하여 8 개의 단위 지연의 위상 지연(8 ×td)을 가지게 되고, 이것은 제 5 지연 회로에 의해 발생된 클록 펄스의 타이밍에서 3 ×td의 에러가 존재하며, 기준클록에서의 다음 펄스에 대응하는 클록 펄스를 앞서가는 것을 의미한다.
더 일반적으로 말하자면, 지연 회로의 각 출력의 논리합 후의 주파수 체배기의 출력의 클록의 펄스의 에러는 대부분 지정된 클록에 존재한다.
그러므로, 본 발명의 목적은 지연 회로의 지연 세그먼트의 단위 지연 시간과 실질적으로 동일한, 조절가능한 최소 지연 시간을 갖는 체배된 클록 신호를 출력할 수 있는 주파수 체배기에 사용되는 조합 지연 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 클록 펄스의 위상 에러가 클록 펄스 중에 실질적으로 균일하게 분포된 조합 지연 회로를 제공하는 것이다.
도 1 은 종래의 주파수 체배기용 조합 지연 회로의 블록도.
도 2 는 본 발명의 제 1 실시예에 의한 조합 지연 회로의 블록도.
도 3 은 도 2 에 도시한 클록 버퍼 (211) 의 상세 회로도.
도 4 는 도 2 에 도시한 각각의 지연 회로 및 래치 어레이의 상세 회로도.
도 5 는 본 발명의 제 2 실시예에 의한 조합 지연 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
201: 제 1 지연 회로
202 내지 208: 제 2 내지 제 8 지연 회로
209: 래치 어레이
210: 단위부
211: 제 1 클록 버퍼
213 내지 219: 제 2 클록 버퍼
본 발명의 한 형태에 의하면, 각각의 단위 시간 지연을 발생하는 복수의 캐스캐이드(cascade)된 지연 세그먼트를 포함하는 하나이상의 기본 지연선을 갖는 제 1 지연 회로와, 지연 세그먼트 중 대응하는 하나로부터의 출력을 각각 수신하는 복수의 래치 소자를 갖는 래치 어레이와, 캐스캐이드 구성으로 서로 결합된 복수의 제 2 지연 회로를 구비하며, 제 2 지연 회로의 각각은 단위 시간 지연과 실질적으로 동일한 시간 지연을 발생하는 상기 지연선에 대응하는 지연 소자를 가지며, 제 2 지연 회로 각각의 지연 소자는 캐스캐이드 구성인 제 2 지연 회로의 선행하는 하나로부터의 출력에 응답하여 래치 소자의 대응하는 하나로부터의 출력을 수신하는 조합 지연 회로를 제공한다.
본 발명은, 또한, 다른 형태로서, 단위 시간 지연을 각각 발생하는 복수의 캐스캐이드된 지연 세그먼트를 갖는 지연 회로와 지연 셋트의 출력으로서 지연 세그먼트의 하나로부터의 출력을 선택하는 선택기를 포함하는 캐스캐이드된 복수의 지연 셋트와, 기준 클록 신호와 캐스캐이드 지연 회로의 최종단의 출력을 위상에 대하여 비교하여 위상차 신호를 발생하는 위상 비교기와, 위상차 신호에 응답하여 지연 회로중의 하나를 선택하기 위한 선택기 중 하나를 제어하는 제어부를 구비하며, 선택기 중의 하나는 위상차 신호에 의존하여 소정의 선택 순서에 기초하여 지정되는, 기준 클록 신호의 주파수를 체배하는 조합 지연 회로를 제공한다.
본 발명에 의한 조합 지연 회로에 따르면, 조합 지연 회로를 갖는 주파수 체배기는 기준 클록에 대하여 클록 지연을 미세하게 조절할 수 있다. 또한, 클록 펄스 중에서 에러가 거의 균일하게 분포되도록 클록 펄스의 타이밍이 제어된다.
이하, 도면을 참조하여 본 발명을 상세히 설명함으로써 상술한 본 발명의 목적, 특징, 이점은 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2 를 참조하면, 본 발명의 제 1 실시예에 의한 조합 지연 회로는 제 1 클록 버퍼 (211)를 갖는 제 1 지연 회로 (201) 와 복수의 (M) 기본 지연선을 구비하고, 기본 지연선 중의 하나는 조합 지연 회로의 단위부를 정의하는 점선 (210) 에 의해 포위되어 있고, 기본 지연선은 서로 직렬로 캐스캐이드되고, 각각은 복수 (본 실시예에서는 8개) 의 지연 세그먼트 (230)를 포함한다. 각각의 지연 세그먼트 (230) 는 단위 지연 시간 (td) 을 발생한다.
조합 지연 회로는 또한, 각각 단위부 (210) 의 하나에 대응하는 M 래치부를 포함하고 제 1 지연 회로 (201) 의 지연선의 지연 세그먼트 (230) 에 대응하는 8 개의 래치 소자 (231) 를 포함하는 래치 어레이 (209)와; 제 2 클록 버퍼 (213, 214, …, 또는 219) 와, 단위부 (210) 의 하나에 대응하는 제 1 지연 회로 (201) 의 지연 세그먼트 (230) 와 동일한 단위 지연 시간 (td)을 갖는 단일 지연 세그먼트 (232)를 각각 갖는 제 2 내지 제 8 지연 회로 (202 내지 208) 와; 기준 신호 (220)를 수신하는 제 3 클록 버퍼 (212)를 구비한다.
도 3 을 참조하면, 제 1 클록 버퍼 (211) 는 제 1 입력에서 직접 기준 클록 신호 (220)를 수신하고 제 2 입력에서 복수 (본 실시예에서는 7개) 의 캐스캐이드된 인버터 (234)를 통해 기준 클록 신호를 수신하여 기준 클록 신호 (220) 보다 상당히 작은 폭을 갖는 원쇼트 펄스를 발생하는 NAND 게이트 (233), NAND 게이트 (233) 로부터의 출력을 수신하는 복수 (본 실시예에서는 6개) 의 캐스캐이드된 인버터 (235), 캐스캐이드된 인버터 (235) 로부터의 출력을 수신하여 리셋 신호 (229)를 출력하는 인버터 (236), 및 캐스캐이드된 인버터 (235) 로부터의 출력을 수신하여 제 1 지연 회로 (201) 의 제 1 지연선에 지연되고 반전된 원쇼트 신호를 출력하는 한 쌍의 인버터 (237)를 구비한다. 리셋 신호 (229) 는 각 클록 사이클에서 제 1 지연 회로 (201) 의 지연선을 리셋하는데 사용된다.
도 4 는 도 2 에 도시한 지연 회로 (201 내지 208) 와 래치 어레이 (209) 간의 일반적인 접속을 나타낸다. 제 1 지연 회로 (201) 의 각각의 지연 세그먼트 (230) 는 선행하는 지연 세그먼트 (230) 로부터의 출력을 수신하여 후속의 지연 세그먼트 (230) 에 지연 신호를 전송하는 NAND 게이트 (238) 와 인버터 (239)를 구비한다. 각각의 지연 세그먼트 (230) 의 출력은 또한 D 플립플롭에 의해 각각 수행되는 래치 소자 (231) 의 대응하는 하나의 데이터 입력 (D) 에 공급된다. 래치 소자 (231) 는 클록 입력 (C)에서 기준 클록 신호 (220)을 수신하여 대응하는 지연 회로의 지연 소자 (232) 에 출력을 고정하고 전송한다.
각각의 지연 회로 (202, 203, …, 또는 208) 의 지연 소자 (232) 는 선행하는 지연 회로로부터의 출력 클록 신호 (221, 222, …, 227) 와 입력의 래치 소자(231) 의 대응하는 하나로부터의 출력 (241)을 수신하는 제 1 NAND 게이트 (240), 제 1 NAND 게이트 (240) 로부터의 출력과 동일 지연 회로내의 선행 지연 소자 (232) 로부터의 출력 (242) 을 수신하는 제 2 NAND 게이트 (241), 출력 (242)을 위한 부하 소자로서 동작하는 제 3 NAND 게이트 (243), 및 제 2 NAND 게이트 (241) 로부터의 출력을 수신하여 지연 소자 (232) 의 출력을 전송하는 인버터 (244)를 구비한다. 제 2 내지 제 8 지연 회로의 구성에서, 지연 소자 (232) 는 래치 어레이 (209) 로부터의 출력 (241) 또는 선행 지연 소자 (232) 로부터의 출력 (242) 을 선택한다. 특히, 클록 버퍼 (213, 214, …, 219)를 통해 전송된 제 2 내지 제 7 지연 회로 (202 내지 207) 의 각각의 출력 (222, 223, …, 227) 은 래치 어레이로부터의 출력을 위한 게이트로서 사용된다. 제 1 내지 제 8 클록 신호(221 내지 228) 는 논리합(OR) 되어 기준 클록 신호 (220) 의 주파수의 8배 (8 폴드) 인 주파수를 갖는 클록 신호를 제공한다.
예를 들어, 래치 어레이 (209) 내의 제 8 래치 소자 (231) 로부터의 출력이 H 레벨로 설정되면, 제 2 지연 회로 (202) 의 지연 소자 (232) 의 NAND 게이트 (240) 는 신호 (221) 의 클록 펄스를 수신하여 L 레벨 신호를 출력하고, L 레벨은 NAND 게이트 (241) 와 인버터 (244) 에 전송되고, 인버터 (244) 는 제 2 클록 신호 (222)를 전송한다. 래치 소자 (231) 로부터의 출력이 로우이면, 선행 지연선으로부터의 클록 신호 (242) 가 인버터 (244) 에 공급된다.
도 2 에 도시한 바와 같이, 제 1 지연 회로 (201) 는 각각의 지연선의 제 1 내지 제 8 지연 세그먼트 (230) 를 갖는다. 제 1 지연 세그먼트 (230) 는 클록신호를 지연시키고 제 2 내지 제 8 지연 세그먼트는 각각 제 2 내지 제 8 래치 소자 (231) 에 출력을 공급한다. 제 1 래치 소자 (231) 에는 제공되지 않는다. 제 2 지연 회로내의 지연 소자 (232) 는 제 8 래치 소자로부터의 출력을 수신, 즉, 제 2 지연 회로 (202) 는 제 8 래치 소자 (231) 에 대응한다. 마찬가지로, 제 3 내지 제 8 지연 회로 (203 내지 208) 는 각각 제 4, 제 2, 제 6, 제 7, 제 3, 및 제 5 래치 소자에 대응한다. 이러한 특정한 접속은 이점을 제공한다. 이러한 구성에서, 제 2 내지 제 8 지연 회로는 직렬로 캐스캐이드 되어 있다.
동작에 있어서, tCK의 클록 사이클 (주기) 을 갖는 기준 클록 신호 (220) 가 제 1 지연 회로 (201) 의 클록 버퍼 (211) 에 입력되고, 클록 버퍼 (211) 는 제 1 지연 회로 (201) 의 기본 지연선의 지연 (t210) 보다 큰 펄스폭 (tPW)을 결정하고, t210는 8 ×td이다.
펄스폭 (tPW)을 갖는 펄스 트레인 (train) 이 제 1 지연 회로 (201)를 진행하는 동안, 래치 어레이 (209) 의 각각의 래치 소자 (231) 의 출력 (Q) 의 레벨은 L 레벨로부터 H 레벨로 변화한후, L 레벨로 변화한다. 제 1 지연 회로 (201) 의 활성화된 기본 지연선의 수는 래치 어레이 (209) 의 데이터 입력에 입력된 기준 클록 신호 (220) 의 클록 사이클에 기초하여 결정된다.
펄스폭 (tPW) 은 제 1 지연 회로 (201) 의 기본 지연선의 시간 지연 (t210(t210= 8 ×td)) 보다 길므로, H 레벨은 래치 어레이 (209) 에 접속된 지연 회로 (201)의 각각의 출력 단자에서 8×td보다 오래 유지된다.
제 1 클록 버퍼 (211) 로부터의 제 1 클록 펄스가 제 1 지연 회로 (201)내를 진행하는 동안, 제 2 클록 펄스는 래치 어레이 (209) 로 들어간다.
H 레벨의 입력 (D)을 갖는 래치 소자 (231) 가 입력 (C)에서 제 2 클록 펄스를 수신한 후, 래치 소자 (231) 는 출력 (Q)을 H 레벨로 고정하여, 제 2 내지 제 8 지연 회로 (202 내지 208) 의 대응하는 하나의 지연 소자 (232)를 인에이블한다.
래치 어레이 (209) 에 의해 제 2 내지 제 8 지연 회로 (202 내지 208) 중의 하나, 예를 들어, 제 2 지연 회로 (202) 에 클록 펄스가 통과한 후, 후속의 제 3 내지 제 8 지연 회로 (203 내지 208) 로 진행한다.
상술한 실시예에서, 단일 지연 소자 (232) 는 제 1 지연 회로 (201) 내의 8개의 단위 시간 지연을 발생시키는 단위부 (210) 에 대응하는 제 2 내지 제 8 지연 회로 (202 내지 208) 의 각각에 설치된다. 또한, 각각의 클록 버퍼 (213, 214, …, 또는 219) 의 시간 지연은 제 1 클록 버퍼 (211) 의 시간 지연의 1/8 이다.
결과적으로, 최소 시간 지연 (td) 의 존재가 8 로 나누어 남는 나머지에 의하여 정확한 1/8 의 값에서 약간의 지연을 발생시킨다고 하더라도, 각 지연 회로 (202 내지 208) 를 통과하는 클록 펄스의 시간 지연은 제 1 지연 회로 (201) 에 의해 발생된 시간 지연의 실질적으로 1/8 이다.
표 3 은 제 1 지연 회로 (201)에서의 단위 지연수로 표시된 지연 시간과 제 2 내지 제 8 지연 회로 (202 내지 208) 에 발생한 단위 지연수로 표시된 지연 시간을 나타낸다. 표 4 는 도 3 으로부터 얻어진 것으로, 제 1 지연 회로에서 발생한, 단위 지연수로 표시된 시간 지연과 제 2 내지 제 8 지연 회로 (202 내지 208) 의 각각의 출력에 나타나는 단위 지연수로 표시된 지연 시간을 나타낸다.
본 실시예에서, 2 개의 시간 지연간의 차는 표 3 에 도시한 바와 같이 단위 지연 시간의 수에 대하여 1 을 초과하지 않으며, 결과로서의 주파수 체배기의 출력 클록 신호의 인접하는 2개의 클록 펄스간의 시간 간격은 비교적 정확하게 된다.
또한, 표 4 에 도시한 바와 같이, 지연 회로(202 내지 208) 과 래치 어레이 (209) 와의 특정한 접속 구성은 제 3 지연 회로 (203) 의 출력 클록 신호 (223) 가제 1 지연 회로 (201)에서 발생한 지연 시간의 1/4 에 근접하고, 제 5 지연 회로 (205) 의 출력 클록 신호 (225) 가 제 1 지연 회로에서 발생한 지연 시간의 1/2 에 근접하고, 제 7 지연 회로 (207) 의 출력 클록 신호 (227) 가 제 1 지연 회로에서 발생한 지연 시간의 3/4 에 근접하다는 이점을 제공한다. 이것은, 결과적인 체배기가 8 체배 주파수를 갖는 클록 신호에 더하여 제 3, 제 5, 및 제 7 클록 신호 (223, 225, 227) 로부터의 신호를 제 1 클록 신호 (221) 에 결합함으로써 4체배된 주파수를 갖는 또 다른 클록 신호를 발생시킬 수 있다는 것을 의미한다. 또한, 2체배 주파수를 갖는 클록 신호가 제 5 지연 회로 (205) 의 출력 신호 (225) 와 제 1 클록 신호(221) 를 사용하여 얻어질 수 있다.
상술한 바와 같이 지연 회로 (202 내지 208) 와 래치 어레이 (209) 간의 특정한 접속 구성은 제 3, 제 5, 및 제 7 지연 회로의 출력의 클록 신호가 각각 단위 지연 시간에 의해 1/4, 1/2, 3/4 로부터 벗어나지 않는 상태하에서 변경될 수 있다. 일반적으로, N 개의 지연 회로가 제공되면, 다른 모든 지연 회로의 출력은 단위 지연 시간 (td) 에 의해 2/N, 4/N, 6/N, … 으로부터 벗어나지 않는다.
도 5 를 참조하면, 본 발명의 제 2 실시예에 의한 조합 지연 회로는 복수의 지연 세그먼트를 갖는 지연 회로 (301, 302, …, 또는 308) 와 제어 신호 (332) 에 기초하여 대응하는 지연 회로내의 시간 지연을 발생하는 지연 세그먼트를 선택하는 선택기 (309, 310, …, 또는 316)를 포함하는 복수 (본 실시예에서는 8개) 의 지연 셋트를 구비한다. 조합 지연 회로는 또한 기준 클록 신호 (320) 에 대하여 제 8 지연 유닛 또는 제 8 지연 회로 (316) 로부터 출력된 제 8 클록 신호 (328) 를 비교하는 비교기 (317)를 구비하여 UP-DOWN 카운터 (318) 에 UP 신호 (329) 와 DOWN 신호 (330) 을 전송한다. UP-DOWN 카운터 (318) 는 제어 스위치 (319)를 제어하여 사전에 지정된 순서로 선택기 (309 내지 316) 중의 하나를 선택한다. UP 신호가 발생하면, 제어 스위치 (319) 내에 지정된 1 내지 8 의 오름차순으로 선택되고, DOWN 신호가 발생하면, 8로부터 1 로 내림차순으로 선택된다.
본 실시예에서, 제어 스위치 (319) 는 제어 스위치 (319) 에 저장된 데이터에 기초하여 연속적으로 제 1 지연 회로 (301), 제 4 지연 회로 (304), 제 7 지연 회로 (307), 제 3 지연 회로 (303), 제 8 지연 회로 (308), 제 5 지연 회로 (305), 제 6 지연 회로 (306) 및 제 2 지연 회로 (302) 에 대응하는 1 내지 8 의 선택 순서를 갖는다. 1 로부터 8 의 순서 또는 8로부터 1 의 순서는 순환한다: 오름차순에서는 8 다음에 1 이 뒤따르고, 내림차순에서는 1 다음에 8 이 뒤따른다.
도 1 를 참조하여 설명한 종래의 주파수 체배기의 경우와 마찬가지로, 제 1 내지 제 8 지연 회로 (301 내지 308) 로부터의 출력 (321 내지 328) 은 결과적인 체배기에서 논리합 (OR) 되어 8체배 주파수를 갖는 클록 신호를 발생한다.
표 5 와 표 6 은 단위 지연 시간의 수에 대하여 지정되고 캐스캐이드된 지연 회로 (301 내지 308) 의 전체 지연 시간과 지연 회로 (301 내지 308) 의 출력 (321 내지 328)에서 나타나는 지연 시간과 지연 회로 (301 내지 308) 의 각각에서 발생하는 지연 시간을 나타낸다.
제 1 실시예와 마찬가지로, 제 1 내지 제 8 지연 회로 (301 내지 308) 는, 본 실시예에서, 제어 스위치 (319) 에 저장된 소정의 순서에 기초하여 선택되므로, 각각의 지연 회로 (301 내지 308) 의 각각에서 발생하는 시간 지연은 주파수 체배기에 의해 얻어진 클록 신호의 클록 사이클의 1/8 의 정수배에 대하여 td(단위 지연 세그먼트의 단위 지연 시간) 보다 적은 에러를 갖도록 제어된다.
소정의 선택 순서에 의해, 지연 회로의 순서는 지연 회로의 출력의 각각이 단위 지연 시간에 의해 클록 사이클의 1/8 의 정수배로부터 벗어나지 않도록 결정된다. 따라서, 2 개의 클록 펄스의 간격의 에러는 td보다 작다.
또한, 제 2 지연 회로 (302), 제 4 지연 회로 (304) 및 제 6 지연 회로 (306) 의 출력은 제 1 실시예의 경우에서 처럼 1/4, 1/2, 및 3/4 에 근접한다. 즉, 선택의 순서는 1/4, 1/2, 및 3/4 으로부터의 편차가 단위 지연 시간 (td) 보다 작도록 결정된다.
결과적으로, 2배, 4배, 및 8배 주파수를 갖는 클록 신호가 본 실시예의 단일 주파수 체배기에 의해 기준 클록 주파수로부터 얻어진다.
일반적으로, 본 발명에 의하면, 기준 클록 주파수로부터 N 체배된 주파수를 갖는 클록 신호를 발생하는 N 개의 지연 회로가 직렬로 캐스캐이드된다. 각각의 지연 회로 각각의 지연 시간의 선택은 지연 회로 각각의 출력이 1/N 또는 2/N 등의 정수배로부터 단위 지연 시간 (td) 만큼 벗어나지 않도록 한다. 따라서, 체배된 클록 주파수의 에러는 단위 시간지연 (td) 보다 작다.
상술한 실시예는 단지 예를 들어 설명하였으므로, 본 발명은 상술한 실시예에 한정되는 것은 아니며, 본 발명의 사상을 벗어나지 않는 한도내에서 다양한 변형 및 변경이 가능하다.
이상 설명한 바와 같이, 본 발명에 의한 조합 지연 회로는 지연 회로의 지연세그먼트의 단위 지연 시간에 거의 동일한 조절가능한 최소 지연 시간을 갖는 체배된 클록 신호를 출력할 수 있고, 클록 펄스의 위상의 에러가 클록 펄스중에 균일하게 분포되는 효과가 있다.

Claims (6)

  1. 단위 시간 지연을 각각 발생하는 복수의 캐스캐이드된 지연 세그먼트 (230)를 포함하는 하나이상의 기본 지연선을 갖는 제 1 지연 회로 (201), 상기 지연 세그먼트 (230) 의 대응하는 하나로부터 출력을 각각 수신하는 복수의 래치 소자 (231)를 갖는 래치 어레이 (209), 캐스캐이드 구성으로 서로 결합된 복수의 제 2 지연 회로 (202 내지 208)를 구비하고, 상기 제 2 지연 회로 (202 내지 208) 의 각각은 상기 단위 시간 지연과 거의 동일한 시간 지연을 발생하는 상기 지연선에 대응하는 지연 소자 (232)를 가지며, 상기 제 2 지연 회로 각각의 상기 지연 소자는 상기 캐스캐이드 구성에 의해 상기 제 2 지연 회로 (202 내지 208) 의 선행하는 하나로부터의 출력에 응답하여 상기 래치 소자 (231) 의 대응하는 하나로부터 출력을 수신하는 것을 특징으로 하는 조합 지연 회로.
  2. 제 1 항에 있어서, 상기 하나이상의 지연선은 직렬로 캐스캐이드된 복수의 지연선을 포함하는 것을 특징으로 하는 조합 지연 회로.
  3. 제 2 항에 있어서, 상기 제 2 지연 회로 (202 내지 208) 각각의 상기 지연 소자 (232) 는 상기 제 2 지연 회로 (202 내지 208) 각각의 다른 지연선의 다른 지연 소자 (232) 로부터의 출력과 상기 래치 소자 (231) 로부터의 출력중의 하나를 선택하는 것을 특징으로 하는 조합 지연 회로.
  4. 제 1 항에 있어서, 각각의 상기 래치 소자 (231) 와 상기 복수의 제 2 지연 회로 (202 내지 208) 의 각각의 대응성은 상기 제 2 지연 회로 (202 내지 208) 의 인접하는 2개로부터의 출력간의 위상차가 상기 단위 지연 시간내의 에러를 갖는 실질적으로 상수가 되도록 하는 것을 특징으로 하는 조합 지연 회로.
  5. 제 4 항에 있어서, 상기 복수의 제 2 지연 회로 (202 내지 208) 는 7개의 지연 회로를 포함하는 것을 특징으로 하는 조합 지연 회로.
  6. 제 4 항에 있어서,
    상기 대응성은 상기 제 2 지연 회로 (202 내지 208) 의 일부로부터의 출력이 상기 제 2 지연 회로 (202 내지 208) 중의 지정된 하나의 지연 시간의 1/4, 1/2, 및 3/4 의 지연 시간을 갖도록 하는 것을 특징으로 하는 조합 지연 회로.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置
JP4562300B2 (ja) * 2000-11-14 2010-10-13 ルネサスエレクトロニクス株式会社 クロック制御方法及び回路
FR2817981B1 (fr) * 2000-12-07 2003-02-14 Bull Sa Circuit multiplieur de fronts
JP3575430B2 (ja) * 2001-02-01 2004-10-13 日本電気株式会社 ２段階可変長遅延回路
US6580304B1 (en) * 2002-03-28 2003-06-17 M/A-Com, Inc. Apparatus and method for introducing signal delay
JP2005286467A (ja) * 2004-03-29 2005-10-13 Fujitsu Ltd デジタルｄｌｌ装置、デジタルｄｌｌ制御方法、デジタルｄｌｌ制御プログラム
US7061285B2 (en) * 2004-04-15 2006-06-13 Woods Paul R Clock doubler
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
JP4425722B2 (ja) 2004-06-18 2010-03-03 Ｎｅｃエレクトロニクス株式会社 Ｓｍｄ任意逓倍回路
JP2006067190A (ja) 2004-08-26 2006-03-09 Nec Electronics Corp クロック生成回路
US7525363B2 (en) * 2006-09-01 2009-04-28 Via Technologies, Inc. Delay line and delay lock loop
GB201015729D0 (en) 2010-09-20 2010-10-27 Novelda As Pulse generator
GB201015730D0 (en) * 2010-09-20 2010-10-27 Novelda As Continuous time cross-correlator
US8994424B2 (en) 2013-03-12 2015-03-31 International Business Machines Corporation Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals
US9118310B1 (en) * 2014-09-10 2015-08-25 Xilinx, Inc. Programmable delay circuit block
US10886847B1 (en) * 2019-06-14 2021-01-05 Arm Limited Performance regulation techniques
CN114253346B (zh) * 2021-12-09 2024-09-24 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633608A (en) * 1993-09-27 1997-05-27 Sgs-Thomson Microelectronics S.A. Digital delay line

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JP2861465B2 (ja) * 1991-05-16 1999-02-24 日本電気株式会社 周波数逓倍回路
US5216301A (en) * 1991-12-20 1993-06-01 Artisoft, Inc. Digital self-calibrating delay line and frequency multiplier
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5544203A (en) 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US5422835A (en) * 1993-07-28 1995-06-06 International Business Machines Corporation Digital clock signal multiplier circuit
JPH07202649A (ja) 1993-12-27 1995-08-04 Toshiba Corp 逓倍回路
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
KR960009965B1 (ko) 1994-04-14 1996-07-25 금성일렉트론 주식회사 주파수 배수 회로
DE69526419T2 (de) 1994-12-20 2002-11-21 Nippon Electric Co Zeitverzögerungsschaltung
JP3561792B2 (ja) * 1995-09-06 2004-09-02 株式会社ルネサステクノロジ クロック発生回路
KR0179779B1 (ko) * 1995-12-18 1999-04-01 문정환 클럭신호 모델링 회로
KR100197563B1 (ko) * 1995-12-27 1999-06-15 윤종용 동기 지연라인을 이용한 디지탈 지연 동기루프 회로
DE69733108T2 (de) 1996-09-13 2006-03-02 Nec Electronics Corp., Kawasaki Synchrone Multiplex-Verzögerungsschaltung
US5818890A (en) * 1996-09-24 1998-10-06 Motorola, Inc. Method for synchronizing signals and structures therefor
JP3173408B2 (ja) 1997-03-13 2001-06-04 日本電気株式会社 信号多重化回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633608A (en) * 1993-09-27 1997-05-27 Sgs-Thomson Microelectronics S.A. Digital delay line

Also Published As

Publication number Publication date
US6441657B1 (en) 2002-08-27
JPH10335994A (ja) 1998-12-18
JP3319340B2 (ja) 2002-08-26
EP0881767B1 (en) 2005-07-20
CN1207612A (zh) 1999-02-10
EP0881767A1 (en) 1998-12-02
CN1147047C (zh) 2004-04-21
DE69830870D1 (de) 2005-08-25
KR19980087545A (ko) 1998-12-05
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