DE69733108T2

DE69733108T2 - Synchrone Multiplex-Verzögerungsschaltung

Info

Publication number: DE69733108T2
Application number: DE69733108T
Authority: DE
Inventors: Takanori Minato-ku Saeki
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1996-09-13
Filing date: 1997-09-12
Publication date: 2006-03-02
Anticipated expiration: 2017-09-13
Also published as: US6060920A; DE69733108D1; TW350166B; EP0829964B1; EP0829964A3; KR19980024653A; EP0829964A2; KR100272915B1

Description

HINTERGRUND DER ERFINDUNG
1. Erfindungsgebiet:
Die vorliegende Erfindung betrifft eine Synchronverzögerungsschaltung mit Multiplex-Konfiguration, welche Verzögerungssignale ausgibt, die eine Verzögerungszeit entsprechend der Impulstrennung des unmittelbar zuvor eingegebenen Impulssignals haben.
2. Beschreibung des Standes der Technik:
In einer Halbleiterschaltungsvorrichtung, die ein Taktsignal verwendet, wie in 1A gezeigt, wird das interne Taktsignal 708, das in der Schaltung 704 für die Taktsignalsteuerung verwendet wird, herkömmlicherweise durch Empfangen eines externen Taktsignals 701 an der Empfangsschaltung 702 und durch Verstärken an der Verstärkerschaltung 703 erzeugt. Bei dem Vorgang des Empfangens an der Empfangsschaltung 702 und Verstärken an der Verstärkerschaltung 703 wurde daher zwischen dem externen Taktsignal 801 und dem internen Taktsignal 802, wie in der 1B gezeigt, eine Verzögerungszeit 803 erzeugt. Diese Verzögerungszeit 803 ist mit dem Ansteigen des Schaltungsmaßstabes der Halbleiterschaltungsvorrichtungen in Verbindung mit den Entwicklungen bei der Herstellungstechnologie und den größer werdenden Durchmessern der Halbleitersubstrate größer geworden. Zusätzlich hat der Schaltungsbetrieb der Halbleitervorrichtungen und der verwendeten Taktsignale auch höhere Geschwindigkeiten infolge der höheren Geschwindigkeiten der Systeme erzielt, die in den Halblei tenchaltungsvorrichtungen montiert sind. Die Verzögerungszeit 803 ist daraus folgend mit Bezug auf den Taktsignalzyklus 804 relativ groß geworden und stellt nun eine Barriere bezüglich des Schaltungsbetriebes dar.
Phasenverriegelte Schleifen (im Nachfolgenden als "PLL" bezeichnet) sind als Gegenmaßnahme für dieses Problem zur Anwendung gekommen. 2 zeigt die Grundschaltungsstruktur einer phasenverriegelten Schleife. Ein Phasenkomparator 901 gibt ein Phasenfehlersignal 906 aus der Phasendifferenz zwischen dem externen Taktsignal 903, das mittels der Empfangsschaltung 902 eingegeben wird, und einem internen Taktsignal 905, das mittels der Verzögerungsschaltung 904, die ein Verzögerungsäquivalent zur Empfangsschaltung 902 hat, eingegeben worden ist, aus. Das Phasenfehlersignal 906 geht durch das Schleifenfilter 907, um ein Steuersignal 908 zu werden, und tritt in einen spannungsgesteuerten Oszillator 909 ein. Am spannungsgesteuerten Oszillator 908 wird ein Taktsignal 910 mit einer Frequenz entsprechend dem Steuersignal 908 erzeugt. Das Taktsignal 910 wird von der Verstärkerschaltung 911 verstärkt und wird das interne Taktsignal 905, das in der Schaltung 912 für die Taktsignalsteuerung verwendet wird. Das Phasenfehlersignal 906 und das Steuersignal 908 steuern den spannungsgesteuerten Oszillator 909 so, dass die Phasendifferenz zwischen dem externen Taktsignal 903 und dem internen Taktsignal 905 eliminiert wird und steuern den spannungsgesteuerten Oszillator 909 bis schließlich kein Phasenfehler mehr detektiert werden kann. Eine PLL eliminiert somit die Verzögerung zwischen dem externen Taktsignal und dem internen Taktsignal und umgeht das Hindernis für den Schaltungsbetrieb, das durch den relativen Anstieg der Verzögerungszeit mit Bezug auf den Taktsignalzyklus hervorgerufen wird.
In Halbleiterschaltungsvorrichtungen, die ein Taktsignal verwenden, bei dem der Arbeitszyklus ein ganzzahliges Verhältnis oder eine Frequenz, die eine ganzzahlige Leistung des externen Taktsignal ist, sind Konfigurationen beim Stand der Technik verwendet worden, die in der PLL, wie in 3 gezeigt eine Frequenzteilerschaltung eingebaut haben.
Die Verzögerungsschaltung 1004 hat eine Verzögerung äquivalent derjenigen der Empfangsschaltung 1002. Der Phasenkomparator 1001 gibt ein Phasenfehlersignal 1006 aus der Phasendifferenz zwischen dem externen Taktsignal 1003, das durch die Empfangsschaltung 1002 gegangen ist, und dem internen Taktsignal 1005, das durch die Verzögerungsschaltung 1004 gegangen ist, aus. Das Phasenfehlersignal 1006 wird durch ein Schleifenfilter 1007 geleitet, wird das Steuersignal 1008 und tritt in den spannungsgesteuerten Oszillator 1009 ein. Der spannungsgesteuerte Oszillator 1009 erzeugt das Taktsignal 1010 mit einer Frequenz entsprechend der Spannung des Steuersignals 1008. Dieses Taktsignal 1010 wird durch die Frequenzteilerschaltung 1013 frequenzgeteilt, wird das Taktsignal 1014, wird an der Verstärkerschaltung 1011 verstärkt und wird das interne Taktsignal 1005, das in der Schaltung 1012 zur Taktsignalsteuerung verwendet wird. Zusätzlich wird das Taktsignal 1010 an der Verstärkerschaltung 1015 verstärkt und wird das interne Taktsignal 1016, das in der Schaltung 1012 für die Taktsignalsteuerung verwendet wird.
Das Phasenfehlersignal 1006 und das Steuersignal 1008 steuern den spannungsgesteuerten Oszillator 1009 so, dass die Phasendifferenz zwischen dem externen Taktsignal 1003 und dem internen Taktsignal 1005 eliminiert wird und steuern den spannungsgesteuerten Oszillator 1009 so lange, bis keine Phasendifferenz mehr detektiert werden kann.
Als Ergebnis wird das Taktsignal 1005 ein Taktsignal mit einer Phase und einer Frequenz gleich derjenigen des externen Taktsignals 1003, und darüber hinaus hat es einen Arbeitszyklus in einem ganzzahligen Verhältnis. Zusätzlich hat das Taktsignal 1016 die gleiche Frequenz wie das Taktsignal 1005 vor der Frequenzteilung, und daher wird es ein Taktsignal, das eine Frequenz mit einer inversen Leistung der Frequenzteilung des externen Taktsignals hat.
Eine Schaltung, welche die vorstehend beschriebene PLL verwendet, hat die folgenden Nachteile:

1. Es ist ein Zeitintervall von mehreren 10 Zyklen erforderlich, bevor die Phasendifferenz zwischen dem internen Taktsignal und dem externen Taktsignal eliminiert ist.
2. Als Ergebnis des ersten Nachteils muss die PLL konstant betrieben werden, um sicherzustellen, dass das interne Taktsignal zu jedem gewünschten Zeitpunkt keine Phasendifferenz zu dem externen Taktsignal hat, wodurch der Stromverbrauch erhöht wird.
3. Da der spannungsgesteuerte Oszillator die Oszillation mittels Spannung steuert, engt eine Verminderung der Energiequellenspannung den Bereich der Steuerspannung ein und senkt die Genauigkeit der Steuerfrequenz.
4. Die Steuerung über einen breiten Frequenzbereich unter Aufrechterhaltung der Genauigkeit der feststehenden Steuerfrequenz erfordert die Verwendung einer Anzahl von spannungsgesteuerten Oszillatoren mit unterschiedlichem Frequenzbereich, und für die Eliminierung der Phasendifferenz ist Zeit erforderlich, wenn die spannungsgesteuerten Oszillatoren gewechselt werden.
5. Die Bedingungen für die Eliminierung der Phasendifferenz (Spannung, Vorrichtungsbedingungen) sind begrenzt, erfordern eine Untersuchung im Voraus, und diese Untersuchung im Voraus ist problematisch.
6. Es existieren zahlreiche Arten von Schaltungen, und die Behandlung von Defekten ist daher kompliziert.

Ein Beispiel einer Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik, die auf die Lösung dieser Nachteile gerichtet ist, ist in der EP 0 720 291 A (japanische Patentanmeldung Nr. 316875/94) und in "Synchronous Mirror Delay" ("2.5-ns clock access 250-MHz 256 Mb SDRAM with synchronous mirror delay", Takanori Saeki et al, International Solid-State Circuit Conference #23.4, 1996) beschrieben.
Dieses Beispiel einer Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik wird anhand der 4 erläutert. Diese Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik hat: eine erste Verzögerungsschaltungsbank 1101, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die Eingänge und se quenziellen Verzögerungen eines Signals, das dem Impulssignal entspricht und die parallelen Ausgänge, um für jeden Torabschnitt die Eingangsseite, den Ausgang jedes Torabschnittes zu bilden; die Steuerschaltung 1103, die die Ausgabe jedes der Torabschnitte der ersten Verzögerungsschaltungsbank 1101 parallel eingibt, mit dem Impulssignal synchronisiert und jede Ausgabe parallel ausgibt; eine zweite Verzögerungsschaltungsbank 1102, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die in der entgegengesetzten Richtung der Signalübertragungsroute der ersten Verzögerungsschaltungsbank angeordnet ist, wobei die parallelen Eingänge an jeden Torabschnitt jede Ausgabe der Steuerschaltung in der Reihenfolge der Torabschnitte von der Ausgangsseite, diese Eingänge sequenziell verzögern und das Ergebnis ausgeben; ein Lasteinstellelement 1104; eine Empfangsschaltung 1105, die ein externes Signal eingibt und ein Impulssignal ausgibt; eine Verstärkerschaltung 1106; eine Verzögerungsschaltung 1107 mit einer Verzögerungszeit äquivalent zu der Empfangsschaltung 1105; und eine Verzögerungsschaltung 1108 mit einer Verzögerungszeit äquivalent der Verstärkerschaltung 1106. In diesem Fall ist der Ausgang der Empfangsschaltung 1105 an den Eingang der Verzögerungsschaltung 1107 und den Steueranschluss 1109 angeschlossen. Zusätzlich ist der Ausgang der Verzögerungsschaltung 1107 an den Eingang der Verzögerungsschaltung 1108 angeschlossen, und der Ausgang der Verzögerungsschaltung 1108 ist an den Eingang der Verzögerungsschaltungsbank 1101 angeschlossen. Der Ausgang der Verzögerungsschaltungsbank 1102 ist an den Eingang der Verstärkerschaltung 1106 angeschlossen.
Als Nächstes folgen Erläuterungen bezüglich des Innenaufbaus der Verzögerungsschaltungsbank 1101, der Verzögerungsschaltungsbank 1102, der Steuerschaltung 1103 und des Lasteinstellelementes 1104 anhand der 5.
Die Verzögerungsschaltungsbank 1101 und die Verzögerungsschaltungsbank 1102 sind aus abwechselnden Invertern und NAND-Schaltungen aufgebaut. Die Steuerschaltung 1103 und das Lasteinstellelement 1104 sind aus NAND-Schaltungen aufgebaut. Die Verzögerungsschaltungsbank 1101 ist durch eine Konfiguration gebildet, bei der von der Eingangsseite NAND-Schaltungen und Inverter in der Reihenfolge geschaltet sind: NAND-Schaltung FN1, Inverter FI1, NAND-Schaltung FN2, Inverter FI2, ... NAND-Schaltung FNn, Inverter FIn, NAND-Schaltung FNn + 1, Inverter FIn + 1 usw. Die Verzögerungsschaltungsbank 1102 ist durch eine Konfiguration gebildet, bei der von der Ausgangsseite NAND-Schaltungen und Inverter in der Reihenfolge geschaltet sind: Inverter RI1, NAND-Schaltung RN1, Inverter RI2, NAND-Schaltung RN2, ... Inverter RIn, NAND-Schaltung RNn, Inverter RIn + 1, NAND-Schaltung RNn + 1 usw. Die Steuerschaltung 1103 ist aus einer NAND-Schaltungsbank-NAND-Schaltung CN1, einer NAND-Schaltung CN2, ..., NAND-Schaltung CNn, NAND-Schaltung CNn + 1 usw. aufgebaut und hat ihren einen Eingangsanschluss mit dem Steueranschluss 1109 verbunden. Das Lasteinstellelement 1104 ist aus einer NAND-Schaltungsbank-NAND-Schaltung GN1, NAND-Schaltung GN2, ..., NAND-Schaltung GNn, NAND-Schaltung GNn + 1 usw. aufgebaut, hat einen Eingangsanschluss, der mit der Masseleitung 110 verbunden ist.
Als Nächstes werden die gegenseitigen Verbindungen der Verzögerungsschaltungsbank 1101, der Verzögerungsschaltungsbank 1102, der Steuerschaltung 1103 und des Lasteinstellelementes 1104 unter Bezugnahme auf das jeweils (n)-te Element erläutert.
Der Ausgang des Inverters FIn der Verzögerungsschaltungsbank 1101 ist sowohl mit der NAND-Schaltung FNn + 1 als auch dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung CNn der Steuerschaltung 1103 verbunden, die nicht mit dem Steueranschluss 1109 verbunden ist. Der Ausgang der NAND-Schaltung CNn der Steuerschaltung 1103 ist sowohl mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FN1 + 2 der Verzögerungsschaltungsbank 1101, die nicht mit dem Ausgang des Inverters FIn + 1 verbunden ist, als auch mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung RNn der Verzögerungsschaltungsbank 1102 verbunden, die nicht mit dem Ausgang des Inverters RIn + 1 verbunden ist. Der Ausgang der NAND-Schaltung RNn der Verzögerungsschaltungsbank 1102 ist mit dem Eingang des Inverters RIn der Verzögerungsschaltungsbank 1102 verbunden.
Der Ausgang des Inverters RIn der Verzögerungsschaltungsbank 1102 ist sowohl mit der NAND-Schaltung RN1-1 als auch dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung GNn des Lasteinstellelementes 1104 verbunden, welches nicht mit der Masseleitung 1110 verbunden ist. Der Ausgang der NAND-Schaltung GNn des Lasteinstellelementes 1104 ist nicht angeschlossen. Die Energieversorgungsleitung 1111 ist mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FN1 der Verzögerungsschaltungsbank 1101, die nicht mit dem Eingangsanschluss der Verzögerungsschaltungsbank 1101 verbunden ist, mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FN2, die nicht mit dem Ausgang des Inverters FI1 verbunden ist, und mit dem Eingang der zwei Eingänge der letzten NAND-Schaltung der Verzögerungsschaltungsbank 1102, die nicht mit dem Ausgang der letzten NAND-Schaltung der Steuerschaltung 1103 verbunden ist, verbunden.
Als Nächstes wird die Funktionsweise dieser Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik betrachtet, 6 zeigt die grafische Darstellung der Signalform der Ausgangssignalform der Verzögerungsschaltungsvorrichtung gemäß 4 oder 5 gemäß dem Stand der Technik.
Das Eingangstaktsignal 1201 ist ein Hochpegelimpuls mit festem Zyklus, der als Anstiegsflanke verwendet wird. Die Taktsignalgruppe 1202 ist der Ausgang aller Inverter innerhalb der Verzögerungsschaltungsbank 1101 und repräsentiert das Vorrücken des Taktsignals durch die Verzögerungsschaltungsbank 1101. Das Taktsignal 1203 ist der Ausgang der Empfangsschaltung 1105 und repräsentiert das Taktsignal, das an dem Steueranschluss 1109 eingegeben ist. Die Taktsignalgruppe 1204 ist der Ausgang aller Inverter innerhalb der Verzögerungsschaltungsbank 1102 und repräsentiert die Taktsignale, welche durch die Verzögerungsschaltungsbank 1102 vorrücken. Das Taktsignal 1205 repräsentiert den Ausgang der Verstärkerschaltung 1106.
Die Taktsignale werden zyklisch eingegeben und im tatsächlichen Betrieb sind die individuellen Signale nicht unterschieden. Im Interesse der Vereinfachung der Erläuterung des Betriebes jedoch wird hier ein einzelner, besonderer Taktsignalimpuls als das "(m)te Taktsignal" identifiziert, der nächste Taktsignalimpuls wird als das "(m + 1)-te Taktsignal" identifiziert und der nächste Taktsignalimpuls wird als das "(m + 2)-te Taktsignal" identifiziert.
Das (m)-te Taktsignal geht nach dem Hindurchgehen durch die externe Signalempfangsschaltung 1105 durch die Verzögerungsschaltung 1107, die eine Verzögerungszeit äquivalent derjenigen der Empfangsschaltung 1105 hat, und durch die Verzögerungsschaltung 1108, die eine Verzögerungszeit äquivalent derjenigen der Verstärkerschaltung 1106 hat, um in die Verzögerungsschaltungsbank 1101 einzutreten, und geht weiter durch die Verzögerungsschaltungsbank 1101, das innerhalb der Taktsignalgruppe 1202 durch die (m)-te Taktsignalgruppe angegeben ist. Der Inverterausgang innerhalb der Verzögerungsschaltungsbank 1101 erlangt infolge des Vorrückens des (m)-ten Taktsignals den hohen Pegel und hält den Ausgang des hohen Pegels während des Intervalls der Impulsbreite des (m)-ten Taktsignals aufrecht. Das (m + 1)-te Taktsignal wird von der Empfangsschaltung 1105 an dem Steueranschluss 1109 einen Taktsignalzyklus, nachdem das (m)-te Taktsignal die Empfangsschaltung 1105 verlässt, eingegeben und ist durch das (m + 1)-te Taktsignal des Taktsignals 1203 repräsentiert. Zu diesem Zeitpunkt geht das (m)-te Taktsignal durch die Verzögerungsschaltungsbank 1101. Wenn es beispielsweise während der Impulsbreite des (m)-ten Taktsignals von dem (j)-ten Inverter FIj innerhalb der Verzögerungsschaltungsbank 1101 zum (j–k)-ten Inverter FIj–k vorrückt, ist die Ausgabe vom (j)-ten Inverter FIj an dem (j–k)-ten Inverter FIj–k auf dem hohen Pegel, wie dies vorstehend erläutert worden ist. Demgemäß sind beide Eingänge der NAND-Schaltung CNj bis CNj–k der Steuerschaltung 1103, die mit dem Ausgang der Inverter FIj bis FIj–k verbunden sind, während des Fortschreitens des (m)-ten Taktsignals auf dem hohen Pegel und ihr Ausgang ist auf dem niedrigen Pegel.
Als ein Ergebnis sind beide Eingänge der NAND-Schaltungseingänge innerhalb der Verzögerungsschaltungsbank 1102 auf hohem Pegel in Reihe gestellt. Von diesen gelangt einer der zwei Eingänge jeder der NAND-Schaltungen RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 1102, die mit den NAND-Schaltungen CNj bis CNj–k der Steuerschaltung 1103 verbunden sind, auf den niedrigen Pegel, der Ausgang schaltet von dem hohen Pegel auf den niedrigen Pegel, das (m)-te Taktsignal erhält einen Impuls mit niedrigem Pegel und geht weiter durch die Verzögerungsschaltungsbank 1102 und ist durch die (m)-te Taktsignalgruppe innerhalb der Taktsignalgruppe 1204 repräsentiert. Von den zwei Eingängen der NAND-Schaltungen FNj + 2 bis FNj–k + 2 innerhalb der Verzögerungsschaltungsbank 1101 gelangen die Eingänge, die mit den NAND-Schaltungen CNj bis CNj–k der Steuerschaltung 1103 verbunden sind, auf den niedrigen Pegel und als ein Ergebnis werden die Ausgänge der Inverter FIj + 2 bis FIj-k + 2 alle der niedrige Pegel und das (m)-te Taktsignal innerhalb der Verzögerungsschaltungsbank 1101 wird rückgesetzt. Das (m)-te Taktsignal, das in der Verzögerungsschaltungsbank 1102 existiert, wird mittels der Verstärkerschaltung 1106 ausgegeben und ist durch das (m)-te Taktsignal des Taktsignals 1204 angezeigt.
Als Nächstes wird die Erläuterung bezüglich der Verzögerungszeiten präsentiert. Wie im Vorstehenden erläutert, sind die Verzögerungszeiten der Empfangsschaltung 1105 und der Verzögerungsschaltung 1107 gleich d1. Wie ebenfalls vorstehend erläutert, sind die Verzögerungszeiten der Verstärkerschaltung 1106 und der Verzögerungsschaltung 1108 gleich d2. Der Zyklus des Taktsignals ist tCK. Die Verzögerung zwischen der Anstiegsflanke des (m)-ten Taktsignals des Eingangstaktsignals 1201 und der Anstiegsflanke des (m)-ten Taktsignals des Taktsignals 1203, das an der Empfangsschaltung 1105 ausgegeben worden ist, ist d1. Die Verzögerung zwischen dem (m)-ten Taktsignal des Taktsignals 1203, das an der Empfangsschaltung 1005 ausgegeben worden ist, und der Anstiegsflanke des führenden Taktsignals der (m)-ten Taktsignalgruppe der Taktsignalgruppe 1202, welche durch die Verzögerungsschaltungsbank 1101 vorrückt, ist gleich der Verzögerung zwischen dem (m)-ten Taktsignal des Taktsignals 1203, das an der Empfangsschaltung 1105 ausgegeben ist, und der Anstiegsflanke des (m + 1)-ten Taktsignals des Taktsignals 1203, das an der Empfangsschaltung 1105 ausgegeben wird, wobei diese Verzögerung gleich tCK ist. Demgemäß ist die Zeit für die Anstiegsflanke des Taktsignals für das Weitergehen durch die Verzögerungsschaltungsbank 1101 das Zeitintervall tCK–d1–d2 oder der Taktsignalzyklus tCK weniger die Verzögerungszeiten d1 und d2 der Verzögerungsschaltungen 1107 und 1108.
Die Verzögerungsschaltungen der Verzögerungsschaltungsbank 1102, durch die die Anstiegsflanke des Niederpegelimpulses des Taktsignal vorrückt, haben die gleiche Anzahl an Bauelementabschnitten wie die Verzögerungsschaltungen der Verzögerungsschaltungsbank 1101, durch die die Anstiegsflanke eines Taktsignals vorrückt, und als Ergebnis ist die Zeit für die Anstiegsflanke eines Niedrigpegelimpulses eines Taktsignals zum Weitergehen durch die Verzögerungsschaltungsbank 1102 gleich der Zeit für die Anstiegsflanke eines Taktsignals zum Weitergehen durch die Verzögerungsschaltungsbank 1101, wobei dieser Wert gleich tCK–d1–d2 ist, oder der Zyklus des Taktsignals tCK minus den Verzögerungszeiten d1 und d2 der Verzögerungsschaltungen 1107 und 1108. Wie vorstehend beschrieben, ist die Zeit, die ein Taktsignal benötigt, um durch die Verstärkerschaltung 1106 durchzugehen, gleich d2. Die Zeit, die für ein Taktsignal notwendig ist, um durch die Empfangsschaltung 1105, die Verzögerungsschaltung 1107, die Verzögerungsschaltung 1108, die Verzögerungsschaltungsbank 1101, die Verzögerungsschaltungsbank 1102 und die Verstärkerschaltung 1106 hindurch zu gehen, beträgt 2tCK; und das (m)-te Taktsignal wird daher mit der gleichen Taktgebung wie das (m + 2)-te Taktsignal an die interne Schaltung ausgegeben.
Bei diesem Beispiel der Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik sind die Verzögerungszeiten der Verzögerungsschaltungsbank 1101 und der Verzögerungsschaltungsbank 1102 gleich gemacht worden, und daher sind beispielsweise die Maskenmuster der NAND-Schaltung FNn, des Inverters FIn und der NAND-Schaltung CNn und die Maskenlayouts der NAND-Schaltung RNn, des Inverers RIn und der NAND-Schaltung GNn zu Spiegelbildmustern gemacht und die Last ist gleich. Zusätzlich kann die Leistung, welche dieser Schaltung zugeführt wird, von der Konstantspannungsversorgungsschaltung zugeführt werden, die auf der Halbleiterschaltungsvorrichtung montiert ist, und daher hängen die Verzögerungszeiten der Verzögerungsschaltungen nicht von der Spannung einer externen Energiequelle ab. Darüber hinaus kann durch Regelung der Spannung, die von der Konstantspannungsversorgungsschaltung zugeführt wird, die Anzahl der Torabschnitte, die in der Verzögerungs schaltungsbank 1101 und der Verzögerungsschaltungsbank 1102 verwendet werden, eingestellt werden.
Durch die Verwendung dieses Beispiels einer Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik kann ein internes Taktsignal, das kein Verzögerungsdifferenzial zu dem externen Taktsignal hat, nach einem Minimum von zwei Taktsignalen erhalten werden, obwohl das Verzögerungszeitdifferenzial zwischen einem externen Taktsignal und einem internen Taktsignal etwas abhängig von dem externen Taktsignalzyklus ist.
Bei diesem Beispiel einer Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik sind die Verzögerungsschaltungsbank 1101 und die Verzögerungsschaltungsbank 1102 digitale Schaltungen, die aus Invertern und NAND-Schaltungen bestehen, und die Verzögerungszeiten dieser Schaltungen haben digitale Werte. Als Ergebnis ist das Verzögerungszeitdifferenzial des externen Taktsignals (des (m + 2)-ten Taktsignals) und des internen Taktsignals des Ausgangs von der Verstärkerschaltung 1106 des (m)-ten Taktsignals abhängig von dem Zyklus des externen Taktsignals.
Als Nächstes erfolgt eine Erläuterung mit Bezug auf diese Abhängigkeit des Verzögerungszeitdifferenzials des externen Taktsignals (des (m + 2)-ten Taktsignals) und des internen Taktsignals (dem Ausgang der Verstärkerschaltung 1106 des (m)-ten Taktsignals) von den Zyklen des externen Taktsignals.
Wie in der vorstehenden Erläuterung der Funktionsweise beschrieben, wird, wenn der Taktsignalzyklus so ist, dass "das (m + 1)-te Taktsignal am Steueranschluss 1109 eingegeben wird", während "des Zeitintervalls, in welchem der (m)-te Taktsignalimpuls von dem (j)-ten Inverter FIj zum (j–k)-ten Inverter FIj–k vorrückt", der (m)-te Taktsignalimpuls "auf die NAND-Schaltungen RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 1102 übertragen und geht durch die Verzögerungsschaltung 1102", und daher hat der Taktsignalzyklus, der auf die NAND-Schaltungen RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 1102 übertragen worden ist, die Breite des Zeitintervalls tdF, während welchem das (m)-te Taktsignal von der NAND-Schaltung FNj zur NAND-Schaltung FNj + 1 vorrückt. Andererseits ist die Verzögerungszeit des durch die Verzögerungsschaltungsbank 1102 von den NAND-Schaltungen RNj zu RNj – k vorrückenden Impulses fixiert. Hieraus resultiert, dass, wenn die Ausgabe der ersten Synchronverzögerungsschaltung 1100 mittels der Verstärkerschaltung 1106 ausgegeben wird, die Abhängigkeit der Verzögerungszeitdifferenz zwischen dem an der Verstärkerschaltung 1106 ausgegebenen (m)-ten Taktsignalimpuls und dem (m + 2)-ten externen Taktsignalimpuls, wenn der externe Taktsignalzyklus die in der 7 gezeigte Sägezahncharakteristik zeigt, die einen Zyklus hat, der die Zeit ist, um von der NAND-Schaltung FNj zur NAND-Schaltung FNj + 1 innerhalb der Verzögerungsschaltungsbank 1101 fortzuschreiten, und hat eine Amplitude, die die Zeit tdB ist, um von der NAND-Schaltung RNj zur NAND-Schaltung RNj + 1 fortzuschreiten.
Somit zeigt die Sägezahncharakteristik, die durch die Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Taktsignal und dem internen Taktsignal ausgestellt ist, ein Auflösungsvermögen entsprechend der Verzögerungszeiten der Basistorabschnitte, die die Verzögerungsschaltungen bilden.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es, eine Multiplex-Synchronverzögerungsschaltung zu schaffen, die die Auflösungszeit, welche aus der vorstehend beschriebenen Abhängigkeit von dem externen Taktsignalzyklus herrührt, verbessern kann.
Diese Aufgabe wird durch eine Multiplex-Synchronverzögerungsschaltung gemäß dem Anspruch 1 oder 6 gelöst; die abhängigen Patentansprüche beziehen sich auf Weiterentwicklungen der Erfindung.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Zeichnungen im Einzelnen hervor, in welchen Beispiele der vorliegenden Erfindung veranschaulicht sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockschaltbild und den Signalverlauf, die die interne Taktsignalerzeugungsschaltung und Funktionsweise einer Halbleitervorrichtung gemäß dem Stand der Technik zeigen;
2 ist ein Blockschaltbild, das eine interne Taktsignalerzeugungsschaltung gemäß dem Stand der Technik zeigt, die durch die Verwendung einer PLL-Schaltung realisiert ist;
3 ist ein Blockschaltbild, das eine andere interne Taktsignalerzeugungsschaltung gemäß dem Stand der Technik zeigt, die unter Verwendung einer PLL-Schaltung realisiert ist;
4 ist ein Blockschaltbild eines Beispiels einer Verzögerungsschaltungsvorrichtung gemäß dem Stand der Technik;
5 ist ein Schaltbild mit Einzelheiten der Konstruktion des Synchronverzögerungsschaltungsteils des Beispiels einer Verzögerungsschaltungsvorrichtung, wie in der 4 gezeigt;
6 ist der Signalverlauf, der die interne Funktionsweise des Beispiels einer Verzögerungsschaltungsvorrichtung gemäß 4 zeigt;
7 ist eine grafische Darstellung der Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß 4;
8 ist ein Blockschaltbild, das die erste Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
9 ist ein Schaltbild eines Beispiels der internen Konfiguration der ersten Synchronverzögerungsschaltung 100A gemäß 8;
10 ist ein Signalverlauf zur Veranschaulichung der internen Funktionsweise der Multiplex-Synchronverzögerungsschaltung gemäß 8;
11 ist eine grafische Darstellung der Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus bei der ersten Synchronverzögerungsschaltung 100A gemäß 9;
12 ist eine grafische Darstellung der Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß 8;
13 ist ein Blockschaltbild eines weiteren Beispiels der Konfiguration der ersten Ausführungsform der Multiplex-Synchronverzögerungsschaltung;
14 ist eine grafische Darstellung der Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß 13;
15 ist ein Blockschaltbild, das die zweite Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
16 ist ein Schaltbild eines Beispiels der internen Konfiguration der ersten Synchronverzögerungsschaltung 300A in 15;
17 ist der Signalverlauf zur Veranschaulichung der internen Funktionsweise der Multiplex-Synchronverzögerungsschaltung gemäß 15;
18 zeigt grafische Darstellungen der Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß den 15 und 16;
19 ist ein Blockschaltbild eines weiteren Beispiels der Konfiguration der zweiten Ausführungsform einer Multiplex-Synchronverzögerungsschaltung;
20 ist eine grafische Darstellung der Abhängigkeit der Verzögerungszeitdifferenz zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß 19;
21 ist ein Blockschaltbild der dritten Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung;
22 ist ein Schaltbild, das ein Beispiel der internen Konfiguration der ersten Synchronverzögerungsschaltung 400A in 21 zeigt;
23 ist ein Schaltbild, das ein Beispiel der internen Konfiguration des Zählers 400AC in 21 und 22 zeigt;
24 ist eine grafische Darstellung der Abhängigkeit der Verzögerungszeitdifferenz zwischen dem externen Takt und dem internen Takt von dem externen Taktsignalzyklus in der Multiplex-Synchronverzögerungsschaltung gemäß 21; und
25 ist ein Blockschaltbild, das die vierte Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Bezug nehmend auf 8, besteht die Multiplex-Verzögerungsschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung aus: der Empfangsschaltung 105; den Verzögerungsschaltungen 107 und 108; der Verstärkerschaltung 106; ersten und zweiten Synchronverzögerungsschaltungen 100A und 100B, die bei Aufrechterhaltung gleicher Verzögerungszeitdifferenziale sukzessive Verzögerungssignale ausgeben, die eine Verzögerungszeit entsprechend dem Impulsabstand des unmittelbar vorhergehenden Eingangs des Impulssignals ausgeben; und der Multiplexschaltung 100C, die jedes Verzögerungssignal eingibt, gemäß der logischen Ausgabe der Verzögerungssignale multiplext und das Ergebnis als multiplexte Verzögerungssignale ausgibt.
Die Empfangsschaltung 105 hat eine Impulsbreitenerzeugungsfunktion zum Erzeugen von Impulsen mit der Breite tPW aus den Eingangssignalen. Die Verzögerungsschaltungen 107 und 108 haben eine Verzögerungszeitsumme gleich der Summe der Verzögerungszeiten der Empfangsschaltung 105 und der Verstärkerschaltung 106 minus der Zeit der Impulsbreite tPW. Der Ausgang der Empfangsschaltung 105 ist an die Verzögerungsschaltung 107 und an die Steueranschlüsse 109A und 109B jeder der Synchronverzögerungsschaltungen 100A und 100B angeschlossen. Der Ausgang der Verzögerungsschaltung 107 ist an den Eingang der Verzögerungsschaltung 108 angeschlossen.
Der Ausgang der Verzögerungsschaltung 108 ist an den Eingang der Verzögerungsschaltung 101AA innerhalb der ersten Synchronverzögerungsschaltung 100A und an den Eingang der Verzögerungsschaltung 101BA innerhalb der zweiten Synchronverzögerungsschaltung 100B angeschlossen. Der Eingang der Verstärkerschaltung 106 ist an den Ausgang der Multiplexschaltung 100C angeschlossen und gibt verstärkte, gemultiplexte Verzögerungssignale aus.
Bezug nehmend auf die 9, besteht die erste Synchronverzögerungsschaltung 100A aus: der Verzögerungsschaltung 101AA, die eine Eingangsverzögerungseinstellschaltung ist, welche Signale entsprechend dem Pulssignal eingibt und jedes Verzögerungszeitdifferenzial gleich einstellt; einer ersten Verzögerungsschaltungsbank 101A, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die die Ausgabe der Verzögerungsschaltung 101AA eingeben und sequenziell verzögern und die die Ausgabe jedes Torabschnittes in der Reihenfolge der Torabschnitte von der Eingangsseite her ausgibt; der Steuerschaltung 103A, die die Ausgabe jedes Torabschnittes dieser ersten Verzögerungsschaltungsbank 101A parallel eingibt, mit dem Impulssignal synchronisiert und jedes [Ergebnis] parallel ausgibt; einer zweiten Verzögerungsschaltungsbank 102A, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die in einer Reihe in entgegengesetzter Richtung zu dem Signalübertragungsweg der ersten Verzögerungsschaltungsbank 101A angeordnet sind, die an jedem der Torabschnitte die jeweiligen Ausgaben der Steuerschaltung 103A in der Reihenfolge der Torabschnitte von der Ausgangsseite her jeweils parallel eingibt, sequenziell diese Eingänge verzögert und das Ergebnis ausgibt; der Verzögerungsschaltung 102AA, die eine Ausgangsverzögerungseinstellschaltung ist, welche den Ausgang der zweiten Verzögerungsschaltungsbank 102A eingibt, jedes Verzögerungszeitdifferenzial gleich einstellt und das Ergebnis als die Verzögerungssignale ausgibt; und einem Lasteinstellelement 104A. Die zweite Synchronverzögerungsschaltung 100B hat eine äquivalente Konstruktion.
Als Nächstes wird eine detailliertere Erläuterung mit Bezug auf den internen Aufbau, die Funktionsweise, die Verzögerungszeiten und die Abhängigkeit vom externen Takt signalzyklus jeder dieser Synchronverzögerungsschaltungen gegeben. Hierbei sind die erste Synchronverzögerungsschaltung 100A und die zweite Synchronverzögerungsschaltung 100B bezüglich der Konstruktion und der Funktionsweise äquivalent, und die Erläuterung wird daher auf die erste Synchronverzögerungsschaltung 100A begrenzt. Zunächst wird der Innenaufbau jedes Blockes innerhalb der ersten Synchronverzögerungsschaltung 100A im Einzelnen unter Bezugnahme auf die 9 erläutert.
Die Verzögerungsschaltungsbank 101A und die Verzögerungsschaltungsbank 102A bestehen jeweils aus alternierend angeordneten Invertern und NAND-Schaltungen. Die Steuerschaltung 103A und das Lasteinstellelement 104A bestehen aus NAND-Schaltungen. Die Verzögerungsschaltungsbank 101A ist durch eine Konstruktion gebildet, bei der NAND-Schaltungen und Inverter von der Eingangsseite her in der Reihenfolge angeordnet sind: NAND-Schaltung FN1, Inverter FI1, NAND-Schaltung FN2, Inverter FI2, ..., NAND-Schaltung FNn, Inverter FIn, NAND-Schaltung FNn + 1, Inverter FIn + 1 usw. Die Verzögerungsschaltungsbank 102A ist durch eine Konstruktion gebildet, bei der die NAND-Schaltungen und Inverter von der Ausgangsseite in der Reihenfolge angeordnet sind: Inverter RI1, NAND-Schaltung RN1, Inverter RI2, NAND-Schaltung RN2, ..., Inverter RIn, NAND-Schaltung RNn, Inverter RIn + 1, NAND-Schaltung RNn + 1 usw. Die Steuerschaltung 103A ist aus einer NAND-Schaltungsbank in der Reihenfolge zusammengesetzt: NAND-Schaltung CN1, NAND-Schaltung CN2, ..., NAND-Schaltung CNn, NAND-Schaltung CNn + 1 usw., wobei jede NAND-Schaltung einen Eingangsanschluss hat, der mit dem Steueranschluss 109A verbunden ist. Das Lasteinstellelement 104A besteht aus einer NAND-Schaltungsbank in der Reihenfolge: NAND-Schaltung GN1, NAND-Schaltung GN2, ..., NAND-Schaltung GNn, NAND-Schaltung GNn + 1 usw., wobei jede NAND-Schaltung mit einem Eingangsanschluss mit der Masseleitung 110 verbunden ist.
Als Nächstes wird eine Erläuterung mit Bezug auf die Verbindungen an dem (n)-ten Torabschnitt jeder Verzögerungsschaltungsbank 101A, Verzögerungsschaltungsbank 102A, Steuerschaltung 103A und jedem Lasteinstellelement 104A innerhalb der ersten Synchronverzögerungsschaltung 100A gegeben.
Der Ausgang des Inverters FIn der Verzögerungsschaltungsbank 101A ist sowohl mit dem Eingang der NAND-Schaltung FNn + 1 als auch mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung CNn der Steuerschaltung 103A, der nicht mit dem Steueranschluss 109A verbunden ist, verbunden. Der Ausgang der NAND-Schaltung CNn der Steuerschaltung 103A ist mit den Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FNn + 2 der Verzögerungsschaltungsbank 101A, die nicht an den Ausgang des Inverters FIn + 1 angeschlossen ist, und mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung RNn der Verzögerungsschaltungsbank 102A, die nicht mit dem Ausgang des Inverters RIn + 1 verbunden ist, verbunden. Der Ausgang der NAND-Schaltung RNn der Verzögerungsschaltungsbank 102A ist mit dem Eingang des Inverters RIn der Verzögerungsschaltungsbank 102A verbunden.
Die Ausgabe des Inverters RIn der Verzögerungsschaltungsbank 102A wird der NAND-Schaltung RNn – 1 eingegeben und ist mit dem Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung GNn des Lasteinstellelementes 104A, das nicht mit der Masseleitung 110A verbunden ist, verbunden. Der Ausgang der NAND-Schaltung GNn des Lasteinstellelementes 104A ist nicht mit irgendeiner Komponente verbunden. Zusätzlich sind alle drei Eingangsanschlüsse, das heißt der Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FN1 der Verzögerungsschaltungsbank 101A, die nicht mit dem Eingangsanschluss der Verzögerungsschaltungsbank 101A verbunden ist, der Eingangsanschluss der zwei Eingangsanschlüsse der NAND-Schaltung FN2, die nicht mit dem Ausgang des Inverters FI1 verbunden ist, und der Eingangsanschluss der zwei Eingangsanschlüsse der letzten NAND-Schaltung der Verzögerungsschaltungsbank 102A, der nicht mit dem Ausgang der letzten NAND-Schaltung der Steuerschaltung 103A verbunden ist, mit der Energieversorgungsleitung 111A verbunden.
Einzelheiten der Funktionsweise dieser ersten Synchronverzögerungsschaltung 100A werden im Folgenden anhand der 10 beschrieben. Das Eingangstaktsignal 201 ist ein Impuls mit festliegendem Zyklus und hohem Pegel, der die Anstiegsflanke verwen det. Die Taktsignalimpulsgruppe 202 repräsentiert die Ausgangssignalform aller Inverter innerhalb der Verzögerungsschaltungsbank 101A. Der Taktsignalimpuls 203 ist die Ausgangssignalform der Empfangsschaltung 105 und repräsentiert den Taktsignalimpuls, der an dem Steueranschluss 109A eingegeben worden ist. Die Taktsignalimpulsgruppe 204 repräsentiert die Ausgangssignalform aller Inverter innerhalb der Verzögerungsschaltungsbank 102A. Der Taktsignalimpuls 205 repräsentiert den Ausgang der Verstärkerschaltung 106. Die Taktsignalimpulse werden zyklisch eingegeben und sind daher im tatsächlichen Betrieb nicht einzeln unterscheidbar, aber im Interesse der Klarstellung der Erläuterung der Funktionsweise ist hier ein beliebiger Taktsignalimpuls als das (m)-te Taktsignal identifiziert, der darauf folgende Taktsignalimpuls ist als der (m + 1)-te Taktsignalimpuls identifiziert und der nächste Taktsignalimpuls ist als der (m + 2)-te Taktsignalimpuls identifiziert.
Nach der Eingabe an der Empfangsschaltung 105 für die externen Signale geht der (m)-te Taktsignalimpuls durch die Verzögerungsschaltung 107, die Verzögerungsschaltung 108 und die Verzögerungsschaltung 101AA, tritt in die Verzögerungsschaltungsbank 101A ein und geht weiter durch die Verzögerungsschaltungsbank 101A. Der (m)-te Taktsignalimpuls wird bei seinem Vorrücken durch die Verzögerungsschaltungsbank 101A durch die (m)-te Taktsignalimpulsgruppe der Taktsignalimpulsgruppe 202 repräsentiert. Infolge des Vorrückens des (m)-ten Taktsignalimpulses erhält der Ausgang des Inverters innerhalb der Verzögerungsschaltungsbank 101A den hohen Pegel und hält den Ausgang mit hohem Pegel für die Dauer der Impulsbreite des (m)-ten Taktsignalimpulses aufrecht. Einen Taktzyklus, nachdem der (m)-te Taktsignalimpuls die Empfangsschaltung 105 verlässt, wird der (m + 1)-te Taktsignalimpuls von der Empfangsschaltung 105 an dem Steueranschluss 109A eingegeben und ist durch den (m + 1)-ten Taktsignalimpuls des Taktsignals 203 repräsentiert. Zu diesem Zeitpunkt geht der (m)-te Taktsignalimpuls durch die Verzögerungsschaltungsbank 101A und, wenn er beispielsweise von dem (j)-ten Inverter FIj zum (j–k)-ten Inverter FIj–k innerhalb der Verzögerungsschaltungsbank 101 vorrückt, sind die Ausgänge der Inverter FIj bis FIj–k Ausgänge mit hohem Pegel, wie dies vorstehend beschrieben ist. Demgemäß erlangen beide Eingänge jeder der NAND-Schaltungen CNj bis CNj–k der Steuerschaltung 103A, die mit dem Ausgang der Inverter FIj bis FIj–k verbunden ist, während des Vorrückens des (m)-ten Taktsignalimpulses den hohen Pegel und ihr Ausgang wird der niedrige Pegel.
Als Ergebnis werden beide Eingänge des NAND-Schaltungseingangs innerhalb der Verzögerungsschaltungsbank 102A auf hohem Pegel in die Reihe gestellt, aber diese zwei Eingänge, die Eingänge jeder NAND-Schaltung RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 102A, die mit den NAND-Schaltungen CNj bis CNj–k der Steuerschaltung 103A verbunden sind, erlangen den niedrigen Pegel, wodurch der Ausgang vom hohen auf den niedrigen Pegel schaltet, der (m)-te Taktsignalimpuls geht durch die Verzögerungsschaltungsbank 102A als ein Niedrigpegelimpuls durch und wird durch die (m)-te Taktsignalimpulsgruppe innerhalb der Taktsignalimpulsgruppe 204 repräsentiert. Von den zwei Eingängen jeder der NAND-Schaltungen FNj + 2 bis FNj–k + 2 innerhalb der Verzögerungsschaltungsbank 101A erhält zusätzlich der Eingang, der mit den NAND-Schaltungen CNj bis CNj–k der Steuerschaltung 103A verbunden ist, den niedrigen Pegel, wodurch die Ausgänge der Inverter FIj + 2 bis FIj–k + 2 alle den niedrige Pegel erhalten und der (m)-te Taktsignalimpuls innerhalb der Verzögerungsschaltungsbank 101A wird rückgesetzt. Der (m)-te Taktsignalimpuls, der in der Verzögerungsschaltungsbank 102A existiert, wird während seines Durchgangs durch die Verzögerungsschaltung 102AA, die Multiplexschaltung 100C und die Verstärkerschaltung 106 invertiert, wird als ein Hochpegelimpuls ausgegeben und ist durch das (m)-te Taktsignal des Taktsignals 205 angegeben.
Als Nächstes erfolgt die Erläuterung bezüglich der Verzögerungszeiten dieser ersten Synchronverzögerungsschaltung 100A.
Die Verzögerungszeit der Empfangssignal 105 ist d1. Die Verzögerungszeit der Verstärkerschaltung 106 ist d2. Wie vorstehend erläutert, haben die Verzögerungsschaltung 107 und die Verzögerungsschaltung 108 eine Impulsbreitenerzeugungsfunktion zum Erzeugen eines Eingangssignals mit einer Impulsbreite tPW und haben eine Verzögerungszeit gleich der Verzögerungszeit der Empfangsschaltung 105 für das externe Sig nal plus der Verzögerungszeit der Verstärkerschaltung 106 minus der Impulsbreite tPW und die Summe der Verzögerungszeit der Verzögerungsschaltung 107, und die Verzögerungszeit der Verzögerungsschaltung 108 ist daher d1 + d2 – tPW. Der Zyklus des Taktsignals ist tCK. Die Verzögerung zwischen der Anstiegsflanke des (m)-ten Taktsignalimpulses des Eingangstaktsignals 201 und der Anstiegsflanke des (m)-ten Taktsignalimpulses des Ausgangstaktsignals 203 der Empfangsschaltung ist d1. Die Verzögerungszeit zwischen dem (m)-ten Taktsignalimpuls des Ausgangstaktsignals 203 der Empfangsschaltung und der Anstiegsflanke des voreilenden Taktsignals der (m)-ten Taktsignalimpulsgruppe der Taktsignalimpulsgruppe 204, die durch die Verzögerungsschaltungsbank 102A vorrückt, ist tCK, was gleich der Verzögerung zwischen dem (m)-ten Taktsignalimpuls des Ausgangstaktsignals 203 der Empfangsschaltung und der Anstiegsflanke des (m + 1)-ten Taktsignalimpulses des Ausgangstaktsignals 203 der Empfangsschaltung ist.
Demgemäß ist das Zeitintervall des Vorrückens der Anstiegsflanke des Taktsignals durch die Verzögerungsschaltungsbank 101A der Zyklus des Taktsignals tCK minus den Verzögerungszeiten der Verzögerungsschaltung 107 und der Verzögerungsschaltung 108 oder tCK – d1 – d2 + tPW. Die Verzögerungsschaltungen, durch welche die Anstiegsflanke des Niedrigpegelimpulses des Taktsignals in der Verzögerungsschaltungsbank 102A fortschreitet, hat eine Struktur mit der gleichen Anzahl von Abschnitten wie die Verzögerungsschaltungen, durch welche die Anstiegsflanke des Taktsignals in der Verzögerungsschaltungsbank 101A fortschreitet; und hieraus resultiert, dass das Zeitintervall für das Fortschreiten der Anstiegsflanke des Niedrigpegeltaktsignals durch die Verzögerungsschaltungsbank 102A gleich dem Zeitintervall für das Fortschreiten der Anstiegsflanke des Taktsignals durch die Verzögerungsschaltungsbank 101A ist; dieses Zeitintervall ist der Zyklus des Taktsignals tCK minus den Verzögerungszeiten der Verzögerungsschaltung 107 und der Verzögerungsschaltung 108 oder tCK – d1 – d2 + tPW. Die Zeit, die für das Hindurchgehen durch die Verstärkerschaltung 106 erforderlich ist, ist d2, wie dies vorstehend beschrieben ist.
Die Zeit, die für das Hindurchgehen des Taktsignals durch die Empfangsschaltung 105, die Verzögerungsschaltung 107, die Verzögerungsschaltung 108, die Verzögerungsschaltungsbank 101A, die Verzögerungsschaltungsbank 102A und die Verstärkerschaltung 106 erforderlich ist, beträgt 2tCK; und wenn die Verzögerungszeit tdF der NAND-Schaltung FNm und des Inverters FIm und die Verzögerungszeit tdB der NAND-Schaltung RNm und des Inverters RIm ignoriert werden, wird der (m)-te Taktsignalimpuls an der internen Schaltung zum gleichen Zeitpunkt wie der (m + 2)-te Taktsignalimpuls ausgegeben.
Zusätzlich ist die Last ausgeglichen, um die Verzögerungszeiten der Verzögerungsschaltungsbank 101A und der Verzögerungsschaltungsbank 102A auszugleichen, indem beispielsweise die Maskenmuster der NAND-Schaltung FNn, des Inverters FIn und der NAND-Schaltung CNn zum Spiegelbild der Maskenlayouts der NAND-Schaltung RNn, des Inverters RIn und der NAND-Schaltung GNn gemacht sind. Die Leistung der vorstehend beschriebenen Schaltung dieser Ausführungsform wird von einer Konstantspannungsversorgungsschaltung zugeführt, die auf der Halbleiterschaltungsvorrichtung, auf welcher die Schaltung gemäß dieser Ausführungsform montiert ist, montiert ist. Demgemäß sind die Verzögerungszeiten der Verzögerungsschaltungen dieser Ausführungsform nicht von der Spannung einer externen Energieversorgung abhängig, und die Verzögerungszeiten der Verzögerungsschaltungsbank 101A und der Verzögerungsschaltungsbank 102A können durch Regeln der Spannung eingestellt werden, die von der Konstantspannungsversorgungsschaltung oder der Schwellwertspannung eines Transistors zugeführt wird, wodurch es möglich wird, die Anzahl der verwendeten Torabschnitte einzustellen.
Als Nächstes wird eine detaillierte Erläuterung bezüglich der Verzögerungszeitdifferenz zwischen dem externen Taktsignal (dem (m + 2)-ten Taktsignalimpuls) und dem internen Taktsignal (dem Ausgang der Verzögerungsschaltung 106 des (m)-ten Taktsignalimpulses) bei der ersten Synchronverzögerungsschaltung 100A bei einem Zyklus des externen Taktsignals gegeben.
Wie in der vorstehenden Beschreibung der Funktionsweise erläutert, wird während einem Taktsignalzyklus dergestalt, dass das (m + 1)-te Taktsignal an dem Steueranschluss 109A in dem Zeitintervall eingegeben wird, während welchem der (m)-te Taktsignalimpuls in dem (j)-ten Inverter FIj bis (j–k)-ten Inverter FIj–k ist, der (m)-te Taktsignalimpuls auf die NAND-Schaltungen RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 102A übertragen und rückt durch die Verzögerungsschaltungsbank 102A vor, und daher hat der Taktsignalzyklus, der auf die NAND-Schaltungen RNj bis RNj–k innerhalb der Verzögerungsschaltungsbank 102A übertragen worden ist, eine Breite, die die gleiche wie das Zeitintervall tdF ist, das die Zeit für das (m)-te Taktsignal ist, um von der NAND-Schaltung FNj zur NAND-Schaltung FNj + 1 zu gehen. Andererseits ist die Verzögerungszeit eines Impulses, der von den NAND-Schaltungen RNj bis RNj–k der Verzögerungsschaltungsbank 102A fortschreitet, festgelegt. Daraus resultiert, dass in einem Fall, bei dem der Ausgang der ersten Synchronverzögerungsschaltung 100A mittels der Verstärkerschaltung 106 ausgegeben wird, die Abhängigkeit der Verzögerungszeitdifferenz zwischen dem Ausgang der Verstärkerschaltung 106 des (m)-ten Taktsignalimpulses und dem (m + 2)-ten externen Taktsignalimpuls bei dem externen Taktsignalzyklus eine Sägezahnsignalform wie in der 11 zeigt, mit einem Zyklus, der die Durchgangszeit von der NAND-Schaltung FNj zur NAND-Schaltung FNj + 1 innerhalb der Verzögerungsschaltungsbank 101A ist und mit einer Amplitude, die die Durchgangszeit tdB von der NAND-Schaltung RNj zur NAND-Schaltung RNj + 1 ist.
Als Nächstes erfolgt die Erläuterung mit Bezug auf die Prinzipien hinter dem Merkmal der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung, die die Reduktion der Abhängigkeit der Verzögerungszeitdifferenz zwischen dem externen Taktsignal und dem internen Taktsignal auf dem externen Taktsignalzyklus unter Bezugnahme auf die Multiplex-Verzögerungsschaltung dieser Ausführungsform sind.
Bei der Multiplex-Synchronverzögerungsschaltung dieser Ausführungsform zeigt, wie vorstehend erläutert, wenn die Ausgabe der ersten Synchronverzögerungsschaltung 100A oder zweiten Synchronverzögerungsschaltung 100B mittels der Verstärkerschaltung 106 ausgegeben worden ist, die Verzögerungszeitdifferenz zwischen der Ausgabe des (m)-ten Taktsignalimpulses durch die Verstärkerschaltung 106 und des (m + 2)-ten externen Taktsignalimpulses eine Abhängigkeit von dem externen Taktsignalzyklus, der eine Sägezahnsignalform hat.
Als Bestandteile, die die Änderung der Abhängigkeit von dem externen Taktsignalzyklus in der vorliegenden Erfindung ermöglichen, ist die erste Synchronverzögerungsschaltung 100A mit Verzögerungsschaltungen 101AA und 102AA und die zweite Synchronverzögerungsschaltung 100B mit Verzögerungssignal 101BA und 102BA versehen, wobei zwischen den Verzögerungsschaltungen 101AA, 102AA und den Verzögerungsschaltungen 101BA, 102BA Verzögerungszeitdifferenzen bestehen. Die Verzögerungszeitdifferenz zwischen der Verzögerungsschaltung 101AA und der Verzögerungsschaltung 101BA ist gleich exakt der Hälfte der vorstehend beschriebenen Zeit tdF und die Verzögerungszeitdifferenz zwischen der Verzögerungsschaltung 102AA und der Verzögerungsschaltung 102BA ist gleich der Hälfte der vorstehend beschriebenen Zeit tdB. Hieraus resultiert, dass jeder der vorstehend beschriebenen Sägezahnteile der externen Taktzyklusabhängigkeit eine Zeitabstimmung hat, die genau "ein Zeitintervall von ein halb tdF" verschoben ist, wie dies in der 12 gezeigt ist. Bei der vorliegenden Ausführungsform wird der Ausgang der Verzögerungsschaltung 102AA und der Verzögerungsschaltung 102BA, der jeweils diese Zeitabstimmung hat, logisch ausgegeben und durch die Multiplexschaltung 100C gemultiplext. Aus diesem Grund, wie dies aus der Ausgabe 100B der Multiplexschaltung gemäß 12 zu ersehen ist, ermöglicht dies eine Reduktion der Abhängigkeit der Verzögerungszeit von dem internen Taktsignalausgang und dem externen Taktsignalimpuls auf den externen Taktsignalzyklus.
Durch die Verwendung der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung kann ein internes Taktsignal ohne Verzögerungsdifferenz zu dem externen Taktsignal zuverlässig nach nur zwei Taktsignalen erhalten werden, und darüber hinaus kann, weil die Konstruktion vollständig aus digitalen Schaltungen besteht, die Abhängigkeit der Verzögerungszeit der Ausgabe eines Taktsignalimpulses von der Verstärkerschaltung 106 und des externen Taktsignalimpulses auf den externen Takt signalzyklus auf weniger als die Verzögerungszeiteinheiten der digitalen Schaltungen reduziert werden.
Obwohl die Verzögerungsschaltungsbank 101, die Verzögerungsschaltungsbank 102, die Steuerschaltung 103 und das Lasteinstellelement 104 der vorliegenden Ausführungsform durch NAND-Schaltungen und Inverter gebildet sind, können diese Komponenten auch durch andere Elemente ersetzt sein.
Obwohl ferner die vorliegende Ausführungsform aus zwei Sätzen Synchronverzögerungsschaltungen aufgebaut ist, kann die Abhängigkeit von dem externen Taktsignalzyklus weiter reduziert werden, wie dies in der 14 gezeigt ist, indem die Anzahl der Synchronverzögerungsschaltungen, wie in der 13 gezeigt, erhöht wird.
Bezug nehmend auf 15 hat eine Multiplex-Synchronverzögerungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung eine Konstruktion, bei der eine Irmpulsbreitenkorrekturschaltung 310, eine Verzögerungsschaltung 311, eine Multiplexschaltung 312, ein Frequenzteiler 313 und eine Verstärkerschaltung 314 zwischen die Multiplexschaltung 100C und die Verstärkerschaltung 105 der Multiplex-Synchronverzögerungsschaltung gemäß der ersten Ausführungsform, wie in der 8 gezeigt, eingefügt sind. Bei dieser Konstruktion ist der Ausgang der Multiplexschaltung 300C mittels der Impulsbreitenkorrekturschaltung 310, der Verzögerungsschaltung 311 und der Multiplexschaltung 312 mit der Verstärkerschaltung 306 verbunden und der Ausgang der Multiplexschaltung 312 ist mittels des Frequenzteilers 313 mit der Verstärkerschaltung 314 verbunden.
Die Merkmale der Multiplex-Synchronverzögerungsschaltung dieser Ausführungsform beruhen in jeder der Synchronverzögerungsschaltungen 300A und 300B und da die Konstruktion und Funktionsweise derselben äquivalent sind, wird die Erläuterung nur mit Bezugnahme auf die erste Synchronverzögerungsschaltung 300A anhand der 16 gegeben.
In jeder der Synchronverzögerungsschaltungen der vorliegenden Ausführungsform besteht die Verzögerungsschaltungsbank 301A aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die im Wesentlichen äquivalent zu der Verzögerungsschaltungsbank 101A der ersten Ausführungsform ist, wobei jeder Abschnitt aus Verzögerungseinheitselementen besteht, die aus einer NAND-Schaltung und einem Inverter zusammengesetzt sind, aber in dem Eingangsteil ist eine Verzögerungsschaltung 301AR für die Einstellung der Verzögerungszeiten enthalten. Die Einstellungsverzögerungsschaltung 301AR hat eine Verzögerungszeit tdF, die gleich derjenigen jedes Abschnittes aus NAND-Schaltung FNm und Inverter FIm der Verzögerungsschaltungsbank 301A ist.
Die Verzögerungsschaltungsbank 302A besteht aus einer Anzahl von Torabschnitten in Kaskadenverbindung äquivalent der Verzögerungsschaltungsbank 102A der ersten Ausführungsform, aber, wie aus der Figur zu ersehen ist, besteht diese Verzögerungsschaltungsbank 302A aus einer Kombination aus zwei parallelen Reihen Verzögerungsschaltungs-Subbanken mit parallelen Eingangsverbindungen zu ungeradzahligen Abschnitten bzw. geradzahligen Abschnitten der parallelen Ausgänge der Verzögerungsschaltungsbank 301A mittels der Steuerschaltung 303A. Anders ausgedrückt, die Ausgänge der ungeradzahligen Torabschnitte der Verzögerungsschaltungsbank 301A sind mit der Verzögerungsschaltungs-Subbank 302AO innerhalb der Verzögerungsschaltungsbank 302A mittels der Steuerschaltung 303A verbunden, und die Ausgänge der geradzahligen Torabschnitte der Verzögerungsschaltungsbank 301A sind mit der Verzögerungsschaltungs-Subbank 302AE innerhalb der Verzögerungsschaltungsbank 302A mittels der Steuerschaltung 303A verbunden.
Die Ausgabe der Verzögerungsschaltungs-Subbank 302AO wird ohne Änderung der Multiplexschaltung 302AM eingegeben, und die Ausgabe der Verzögerungsschaltungs-Subbank 302AE wird der Multiplexschaltung 302AM mittels der Verzögerungsschaltung 302AR eingegeben, die eine Sub-Ausgangsverzögerungseinstellschaltung ist. Die Verzögerungsschaltung 302AR hat eine Verzögerungszeit, die die Hälfte der Verzögerungszeit tdB jedes der Abschnitte aus NAND-Schaltung RNm und Inverter RIm der Verzögerungsschaltungs-Subbanken 302AO und 302AE ist. Die zwei Reihen Verzöge rungsschaltungs-Subbanken 302AO und 302AE innerhalb der Verzögerungsschaltungsbank 302A bestehen jeweils aus der Hälfte der Elemente der Verzögerungsschaltungsbank 301A und die Verzögerungszeit ist daher die Hälfte entweder der Verzögerungsschaltungsbank 301A oder der Verzögerungsschaltungsbank 302A. Zusätzlich beträgt die Breite der Impulse, die von der Verzögerungsschaltungsbank 301A übertragen werden, ebenfalls die Hälfte derjenigen der Verzögerungsschaltungsbank 301A oder der Verzögerungsschaltungsbank 302A.
In jedem der zugefügten Blöcke dieser Ausführungsform hat die Verzögerungsschaltung 311 eine Verzögerungszeit, die die Hälfte der Verzögerungszeit der Verzögerungsschaltung 307 plus der Verzögerungszeit der Verzögerungsschaltung 308 (d1 + d2) ist, das heißt (d1 + d2)/2, der tPW/2 addiert wird, oder die Hälfte der Zeit der Ausgangsimpulsbreite tPW der Empfangsschaltung 105, um eine Verzögerungszeit von (d1 + d2)/2 + tPW/2 zu erhalten. Wie bei der ersten Ausführungsform verwendet diese Ausführungsform den invertierten Ausgang der Verzögerungsschaltungsbank 302 und daher wird tPW/2 oder die Hälfte der Zeit der Impulsbreite tPW des Ausgangs der Empfangsschaltung 305 für die Zeitabstimmkorrektur addiert. Die Impulsbreitenkorrekturschaltung 310A macht die Impulsbreite tPW des Ausgangs der Empfangsschaltung 305 gleich der Hälfte der Impulsbreite oder tPW/2. Die Multiplexschaltung 312 kombiniert den Ausgang der Verzögerungsschaltung 311 und den Ausgang der Impulsbreitenkorrekturschaltung 310A. Der Frequenzteiler 313 teilt die Frequenz der Ausgabe der Multiplexschaltung 312 und gibt das Ergebnis aus.
Als Nächstes erfolgt die Erläuterung bezüglich der Funktionsweise jeder Synchronverzögerungsschaltung dieser Ausführungsform anhand der 17, beginnend mit der Erläuterung der Funktionsweise der Verzögerungsschaltungs-Subbank 302AO der Verzögerungsschaltungsbank 302A.
Ein Taktsignalimpuls mit hohem Pegel, der an der Empfangsschaltung 305 eingegeben wird, wird an der Empfangsschaltung 305 zu einer Impulsbreite von tPW geformt und nach einem Zeitintervall von d1 ausgegeben, geht durch die Verzögerungsschaltung 307 und die Verzögerungsschaltung 308 in einem Zeitintervall von d1 + d2, wird der Verzögerungsschaltungsbank 301A mittels der Verzögerungsschaltung 301AA und der Einstellungsverzögerungsschaltung 301AR eingegeben und setzt seinen Weg durch die Verzögerungsschaltungsbank 301A so lange fort, bis zum Zeitpunkt, zu welchem der nächste Taktsignalimpuls, der von der Empfangsschaltung 305 ausgegeben worden ist, an der Steuerschaltung 303A eingegeben wird. Die die Ablaufzeit der Anstiegsflanke dieses Hochpegeltaktsignalimpulses in der Verzögerungsschaltungsbank 301A ist der Taktsignalzyklus tCK minus (d1 + d2) oder die Zeit tCK – (d1 + d2); und die Ablaufzeit der abfallenden Flanke ist der Taktsignalzyklus tCK minus (d1 + d2) und die Impulsbreite tPW oder das Zeitintervall tCK – (d1 + d2) – tPW. Zu dem Zeitpunkt, zu welchem der nächste Taktsignalimpuls von der Empfangsschaltung 305 ausgegeben und an der Steuerschaltung 303 eingegeben wird, wird der Hochpegeltaktsignalimpuls in der Verzögerungsschaltungsbank 301A auf die Verzögerungsschaltungs-Subbank 302AO übertragen und wird zu einem Niedrigpegeltaktsignalimpuls.
Beispielsweise ist in einem Fall, bei dem ein Taktsignalimpuls auf die Verzögerungsschaltungs-Subbank 302AO übertragen wird, nachdem er von der Einstellungsverzögerungsschaltung 301AR bis zu dem (2n – 1)-ten ungeradzahligen Torabschnitt innerhalb der Verzögerungsschaltungsbank 301A vorgerückt ist, die Anzahl der Torabschnitte der Verzögerungsschaltungs-Subbank 302AO, welche der Impuls passiert hat, gleich n. Die Verzögerungszeit der Einstellungsverzögerungsschaltung 301AR ist jedoch, wie vorstehend beschrieben, gleich der Verzögerungszeit jedes Abschnittes aus NAND-Schaltung FNm und Inverter FIm innerhalb der Verzögerungsschaltungsbank 301A und die Verzögerungszeit für den Taktsignalimpuls für den Durchgang von der Einstellungsverzögerungsschaltung 301AR und das Vorrücken bis zu dem (2n – 1)-ten ungeradzahligen Abschnittstor innerhalb der Verzögerungsschaltungsbank 301A ist daher gleich der Durchgangszeit durch 2n Torabschnitte.
Demgemäß wird in Begriffen der Anzahl der Torabschnitte betrachtet, die Durchgangszeit durch n Torabschnitte der Verzögerungsschaltungs-Subbank 302AO exakt die Hälfte der Verzögerungszeit für einen Taktsignalimpuls zum Durchgehen durch die Einstellungsverzögerungsschaltung 301AR und Vorrücken bis zu dem (2n – 1)-ten ungeradzahligen Torabschnitt innerhalb der Verzögerungsschaltungsbank 301A, das heißt der Zeit zum Hindurchgehen durch 2n Torabschnitte.
Als Nächstes wird die Erläuterung bezüglich der Funktionsweise der Verzögerungsschaltungs-Subbank 302AE der Verzögerungsschaltungsbank 302A präsentiert.
Ein Hochpegeltaktsignalimpuls, der an der Empfangsschaltung 305 eingegeben wird, wird zu einer Impulsbreite von tPW an der Empfangsschaltung 305 geformt, nach einem Zeitintervall d1 ausgegeben, durch die Verzögerungsschaltung 307 und die Verzögerungsschaltung 308 in einem Zeitintervall von d1 + d2 hindurchgeführt, an der Verzögerungsschaltungsbank 301A mittels der Verzögerungsschaltung 301AA und der Einstellungsverzögerungsschaltung 301AR eingegeben und rückt weiter durch die Verzögerungsschaltungsbank 301A, bis der nächste Taktsignalimpuls, der von der Empfangsschaltung 305 ausgegeben worden ist, der Steuerschaltung 303A eingegeben wird. Die Ablaufzeit der Anstiegsflanke dieses Hochpegeltaktsignalimpulses durch die Verzögerungsschaltungsbank 301A ist der Taktsignalzyklus tCK minus (d1 + d2) oder das Zeitintervall tCK – (d1 + d2); und die Ablaufzeit der abfallenden Flanke ist der Taktsignalzyklus tCK weniger (d1 + d2) und der Impulsbreite tPW oder das Zeitintervall tCK – (d1 + d2) – tPW. Nach Eingabe des nächsten Taktsignalimpulses, der von der Empfangsschaltung 305 ausgegeben worden ist, an der Steuerschaltung 303A wird der Hochpegeltaktsignalimpuls in der Verzögerungsschaltungsbank 301A auf die Verzögerungsschaltungs-Subbank 302AE der Verzögerungsschaltungsbank 302A übertragen und wird ein Taktsignalimpuls mit niedrigem Pegel.
Wenn beispielsweise der Taktsignalimpuls auf die Verzögerungsschaltungs-Subbank 302AE übertragen wird, nachdem er von der Einstellungsverzögerungsschaltung 301AR gekommen und bis zu dem (2n)-ten geradzahligen Torabschnitt innerhalb der Verzögerungsschaltungsbank 301A vorgerückt ist, ist die Anzahl der Torabschnitte der Verzögerungsschaltungs-Subbank 302AE, die der Impuls passiert hat, gleich n. Wie vorstehend beschrieben, ist jedoch die Verzögerungszeit der Einstellungsverzögerungsschal tung 301AR gleich der Verzögerungszeit jedes Abschnittes aus NAND-Schaltung FNm und Inverter FIm der Verzögerungsschaltungsbank 301A und die Verzögerungszeit für einen Taktsignalimpuls für das Hindurchgehen von der Einstellungsverzögerungsschaltung 301AR und Vorrücken bis zu dem (2n)-ten geradzahligen Torabschnitt innerhalb der Verzögerungsschaltungsbank 301A ist daher gleich der Durchlaufzeit durch 2n + 1 Torabschnitte. Ferner hat die Verzögerungsschaltung 302AR, die eine Sub-Ausgangsverzögerungseinstellschaltung ist, die Hälfte der Verzögerungszeit jedes Abschnittes aus NAND-Schaltung FNm und Inverter FIm der Verzögerungsschaltungs-Subbanken 302AO und 302AE und daraus resultiert, dass die Verzögerungszeit für das Hindurchgehen durch n Torabschnitte der Verzögerungsschaltungs-Subbank 302AE sowie das Hindurchgehen durch die Verzögerungsschaltung 302AR gleich der Durchlaufzeit durch n + 1/2 Torabschnitte ist. Demgemäß ist, in Termen der Anzahl der Torabschnitte betrachtet, die Verzögerungszeit für das Hindurchgehen durch n Torabschnitte der Verzögerungsschaltungs-Subbank 302AE sowie durch die Einstellungsverzögerungsschaltung 302AR genau die Hälfte der Verzögerungszeit für einen Taktsignalimpuls zum Hindurchgehen von der Einstellungsverzögerungsschaltung 310AR und Vorrücken bis zu dem (2n)-ten geradzahligen Torabschnitt innerhalb der Verzögerungsschaltungsbank 301A, das heißt der Zeit zum Hindurchgehen durch 2n + 1 Torabschnitte.
Als Ergebnis geht die Anstiegsflanke eines Niedrigpegeltaktsignalimpulses durch die Verzögerungsschaltungs-Subbanken 302AO und 302AE für die Hälfte von tCK – (d1 + d2), das heißt der Zeit zum Vorrücken innerhalb der Verzögerungsschaltungsbank 301A. Die nachlaufende Flanke des Niedrigpegeltaktsignalimpulses, der durch die Verzögerungsschaltungsbank 302A geht, rückt für die Hälfte von tCK – (d1 + d2) – tPW vor, das heißt, der Zeit für den Durchgang durch die Verzögerungsschaltungsbank 301A. Der Niedrigpegelimpuls, der die Verzögerungsschaltungsbank 302A verlasst, wird innerhalb der Verzögerungsschaltung 311 invertiert und wird ein Hochpegelimpuls. Die Verzögerungszeit der Verzögerungsschaltungsbank 302A ist (d1 + d2)/2 + tPW/2. Die Zeit, die für den Transfer auf die Verzögerungsschaltungsbanken 302AO und 302AE bis zum Ausgeben an der Verzögerungsschaltungsbank 302A erforderlich ist, ist gleich der Zeit {tCK – (d1 + d2) – tPW}/2 für das Fortschreiten durch die Verzögerungsschaltungsbank 301A, wenn die nachlaufende Flanke eines Niedrigpegeltaktsignalimpulses durch die Verzögerungsschaltungsbank 302A vorrückt, der Zeit (d1 + d2)/2 + tPW/2 für die Inversion auf den hohen Pegel innerhalb der Verzögerungsschaltung 311 und das Vorrücken addiert worden ist, um die Summe von tCK/2 zu ergeben.
Als Nächstes erfolgt die Erläuterung bezüglich der Abhängigkeit der Verzögerungszeitdifferenz zwischen einem externen Taktsignal (dem (m + 2)-ten Taktsignalimpuls) und einem internen Taktsignal (dem Ausgang der Verstärkerschaltung 306 des (m)-ten Taktsignalimpulses) von dem Zyklus der externen Taktsignale in der Synchronverzögerungsschaltung gemäß der vorliegenden Ausführungsform.
Zunächst wird bezüglich der Abhängigkeit der Verzögerungszeit der Verzögerungsschaltungs-Subbank 302OA vom Zyklus des externen Taktsignals in der aktuellen Praxis der Taktsignalzyklus in n Torabschnitten der Verzögerungsschaltungs-Subbank 302AO erzeugt, wenn Impulse zu der Verzögerungsschaltungs-Subbank 302AO in dem Zeitintervall geschickt worden sind, in welchem ein Taktsignalimpuls von dem (2n – 1)-ten Torabschnitt in den (2n + 1)-ten Torabschnitt geht. Als Ergebnis zeigt die Abhängigkeit der Verzögerungszeitdifferenzen zwischen dem externen Taktsignal und dem Ausgang des Verzögerungsschaltungs-Subbank 302A vom Zyklus des externen Taktsignals eine Sägezahnsignalformcharakteristik mit einer Amplitude, die die Verzögerungszeit der Zeit dafür ist, ein Tor der Verzögerungsschaltungs-Subbank 302A von dem (n)-ten Abschnitt in den (n + 1)-ten Abschnitt zu bewegen, und hat einen Zyklus innerhalb des Zeitintervalls zur Bewegung von dem (2n – 1)-ten Torabschnitt in dem (2n + 1)-ten Torabschnitt, wie dies in der 18A durch die gestrichelte Linie 302AOW gezeigt ist.
Bezüglich der Abhängigkeit der Verzögerungszeit von der Verzögerungsschaltungs-Subbank 302AE von dem Zyklus der externen Taktsignale wird in der tatsächlichen Praxis der Taktsignalzyklus, der in den n Torabschnitten der Verzögerungsschaltungs-Subbank 302AE verwendet wird, erzeugt, wenn ein Impuls in dem Zeitintervall, in welchem ein Taktsignalimpuls von dem (2n)-ten Torabschnitt zu dem (2n + 2)-ten Torab schnitt geht, zu der Verzögerungsschaltungs-Subbank 302AE geschickt wird, erzeugt. Als Ergebnis zeigt die Abhängigkeit der Verzögerungszeitdifferenz zwischen dem externen Taktsignal und dem Ausgang der Verzögerungsschaltungs-Subbank 302A vom Zyklus des externen Taktsignals eine Sägezahlsignalformcharakteristik mit einer Amplitude, die gleich der Verzögerungszeit der Zeit dafür ist, dass ein Tor der Verzögerungsschaltungs-Subbank 302A von dem (n)-ten Abschnitt geht, ist mit einem Zyklus, der das Zeitintervall zur Bewegung von dem (2n)-ten Torabschnitt zum (2n + 2)-ten Torabschnitt ist, wie dies in der 18A durch die durchgezogene Linie 302AEW gezeigt ist.
Schlussendlich hat die Abhängigkeit von dem externen Taktsignal der Verzögerungsschaltungs-Subbanken 302AO und 302AE, wie in der 18A gezeigt, eine Verschiebung, die das Zeitintervall für den Taktsignalimpuls ist, um von dem (2n)-ten Tor zu dem (2n + 1)-ten Tor zu wandern; und die tatsächliche Abhängigkeit des Ausgangs der Verzögerungsschaltungsbank 302A von dem Zyklus des externen Taktsignals wird durch den logischen Ausgang der durchgezogenen Linie 302AEW und der gestrichelten Linie 302AOW gemultiplext und zeigt daher eine Sägezahncharakteristik mit einer Amplitude, die die Hälfte der Verzögerungszeit der Zeit für ein Tor der Verzögerungsschaltungsbank 302A ist, um von dem (n)-ten Abschnitt zum (n + 1)-ten Abschnitt zu gehen, und einen Zyklus, der die Zeit ist, um von dem (2n)-ten Tor zu dem (2n + 1)-ten Tor zu gehen.
Als Nächstes erfolgt die Erläuterung bezüglich der Abhängigkeit der Verzögerungsschaltungsbank 302B der zweiten Synchronverzögerungsschaltung 300B vom Zyklus des externen Taktsignals. Die Konstruktionen der ersten Synchronverzögerungsschaltung 300A und der zweiten Synchronverzögerungsschaltung 300B sind im Wesentlichen äquivalent; und die Abhängigkeit des Ausgangs der Verzögerungsschaltungsbank 302B vom Zyklus des externen Taktsignals hat, wie in der 18B durch 302BEW und 302BOW gezeigt, eine Amplitude gleich der Hälfte der Verzögerungszeit tdB, das heißt der Zeit, die das Tor der Verzögerungsschaltungsbank 302B braucht, um von dem (n)-ten Abschnitt zum (n + 1)-ten Abschnitt zu gehen, bezogen auf den Zyklus, der das Inter vall der Bewegung vom (2n)-ten Torabschnitt zum (2n + 1)-ten Torabschnitt der Verzögerungsschaltungsbank 301B ist.
Wie bei der Abhängigkeit des Ausgangs der zweiten Synchronverzögerungsschaltung 300B vom Zyklus des externen Taktsignals, ist infolge der Verschiebung um die Hälfte von tdF, was genau ein halber Torteil ist, mit Bezug auf die Zeitabstimmung der ersten Synchronverzögerungsschaltung 300A infolge der Verzögerungsschaltung 301BA und der Verzögerungsschaltung 302BA, die Abhängigkeit des Ausgangs der Verzögerungsschaltung gemäß dieser Erfindung von dem externen Taktsignalzyklus die Form einer Sägezahncharakteristik, wie dies in der 18C durch 302W gezeigt ist, der eine Amplitude von einem Viertel der Verzögerungszeit tdB der Bewegungszeit von dem (n)-ten Abschnitt zum (n + 1)-ten Abschnitt der Verzögerungsschaltungsbank 302A oder 302B, bezogen auf einen halben Zyklus, der die Verzögerungszeit tdF des Torabschnittes der Verzögerungsschaltungsbank 301A oder 301B ist, hat.
Die Ausgabe der Multiplexschaltung 312 geht über den Frequenzteiler 313, wo ihre Impulsbreite genau eine Hälfte des Taktsignalzyklus wird, und wird an der Verstärkerschaltung 306 auf die gewünschte Treibkapazität verstärkt.
Wie vorstehend beschrieben, ermöglicht die vorliegende Ausführungsform das Erzeugen eines Doppelzyklus-Taktsignals und die Erzeugung eines Taktsignals mit einem Arbeitszyklus von 50%, was bei einer PLL gemäß dem Stand der Technik mehrere 10 bis mehrere 10.000 Zyklen benötigte, nach einem Taktsignalzyklus, und darüber hinaus ermöglicht sie die Reduktion der Abhängigkeit von dem Phasenfehler des Ausgangs von dem externen Taktsignalzyklus auf ein Viertel des Fehlers gemäß dem Stand der Technik. Zusätzlich ermöglicht die Kombination mit der Schaltung gemäß der ersten Ausführungsform die Erzeugung eines Doppelzyklus-Taktsignals, das keine Differenz bezüglich der Verzögerung oder Phase zu den externen Taktsignalen hat, sowie auch die Erzeugung eines Taktsignals mit einem Arbeitszyklus von 50%, mit einer reduzierten Abhängigkeit von dem externen Taktsignalzyklus.
Die vorliegende Ausführungsform ermöglicht die Erzeugung eines Impulses mit einer Zeitschaltung, die die Hälfte des Zyklus des Taktsignals ist, indem die Verzögerungsschaltungsbanken 302A und 302B in Teile unterteilt werden, die die Hälfte der Anzahl der Elemente der Verzögerungsschaltungsbanken 301A und 301B haben. Wie in der 19 gezeigt, sind jedoch zweite Synchronverzögerungsschaltungsbanken 302A-f und 302B-f mit m Reihen Verzögerungsschaltungs-Subbanken vorgesehen, die jeweils aus einer Anzahl von Torabschnitten in Kaskadenverbindung aufgebaut sind, die in der entgegengesetzten Richtung zu dem Signalübertragungspfad der ersten Verzögerungsschaltungsbanken 301A-f und 301B-f liegen. Die Verzögerungsschaltungs-Subbank der (d)-ten Reihe dieser m Reihen der Verzögerungsschaltungs-Subbanken gibt parallel an dem Tor jedes (n)-ten Abschnittes von der Ausgangsseite des Ausgangs jedes (n)-ten Torabschnittes von dem (d)-ten Torabschnitt der Steuerschaltungen 303A-f und 303B-f parallele Eingänge ein; verzögert sequenziell diese Eingänge und gibt das Ergebnis aus. Es wird eine gleiche Verzögerungszeitdifferenz aufrechterhalten und in der Reihenfolge für den Ausgang jeder dieser n Reihen der Verzögerungsschaltungs-Subbanken ausgegeben; und der Ausgang wird gemäß seiner logischen Ausgabe gemultiplext und als Verzögerungssignale ausgegeben; das Verhältnis der Tore ist, wie gewünscht, aufgesplittet (in 19, m:n, m > n); dadurch wird die Erzeugung eines Taktsignalimpulses mit irgendeiner Zeitschaltung möglich.
Durch Hinzufügen einer Verzögerungsschaltung an der Ausgangsseite jeder der m Zeilen paralleler Verzögerungsschaltungs-Subbanken, so dass das Verzögerungszeitverhältnis genau m:n ist, und dann Ausgeben durch entweder die Multiplexschaltung 302AM-f oder Multiplexschaltung 302BM-f, zeigt die Abhängigkeit der Zeitdifferenz auf die Frequenz des externen Taktsignals für eine Zeitschaltung von exakt n/m des externen Taktsignalzyklus des Ausgangs der Multiplexschaltungen 302AM-f und 302BM-f eine Sägezahncharakteristik mit einer Amplitude von n/m der Verzögerungszeit tdB des Tors jedes Abschnittes der Verzögerungsschaltungsbank 302A-f und 302B-f und einen Zyklus, der die Verzögerungszeit tdF des Tors jedes Abschnittes der Verzögerungsschaltungsbank 301A-f und 301B-f ist. Zusätzlich führt das Hindurchgehen durch die Multiplexschaltung 300C-f zu einer Abhängigkeit von der Frequenz des externen Taktsignals, das eine Sägezahncharakteristik mit einer Amplitude von n/2m der Verzögerungszeit tdB bei einem Zyklus von 1/2 der Verzögerungszeit tdF zeigt, wie dies in der 20 gezeigt ist.
Bezug nehmend auf 21, besteht die dritte Ausführungsform der Multiplex-Synchronverzögerungsschaltung der vorliegenden Erfindung aus einer Konfiguration, bei der die Synchronverzögerungsschaltungen 100A und 100B der Multiplex-Synchronverzögerungsschaltung gemäß der ersten Ausführungsform, wie in der 8 gezeigt, durch erste und zweite Synchronverzögerungsschaltungen 400A bzw. 400B ersetzt sind. Die anderen Blöcke der Schaltung haben die Konfiguration und Funktionsweise und Erläuterung derselben werden daher weggelassen.
Die erste Synchronverzögerungsschaltung 400A, die das Merkmal der Multiplex-Synchronverzögerungsschaltung dieser Ausführungsform ist, besteht aus: der Verzögerungsschaltung 401AA, die eine Eingangsverzögerungseinstellschaltung ist, welche Signale entsprechend dem Impulssignal eingibt und jede Verzögerungszeitdifferenz gleich einstellt; einer ersten Verzögerungsschaltungsbank 401A, zusammengesetzt aus einer Anzahl von Torabschnitten in Kaskadenverbindung und Schleifenverbindung, die den Ausgang der Verzögerungsschaltung 401AA eingeben und sequenziell verzögern und den Ausgang jedes der Torabschnitte in der Reihenfolge der Torabschnitte von der Eingangsseite her parallel ausgeben; der Steuerschaltung 403A, die parallel den Ausgang jedes der Torabschnitte der ersten Verzögerungsschaltungsbank 401A eingibt, mit dem Impulssignal synchronisiert und jedes Ergebnis parallel ausgibt; einer zweiten Verzögerungsschaltungsbank 402A, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung und Schleifenverbindung, die in umgekehrter Richtung des Signalübertragungspfades der ersten Verzögerungsschaltungsbank 401A, die an jedem der Torabschnitte jeden Ausgang der Steuerschaltung 403A in der Reihenfolge der Torabschnitte von der Ausgangsseite her parallel eingibt, diese Eingänge sequenziell verzögert und das Ergebnis ausgibt; der Zählschaltung 400AC, die jedes Mal, wenn ein Signal entsprechend dem Impulssignal einen Schaltkreis innerhalb der ersten Verzögerungsschaltungsbank 401A macht, aufwärts zählt, jedes Mal, wenn das Signal einen Schaltkreis innerhalb der zweiten Verzögerungsschaltungsbank 402A durchführt, abwärts zählt und ein Signal ausgibt, das anzeigt, dass die Anzahl der Schaltkreise innerhalb der ersten und zweiten Verzögerungsschaltungsbank 401A und 402A gleich ist; einer Wählschaltung 400A ist, die in Übereinstimmung mit dem Ausgang der Zählschaltung 400AC vom Ausgang ein Signal entsprechend dem Impulssigal, das innerhalb der zweiten Verzögerungsschaltungsbank 402A zirkuliert, extrahiert; und einer Ausgangsverzögerungseinstellschaltung 402AA, die den Ausgang der Wählschaltung eingibt, die Verzögerungszeitdifferenziale gleichmäßig einstellt und das Ergebnis als die Verzögerungssignale ausgibt. Die zweite Synchronverzögerungsschaltung 400B hat einen äquivalenten Aufbau.
Bezug nehmend auf 22, die ein Blockschaltbild ist, welches ein Beispiel des Aufbaus dieser Synchronverzögerungsschaltung 400A zeigt, ist die Zählschaltung 400AC aufgebaut aus einem Addierer 410A, der jedes Mal dann, wenn ein Signal entsprechend dem Impulssignal einen Schaltkreis innerhalb der ersten Verzögerungsschaltungsbank 401A durchführt, aufwärts zählt; einem Transmitter 411A, der den Ausgang des Addierers 410A parallel eingibt, das Impulssignal synchronisiert und jedes der Ergebnisse parallel ausgibt; und einem Subtrahierer 412A, der die Ausgabe des Transmitters 411A parallel eingibt und jedes Mal dann, wenn ein Signal entsprechend dem Impulssignal einen Schaltkreis innerhalb der zweiten Verzögerungsschaltungsbank 402A durchführt, abwärts zählt.
Die erste und die zweite Synchronverzögerungsschaltung 400A und 400B haben, obwohl sie im Wesentlichen äquivalent den ersten und zweiten Synchronverzögerungsschaltungen 100A und 100B der in 9 gezeigten ersten Ausführungsform sind, zwei Unterschiedspunkte, wie im Folgenden erläutert.
Der erste Unterschiedspunkt besteht darin, dass die Verzögerungsschaltungsbank 401A und 402A in Schleifenverbindung sind. Anders ausgedrückt, wie in der 22 gezeigt, wird die Ausgabe des letzten Inverters FIz der Verzögerungsschaltungsbank 401A der ersten NAND-Schaltung FN1 der Verzögerungsschaltungsbank 401A eingegeben, die Ausgabe von der zweiten der letzten NAND-Schaltung CNz – 1 der Steuerschaltung 403A wird der ersten NAND-Schaltung FN1 der Verzögerungsschaltungsbank 401A eingegeben, die Ausgabe der letzten NAND-Schaltung CNz der Steuerschaltung 403A wird der von Anfang an gezählten zweiten NAND-Schaltung FN2 der Verzögerungsschaltungsbank 401A eingegeben, die NAND-Schaltung FNIN ist an dem Abschnitt, der auf die NAND-Schaltung FN1 folgt, anstatt des Inverters FI1 angeordnet, und die Ausgabe der Verzögerungsschaltung 401AA wird mittels eines Inverters der FNIN eingegeben. Die Ausgabe des ersten Inverters RI1 der Verzögerungsschaltungsbank 402A wird der letzten NAND-Schaltung RNz der Verzögerungsschaltungsbank 402A und dem Wähler 400AS eingegeben; die NAND-Schaltung RNIN ist an dem Abschnitt angeordnet, der auf die letzte NAND-Schaltung RNz der Verzögerungsschaltungsbank 402A folgt, und zwar anstatt des Inverters RIz; und die Ausgabe der Zählschaltung 400AC, die eine Zähleinrichtung ist, wird mittels eines Inverters eingegeben, an den Wähler 400AS ausgegeben und dem Subtrahierer 412A mittels der Verzögerungsschaltung 415A ausgegeben.
Die von der Empfangsschaltung 405 ausgegebenen Impulssignale werden an der Verzögerungsschaltung 407 und der Steuerschaltung 403A, am Addierer 410A mittels der Verzögerungsschaltung 413A, am Transmitter 411A mittels der Verzögerungsschaltung 414A und am RS-F/F418A mittels eines Inverters und der NOR-Schaltung 417A eingegeben. Die Ausgabe der Verzögerungsschaltung 407 wird der Verzögerungsschaltungsbank 401A mittels einer Verzögerungsschaltung 408 und der Verzögerungsschaltung 401AA eingegeben. Die Hochpegelimpulse, welche in die Verzögerungsschaltungsbank 401A eintreten, rücken während des Intervalls durch die Verzögerungsschaltungsbank 401A so lange vor, bis an der Empfangsschaltung 405 der nächste Hochpegelimpuls ausgegeben wird, und wenn der Impuls den letzten Inverter FIz der Verzögerungsschaltungsbank 401A erreicht, kehrt er zu der ersten NAND-Schaltung FN1 zurück und setzt seinen Schaltkreis fort.
Der zweite unterschiedliche Punkt ist das Vorsehen einer Zählschaltung 400AC. Diese Zählschaltung 400AC besteht im Wesentlichen aus dem Addierer 410A, dem Trans mitter 411A und dem Subtrahierer 412A. Der Addierer 410A zählt die Hochpegelimpulse, die vom Inverter FIz der Verzögerungsschaltungsbank 401A während des Intervalls vom Ausgang eines Hochpegelimpulses von der Empfangsschaltung 405 bis zum Ausgang des nächsten Hochpegelimpulses ausgegeben werden. Bei dieser Ausführungsform ist die Ausgabe des Addierers 410A das Additionsergebnis, welches durch den 4-Bit-Ausgang 410A-1, 410A-1B, 410A-2, 410A-2B, 410A-3, 410A-3B, 410A-4 und 410A-4B angezeigt wird. Wenn ein Hochpegelimpuls von der Empfangsschaltung 405 ausgegeben wird, wird die Ausgabe des Addierers 410A mittels des Transmitters 411A auf den Subtrahierer 412A als der 4-Bit-Ausgang 411A-1, 411A-1B, 411A-2, 411A-2B, 411A-3, 411A-3B, 411A-4 und 411A-4B übertragen.
Wenn an der Empfangsschaltung 405 ein Hochpegelimpuls ausgegeben wird, wird der Hochpegelimpuls innerhalb der Verzögerungsschaltungsbank 401A auf die Verzögerungsschaltungsbank 402A übertragen, wo er durch die Verzögerungsschaltungsbank 402A als Niedrigpegelimpuls fortschreitet, wird bei Erreichen des Inverters RI1 an der NAND-Schaltung RNz eingegeben und geht wiederum durch die Verzögerungsschaltungsbank 402A. Die gezählte Zahl, die auf den Subtrahierer 412A übertragen wird, wird bei der Ausgang eines Niedrigpegelimpulses vom Inverter RI1 der Verzögerungsschaltungsbank 402A abwärts gezählt, und bei Erreichen von "0" ändert der Ausgang des Subtrahierers 419A seinen Zustand vom niedrigen Pegel auf den hohen Pegel, fixiert den Ausgang der NAND-Schaltung RNIN der Verzögerungsschaltungsbank 402A auf den hohen Pegel und verursacht gleichzeitig, dass die Ausgabe des Inverters RI1 der Verzögerungsschaltungsbank 402A mittels des Wählers 400AS ausgegeben wird und dann mittels der Verzögerungsschaltung 402AA, der Multiplexschaltung 400C und der Verstärkerschaltung 406 ausgegeben wird.
Wenn zu diesem Zeitpunkt der Hochpegelimpuls innerhalb der Verzögerungsschaltungsbank 401A nicht den letzten Inverter FIz der Verzögerungsschaltungsbank 401A während des Intervalls vom Ausgang eines Hochpegelimpulses bis zum nächsten Hochpegelimpuls von der Empfangsschaltung 405 erreicht, bleibt die Ausgabe 419A des Subtrahierers 412A in einem Hochpegelzustand unverändert und als Ergebnis bewirkt der Impuls, der von der Verzögerungsschaltungsbank 401A auf die Verzögerungsschaltungsbank 402A übertragen wird, dass der Ausgang des Inverters RI1 der Verzögerungsschaltungsbank 402A von der NAND-Schaltung RNIN mittels des Wählers 400AS, der Verzögerungsschaltung 402AA, der Multiplexschaltung 400C und der Verstärkerschaltung 406 ausgegeben wird.
Wenn der Zählwert des Addierers 410A den Maximalwert anzeigt, das heißt, wenn die 4-Bit-Ausgänge 410A-1 bis 410A-4 alle ein Hochpegelausgang sind, wird vom Addierer 410A ein Maximalzyklusverletzungssignal 425A ausgegeben.
Einzelheiten bezüglich der Struktur des Addierers 410A, des Transmitters 411A und des Subtrahierers 412A der Zählschaltung 400AC werden als Nächstes anhand der 23 beschrieben.
Der Addierer 410 besteht aus vier rücksetzbaren D-Flip-Flop-Schaltungen D-F/F1 bis D-F/F4. An den C-Anschluss des D-F/F1 wird die Ausgabe des NOR-Gatters des Ausgangs eines Inverters, der den Ausgang des Inverers FIz der Verzögerungsschaltungsbank 401A invertiert, und die Ausgabe der Verzögerungsschaltung 413A eingegeben. An jedem der anderen C-Anschlüsse der Flip-Flops D-F/F2 bis D-F/F4 wird jeweils die Q-Anschluss-Ausgabe 410A-1 bis 410A-3 des vorhergehenden D-Flip-Flops D-F/F1 bis D-F/F3 eingegeben. Zusätzlich wird die Q-Anschluss-Ausgabe 410A-1 bis 410A-4 jedes D-Flip-Flops D-F/F1 bis D-F/F4 an den D-Anschluss desselben D-Flip-Flops an einen entsprechenden Inverter IA1 bis IA4, an eine NAND-Schaltung mit vier Eingängen ADNAND und an den Transmitter 411A ausgegeben.
Der Transmitter 411A ist mit NAND12, NAND22, NAND32 und NAND42 versehen, denen die Q-Anschluss-Ausgaben 410A-1 bis 410A-4 des Addierers 410A jeweils parallel eingegeben werden. Diese Eingänge werden mittels des Ausgangs der Verzögerungsschaltung 414A gate-geschaltet; und die Ausgänge 411A-1 bis 411A-4 werden parallel ausgegeben; und mit NAND11, NAND21, NAND31 und NAND41, an denen die invertierten Q-Anschluss-Ausgänge 410A-1B bis 410A-4B des Addierers 410 je weils parallel eingegeben werden; diese Eingänge werden mittels des Ausgangs der Verzögerungsschaltung 414A gate-geschaltet; und die Ausgaben 411A-1B bis 411A-4B werden parallel ausgegeben.
Der Subtrahierer 412A besteht aus vier setzbaren und rücksetzbaren D-Flip-Flops D-F/F5 bis D-F/F8. Die Ausgabe der NAND-Schaltung RNIN der Verzögerungsschaltungsbank 402A wird am C-Anschluss des D-F/F5 mittels der Verzögerungsschaltung 415A eingegeben. Die Q-Anschluss-Ausgabe jedes D-Flip-Flops D-F/F5 bis D-F/F7 wird am C-Anschluss des jeweils darauf folgenden D-Flip-Flops D-F/F6 bis D-F/F8 eingegeben. Am Setzanschluss jedes D-Flip-Flop D-F/F5 bis D-F/F8 wird die Ausgabe 411A-1 bis 411A-4 des Transmitters 411A eingegeben, und am Rücksetzanschluss jedes D-Flip-Flops D-F/F5 bis D-F/F8 wird die Ausgabe 411A-1B bis 411A-4B des Transmitters 411A eingegeben. Zusätzlich wird die Q-Anschluss-Ausgabe jedes D-Flip-Flops D-F/F5 bis D-F/F8 an den Anschluss des gleichen D-Flip-Flops und an die NAND-Schaltung mit vier Eingängen REDNAND ausgegeben. Der Ausgang dieser NAND-Schaltung mit vier Eingängen REDNAND wird an den RS-F/F418A als Ausgang 419A des Subtrahierers 412A eingegeben.
Wie vorstehend erläutert, ist es bei der vorliegenden Ausführungsform möglich geworden, indem die Verzögerungsschaltungsbank 401A und die Verzögerungsschaltungsbank 402A in Schleifenform verbunden sind und darüber hinaus ein Zähler vorgesehen worden ist, ein Taktsignal zu steuern, das einen Zyklus hat, der um ein Vielfaches länger als die Anzahl ist, die durch den Zähler der maximalen Verzögerungszeit der Verzögerungsschaltungsbank 401A und der Verzögerungsschaltungsbank 402A gezählt werden kann.
Anders ausgedrückt, wenn die Verzögerungszeit bis zu einer beliebigen NAND-Schaltung FNn und dem darauf folgenden Inverter FIn der Verzögerungsschaltungsbank 401A als dF definiert ist und die Verzögerungszeit bis zu einer beliebigen NAND-Schaltung RNn und dem darauf folgenden Inverter RIn der Verzögerungsschaltungsbank 402A als dR definiert ist, ist die Verzögerungszeit von der ersten NAND-Schal tung FN1 bis zum letzten Inverter FIz der Verzögerungsschaltungsbank 401A gleich zdF und die Verzögerungszeit von der ersten NAND-Schaltung RNz bis zum letzten Inverter RI1 der Verzögerungsschaltungsbank 402A ist gleich zdR. In einem Fall, bei dem die Verzögerung zwischen dem internen Taktsignal und dem externen Taktsignal zu eliminieren ist, bewirkt eine Einstellung, die dF und dR gleich macht, auch ein Gleichmachen von zdF und zdR.
Wenn in diesem Fall die Verzögerungszeit der Verzögerungsschaltung 107 und die Verzögerungsschaltung 108 d1 + d2 ist und der Taktsignalzyklus des Eingangs kürzer als zdF + d1 + d2 ist, wie in den ersten und zweiten Ausführungsformen gezeigt, wird ein Taktsignalimpuls, der durch die Verzögerungsschaltungsbank 401A weitergeht, von der Verzögerungsschaltungsbank 401A auf die Verzögerungsschaltungsbank 402A bei dem nächsten Taktsignalimpuls übertragen und geht durch die gleiche Anzahl von NAND-Schaltungen und Inverter innerhalb der Verzögerungsschaltungsbank 401A und der Verzögerungsschaltungsbank 402A.
Wenn andererseits der Eingangstaktsignalzyklus länger als zdF + d1 + d2 ist, fährt der Impuls fort, um die Verzögerungsschaltungsbank 401A so lange zu zirkulieren, bis das nächste Taktsignal eingegeben wird und die Anzahl der Male, welche der Impuls vom Ende bis zum Ende der Verzögerungsschaltungsbank 401A passiert, wird am Addierer 410A gezählt. Bei Eingeben des nächsten Taktsignals wird der Impuls von der Verzögerungsschaltungsbank 401A auf die Verzögerungsschaltungsbank 402A übertragen und die Anzahl der Male, die der Impuls von Ende zu Ende der Verzögerungsschaltungsbank 401A passiert hat, die am Addierer 410A gezählt worden ist, wird gleichzeitig zum Subtrahierer 12A geschickt und es findet jedes Mal dann eine Subtraktion statt, wenn der Impuls durch den Inverter RI1 der Verzögerungsschaltungsbank 402A hindurch geht. Weil der Impuls von Ende zu Ende der Verzögerungsschaltungsbank 402A mit der gleichen Anzahl von Malen zirkuliert, wie er von Ende zu Ende der Verzögerungsschaltungsbank 401A geht, können die Verzögerungsschaltungsbank 401A und der Verzögerungsschaltungsbank 402A wiederholt verwendet werden und ähnliche den Fällen, bei denen der Taktsignalzyklus des Eingangs kürzer als zdF + d1 + d2 ist, kann die gleiche Wirkung erwartet werden, wie wenn das Taktsignal einen längeren Zyklus hat, weil der Impuls durch die gleiche Anzahl von NAND-Schaltungen und Inverter sowohl in der Verzögerungsschaltungsbank 401A als auch der Verzögerungsschaltungsbank 402A hindurch geht.
Die Schaltungsstruktur und die Funktionscharakteristika der zweiten Synchronverzögerungsschaltung 400B sind äquivalent der ersten Synchronverzögerungsschaltung 400A, mit Ausnahme der Verzögerungszeitdifferenziale zwischen der Verzögerungsschaltung 401AA und der Verzögerungsschaltung 401BA und zwischen der Verzögerungsschaltung 402AA und der Verzögerungsschaltung 402BA. Das Verzögerungszeitdifferenzial zwischen der Verzögerungsschaltung 401AA und der Verzögerungsschaltung 401BA ist gleich der Hälfte von tdF, wie in dem vorhergehenden Abschnitt erläutert, und das Verzögerungszeitdifferenzial zwischen der Verzögerungsschaltung 402AA und der Verzögerungsschaltung 402BA ist gleich einer halben tdB, wie ebenfalls in dem vorhergehenden Abschnitt erläutert. Daher zeigt, wie in den ersten und zweiten Ausführungsformen die Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Taktsignal und dem internen Taktsignal von dem externen Taktsignalzyklus eine Sägezahnform mit einer Amplitude und einem Zyklus von einer Hälfte derjenigen für die erste Synchronverzögerungsschaltung 400A allein, wie dies in der 24 gezeigt ist.
Bezug nehmend auf 25 hat die vierte Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß der vorliegenden Erfindung eine Konstruktion, bei der ersten und zweite Synchronverzögerungsschaltungen 500A und 500B anstatt der Synchronverzögerungsschaltungen 100A bzw. 100B der ersten Ausführungsform der Multiplex-Synchronverzögerungsschaltung gemäß 8 angeordnet sind. Die anderen Blöcke sind äquivalent, Erläuterungen der Konstruktion und der Funktionsweise derselben wird hier weggelassen.
Die erste Synchronverzögerungsschaltung 500A, die das Merkmal der Multiplex-Synchronverzögerungsschaltung dieser Ausführungsform ist, besteht aus: der Verzögerungsschaltung 501AA, die eine Eingangsverzögerungseinstellschaltung ist, welche ein Signal entsprechend dem Impulssignal eingibt und jedes Verzögerungszeitdifferenzial gleichmäßig einstellt; einer ersten Verzögerungsschaltungsbank 501A, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die den Ausgang der Verzögerungsschaltung 501AA sequenziell verzögert und den Ausgang an jeden Torabschnitt in der Reihenfolge der Tore von der Eingangsseite her ausgibt; der Halteschaltung 503LA, die die Ausgabe jedes Torabschnittes der ersten Verzögerungsschaltungsbank 501A parallel eingibt, mit dem Impulssignal synchronisiert, das Ergebnis jeweils hält und parallel ausgibt; die zweite Verzögerungsschaltungsbank 502A, bestehend aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die in der gleichen Richtung wie der Signalübertragungsweg von der ersten Verzögerungsschaltungsbank 501A angeordnet sind, an denen das Impulssignal eingegeben wird und die diese sequenziell verzögern und die Ausgabe jedes Torabschnittes in der Reihenfolge der Tore von der Eingangsseite her parallel ausgeben; der Steuerschaltung 503SA, an der der Ausgang jedes Torabschnittes der zweiten Verzögerungsschaltungsbank 502A parallel eingegeben wird, die den Ausgang jedes Torabschnittes in Übereinstimmung mit jedem parallelen Ausgang der Halteschaltung 503A steuert, und ein verdrahtetes ODER, das das Ergebnis ausgibt; der Verzögerungsschaltung 502AA, die eine Ausgangsverzögerungseinstellschaltung ist, an der der Ausgang der Steuerschaltung 503SA eingegeben wird, die jedes Verzögerungszeitdifferenzial gleich einstellt und das Ergebnis als die Verzögerungssignale ausgibt. Die zweite Synchronverzögerungsschaltung 500B hat eine äquivalente Struktur.
Als Nächstes erfolgt eine Erläuterung bezüglich der Funktionsweise dieser Synchronverzögerungsschaltungen. Wie bei der vorstehend erläuterten ersten bis dritten Ausführungsform, haben die erste Synchronverzögerungsschaltung 500A und zweite Synchronverzögerungsschaltung 500B eine äquivalente Struktur und die Erläuterung wird daher nur für die erste Synchronverzögerungsschaltung 500A gegeben. Wie bei der Erläuterung der ersten Ausführungsform, wird der Taktsignalimpuls zyklisch eingegeben und jeder individuelle Impuls muss nicht bei der tatsächlichen Verwendung unterschieden werden, aber zur Vereinfachung der Erläuterung der Funktionsweise ist ein beliebiger Taktsignalimpuls als das (m)-te Taktsignal identifiziert worden, der darauf folgende Taktsignalimpuls ist als der (m + 1)-te Taktsignalimpuls bezeichnet und der folgende Taktsignalimpuls ist als der (m + 2)-te Taktsignalimpuls bezeichnet.
Nach der Empfangsschaltung 505 tritt der (m)-te Taktsignalimpuls in die Verzögerungsschaltungsbank 501A mittels der Verzögerungsschaltung 507 und der Verzögerungsschaltung 508, die eine Verzögerungszeit gleich der Empfangsschaltung 505 bzw. der Verstärkerschaltung 506 haben, und geht weiter durch die Verzögerungsschaltungsbank 501A. Einen Taktsignalzyklus, nachdem der (m)-te Taktsignalimpuls die Empfangsschaltung 505 verlässt, wird der [m + 1]-te Taktsignalimpuls an der Halteschaltung 503LA von der Empfangsschaltung 505 eingegeben. Zu diesem Zeitpunkt geht der (m)te Taktsignalimpuls durch die Verzögerungsschaltungsbank 501A und, wenn beispielsweise der Impuls dann durch das (j)-te Verzögerungselement in der Verzögerungsschaltungsbank 501A fortschreitet, wird der Ausgang des (j)-ten Verzögerungselementes auf hohem Pegel ausgegeben, wie dies vorstehend erläutert worden ist.
Demgemäß erlangen beide Eingänge des (j)-ten Halteschaltkreises 503LA, der mit dem Ausgang des (j)-ten Verzögerungselementes verbunden ist, durch welchen der (m)-te Taktsignalimpuls fortschreitet, den hohen Pegel und der Ausgang der (j)-ten Halteschaltung 503LA platziert die (j)-te Steuerschaltung 503SA in einem Zustand, der für den Ausgang geeignet ist. Zu diesem Zeitpunkt wird der [m + 1]-te Taktsignalimpuls von der Empfangsschaltung 505 an der Verzögerungsschaltungsbank 502A eingegeben, rückt so weit vor als wie das (j)-te Verzögerungselement innerhalb der Verzögerungsschaltungsbank 502A, passiert die Multiplexschaltung 500C mittels der (j)-ten Steuerschaltung 503SA und wird an der Verstärkerschaltung 506 ausgegeben.
Auch bei dieser Ausführungsform ist die Zeitprogression eines Impulses, der durch Verzögerungsschaltungsbank 501A hindurch geht, gleich dem Taktsignalzyklus minus der Verzögerungszeiten der Verzögerungsschaltung 507 und der Verzögerungsschaltung 508 und die Progressionszeit eines Impulses durch die Verzögerungsschaltungsbank 502A ist gleich derjenigen eines Impulses, der durch die Verzögerungsschaltungsbank 501A vorrückt, und als ein Ergebnis ist die Progressionszeit eines Impulses, der durch die Verzögerungsschaltungsbank 502A hindurchgeht, vom Zeitpunkt des Eintretens in die Empfangsschaltung 505 bis zum Ausgang an der Verstärkerschaltung 506 genau ein Zyklus. Diese Ausführungsform ermöglicht daher die Eliminierung des Verzögerungszeitdifferenzials zwischen dem externen Taktsignal und dem internen Taktsignal ohne die Notwendigkeit, dass die Verzögerungszeit der Verzögerungselemente innerhalb der Verzögerungsschaltungen in Betracht gezogen werden muss.
Wie bei der ersten Ausführungsform, haben bei dieser Ausführungsform die Verzögerungszeitdifferenziale zwischen dem externen Taktsignal (dem (m + 2)-ten Taktsignalimpuls) und dem internen Taktsignal (dem Ausgang des (m)-ten Taktsignalimpuls) von der Verstärkerschaltung 506 eine gewisse Abhängigkeit von dem externen Taktsignalzyklus. Auch bei dieser Ausführungsform ist jedoch die Abhängigkeit des Verzögerungszeitdifferenzials zwischen dem externen Taktsignal und dem internen Taktsignal in den ersten und zweiten Synchronverzögerungsschaltungen 500A und 500B von dem externen Taktsignalzyklus durch Einstellen der Verzögerungszeitdifferenziale zwischen der Verzögerungsschaltung 501AA und der Verzögerungsschaltung 501BA und zwischen der Verzögerungsschaltung 502AA und der Verzögerungsschaltung 502BA verschoben. Diese Ausführungsform ermöglicht daher eine Verringerung der Abhängigkeit von dem externen Taktzyklus des Verzögerungszeitdifferenzials zwischen dem externen Taktsignal und einem gemultiplexten Verzögerungssignal, das durch Multiplexen des Ausgangs der ersten und zweiten Synchronverzögerungsschaltungen 500A und 500B durch die Multiplexschaltung 500C erhalten worden ist.
Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung unter Verwendung spezifischer Begriffe beschrieben worden sind, dient eine derartige Beschreibung nur zu veranschaulichenden Zwecken und es ist klar zu ersehen, dass Änderungen und Variationen ohne Abweichen vom Umfang der folgenden Patentansprüche durchgeführt werden können.

Claims

Multiplex-Synchronverzögerungsschaltung mit: einer Empfangsschaltung zum Empfang eines Taktsignals (105) und zum Ausgeben eines Taktpulssignals, einer Anzahl von Synchronverzögerungsschaltungsmitteln (100A, 100B) zum Liefern eines Basisverzögerungssignals, einer Multiplexschaltung (100C), die jedes der Basisverzögerungssignale empfängt, die Verzögerungssignale multiplext und das Resultat ausgibt, um einen internen Takt zu liefern, einem Verstärker (106) zum Verstärken der Ausgabe der Multiplexschaltung (100C), einer ersten und einer zweiten Verzögerungsschaltung (107, 108) zum Kompensieren der Verzögerungszeit der Empfangsschaltung (105) und des Verstärkers (106) und die in Serie geschaltet sind, zum Empfang des Taktpulssignals, wobei jedes der Synchronverzögerungsschaltungsmittel (100A, 100B) aufweist: eine Eingabeverzögerungs-Einstellschaltung (101AA, 101BA), die ein Signal empfängt, das dem Pulssignal von der zweiten Verzögerungsschaltung (108) entspricht, eine erste Verzögerungsschaltungsbank (101A, 101B), die aus einer Anzahl von Torabschnitten in Kaskadenverbindung besteht, die die Ausgabe der Eingabeverzögerungs-Einstellschaltung (101AA, 101BA) empfängt und sequentiell verzögert und parallel die Ausgabe jedes der Torabschnitte in der Reihenfolge der Torabschnitte, beginnend von der Eingangsseite, ausgibt, eine Steuerschaltung (103A, 103B), die aus der selben Anzahl von Torabschnitten besteht, wobei jeder von ihnen parallel die Ausgabe eines entsprechenden Torabschnitts der ersten Verzögerungsschaltungsbank (101A, 101B) aufnimmt, mit dem Taktpulssignal synchronisiert und jedes Ergebnis parallel ausgibt, wenn das eingegebene Taktpulssignal koinzident ist, eine zweite Verzögerungsschaltungsbank (102A, 102B) aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die in der umgekehrten Richtung des Signalübertragungsweges der ersten Verzögerungsschaltungsbank (101A, 101B) angeordnet sind und jede Ausgabe der Steuerschaltung (103A, 103B) parallel zu einem korrespondierenden Torabschnitt in der Reihenfolge der Torabschnitte von der Ausgangsseite sequentiell aufnimmt und das Ergebnis ausgibt, ein Lasteinstellelement (104A, 104B) zum Ausgleich der Lasten aus einer Anzahl von Torabschnitten mit zwei Eingängen, wenn einer mit Masse verbunden ist und der andere mit dem Ausgang der entsprechenden zweiten Schaltungsbank (102A), eine Ausgangsverzögerungs-Einstellschaltung (102AA, 102BA), die das Ausgangssignal der zweiten Verzögerungsschaltungsbank (102A, 102B) empfängt und das Ergebnis als eins der Basisverzögerungssignale ausgibt, wodurch die Eingangsverzögerungs-Einstellschaltungen (101AA, 101BA) und die Ausgangsverzögerungs-Einstellschaltungen (102AA, 102BA) so ausgebildet sind, dass die Verzögerungszeitdifferenz zwischen entsprechenden Verzögerungseinstellschaltungen (101AA, 101BA, 102AA, 102BA) in aufeinander folgenden Synchronverzögerungsschaltungsmitteln (100A, 100B) l/h der Taktsignalpuls-Durchgangszeit durch einen Torabschnitt entspricht, wobei h die Anzahl von Synchronverzögerungsschaltungsmitteln (100A, 100B) ist, wobei die Multiplexschaltungsmitteln (100C) jedes der verschobenen Verzögerungssignale von jeder Synchronverzögerungsschaltung (100A, 100B) parallel aufnimmt und sie durch eine Logikoperation verarbeitet, um die Verzögerungszeitdifferenz zwischen dem empfangenen externen Taktsignal und dem internen Taktsignal, das von dem empfangenen externen Taktsignal reproduziert wurde, zu eliminieren.
Multiplex-Synchronverzögerungsschaltung nach Anspruch 1, wobei die zweite Verzögerungsschaltungsbank (302A) m Reihen von Verzögerungsschaltungs-Subbänken aufweist, von denen jede aus einer Anzahl von Torabschnitten in Kaskadenverbindung ausgebildet ist, die in der Umkehrrichtung des Signalübermittlungsweges der ersten Verzögerungsschaltungsbank (301A) angeordnet sind, und die (d)te Verzögerungsschaltungs-Subbank der m Reihen von Verzögerungsschaltungs-Subbänken Mittel aufweist zum parallelen Eingeben an jeden n(ten) Torabschnitt von der Ausgangsseite der Ausgabe jedes m(ten) Torabschnitts von dem d(ten) Gateabschnitt der Steuerschaltung, diese Eingabe sequentiell verzögert und das Ergebnis ausgibt Mittel (301AA, 302AA, 301BA, 302BA) zum Einstellen der Verzögerungszeitdifferenzen mit Bezug auf die Ausgabe jeder der m Reihen der Verzögerungsschaltungs-Subbänke und zum sequentiellen Ausgeben des Ergebnisses und Mittel zum Multiplexen mittels Logikausgabe dieser Ausgaben und zum Ausgeben des Ergebnisses als das Verzögerungssignal an die Ausgabeverzögerungseinstellschaltung.
Multiplex-Synchronverzögerungsschaltung nach Anspruch 2, wobei die zweite Verzögerungsschaltungsbank aufweist m Subausgabe-Verzögerungseinstellschaltungen (302AR), die die Ausgabe jeder der m Reihen von Verzögerungsschaltungs-Subbänken (302AE) aufnehmen, jede der Subverzögerungszeitdifferenzen gleichmäßig einstellen und das Ergebnis ausgeben und eine Submultiplexschaltung (302AM), die die Eingaben der m Subausgabe-Verzögerungseinstellschaltungen aufnehmen, die Ausgabe mittels Logikausgabe der Ausgaben multiplexen und das Ergebnis als das Verzögerungssignal ausgeben.
Multiplex-Synchronverzögerungsschaltung nach Anspruch 1, wobei jedes des Synchronverzögerungsschaltungsmittel (400A) aufweist: eine Eingabeverzögerungs-Einstellschaltung (401AA), die ein Signal aufnimmt, das dem Pulssignal entspricht, eine erste Verzögerungsschaltungsbank (401A), aus einer Anzahl von Torabschnitten in Kaskadenschaltung und einer Schleifenverbindung, die die Ausgabe der Eingabeverzögerungs-Einstellschaltung (401AA) aufnimmt und sequentiell verzögert und parallel die Ausgabe von jedem der Torabschnitte in der Reihenfolge der Torabschnitte von der Eingangsseite ausgibt, eine Steuerschaltung (403A), die parallel die Ausgaben jedes Torabschnitts der ersten Verzögerungsschaltungsbank (401A) aufnimmt, sie mit dem Pulssignal synchronisiert und jedes Ergebnis parallel ausgibt, eine zweite Verzögerungsschaltungsbank (402A) aus einer Anzahl von Torabschnitten in Kaskadenverbindung und einer Schleifenverbindung, die in der Umkehrrichtung des Signalübertragungsweges der ersten Verzögerungsschaltungsbank (401A) angeordnet sind, die parallel an jeden Torabschnitt jeder Ausgabe der Steuerschaltung (403A) in Reihenfolge der Torabschnitte von der Ausgangsseite eingibt, diese Eingabe sequentiell verzögert und das Ergebnis ausgibt, Zählmittel (400AC), die jedes Mal, wenn ein Signal entsprechend dem Pulssignal eine Schaltung der Schleife innerhalb der ersten Verzögerungsschaltungsbank (401A) dwchführt, addiert, jedes Mal, wenn ein Signal entsprechend dem Pulssignal eine Schaltung einer Schleife in der zweiten Verzögerungsschaltungsbank (402A) dwchführt, subtrahiert und ein Signal ausgibt, das anzeigt, dass die Anzahl von Schaltungen, die in der ersten und zweiten Verzögerungsschaltungsbank (401A und 402A) gleich sind, vervollständigt wurde, eine Auswahlschaltung (400AS), die in Übereinstimmung mit der Ausgabe der Zählmittel (400AC) von der Ausgabe ein Signal extrahiert, das dem Pulssignal entspricht, das innerhalb der zweiten Verzögerungsschaltungsbank (402A) zirkuliert, und eine Ausgabeverzögerungs-Einstellschaltung (402AA), die die Eingabe der Selektorschaltung aufnimmt und das Ergebnis als das Verzögerungssignal ausgibt.
Multiplex-Synchronverzögerungsschaltung nach Anspruch 4, wobei das Zählmittel aufweist: einen Addierer (410A), das jedes Mal addiert, wenn ein Signal entsprechend dem Pulssignal eine Schaltung der Schleife innerhalb der ersten Verzögerungsschaltungsbank (401A) durchführt, einen Transmitter (411A), der parallel die Ausgaben des Addierers aufnimmt, sie mit dem Pulssignal synchronisiert und parallel jede Ausgabe ausgibt, einen Subtrahierer (412A), der parallel die Ausgaben des Transmitters (412A) aufnimmt und jedes Mal subtrahiert (412A), wenn das Signal entsprechend dem Pulssignal eine Schaltung der Schleife innerhalb der zweiten Verzögerungsschaltungsbank durchführt.
Multiplex-Synchronverzögerungsschaltung mit: einer Empfangsschaltung (505) zum Empfang eines Taktsignals und zum Ausgeben eines Taktpulssignals, einer Anzahl von Synchronverzögerungsschaltungsmitteln (500A, 500B) zum Liefern von Basisverzögerungssignalen, einer Multiplexschaltung (500C) zum Einstellen eines internen Taktes, zum Multiplexen der Basisverzögerungssignale und zum Ausgeben des Ergebnisses, zum Liefern eines internen Taktes, einem Verstärker (506) zum Verstärken der Ausgabe der Multiplexschaltung (500C), einer ersten und einer zweiten Verzögerungsschaltung (507, 508) zum Kompensieren der Verzögerungszeit der Empfangsschaltung (505) und des Verstärkers (506) und die in Reihe geschaltet sind, um das Taktpulssignals zu empfangen, wobei jedes der Synchronverzögerungsschaltungsmittel (500A) aufweist: eine Eingabeverzögerungs-Einstellschaltung (501AA), die ein Signal aufnimmt, das dem Taktpulssignal von der zweiten Verzögerungsschaltung (508) entspricht, eine erste Verzögerungsschaltungsbank (501A) aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die Ausgaben der Eingangsverzögerungs-Einstellschaltung aufnimmt und sie sequentiell verzögert und parallel die Ausgaben jedes der Torabschnitte in der Reihenfolge der Torabschnitte von der Eingangsseite ausgibt, eine Halteschaltung (503LA), die parallel die Ausgabe jedes Torabschnittes der ersten Verzögerungsschaltungsbank (501A) aufnimmt, sie mit dem Taktpulssignal synchronisiert und jedes Ergebnis hält und parallel ausgibt, eine zweite Verzögerungsschaltungsbank (502A) aus einer Anzahl von Torabschnitten in Kaskadenverbindung, die in der selben Richtung wie der Signalübermittlungsweg der ersten Verzögerungsschaltungsbank (501A) angeordnet sind, die die Ausgaben des Taktpulssignals aufnimmt und sequentiell verzögert und parallel die Ausgabe der Torabschnitte in der Reihenfolge der Torabschnitte von der Eingangsseite ausgibt, eine Steuerschaltung (503SA), die parallel die Ausgabe jedes Torabschnittes der zweiten Verzögerungsschaltungsbank (502B) aufnimmt, jede Eingabe in Übereinstimmung mit jeder parallelen Ausgabe der Halteschaltung (503LA) steuert und das Ergebnis als verdrahtetes ODER ausgibt, und eine Ausgangsverzögerungs-Einstellschaltung (502AA), die das Ausgangssignal der Steuerschaltung (503SA) aufnimmt und das Ergebnis als das eine der Basisverzögerungssignale ausgibt, wodurch die Eingangsverzögerungs-Einstellschaltungen (501AA, 501BA) und die Ausgangsverzögerungs-Einstellschaltungen (502AA, 502BA) so ausgebildet sind, dass eine Verzögerungszeitdifferenz zwischen entsprechenden Verzögerungseinstellschaltungen (501AA, 501BA, 102AA, 102BA) in aufeinander folgenden Synchronverzögerungsschaltungsmitteln (100A, 100B) l/h der Taktsignalpuls-Durchgangszeit durch einen Torabschnitt entspricht, wobei h die Anzahl von Synchronverzögerungsschaltungsmitteln (500A) ist, wobei das Multiplexschaltungsmittel (500C) jedes der verschobenen Verzögerungssignale von jedem der Synchronverzögerungsschaltungsmittel (500A, 500B) parallel aufnimmt und sie durch eine Logikoperation verarbeitet, um die Verzögerungszeitdifferenz zwischen dem empfangenen externen Taktsignal und dem internen Taktsignal, das von dem empfangenen externen Taktsignal reproduziert wurde, zu eliminieren.