KR960009965B1

KR960009965B1 - 주파수 배수 회로

Info

Publication number: KR960009965B1
Application number: KR1019940007861A
Authority: KR
Inventors: 김태경
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1994-04-14
Filing date: 1994-04-14
Publication date: 1996-07-25
Also published as: US5530387A; DE19502035A1; JPH07297642A; DE19502035C2

Abstract

요약없음

Description

주파수 배수 회로

제1도는 종래 주파수 배수 회로의 블럭도.

제2도는 본 발명의 실시예의 회로도.

제3도는 제2도에 있어서, 각 부의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 5 : 지연기2 : 위상 검출부

3 : 저역 통과 필터4 : 전압 제어 발진기

11, 13 : 지연부12 : 분주기

14 : 신호 검출부15 : 디코더

16 : 주파수 발생부FF1-FF4 : 플립플롭

AN1-AN8 : 앤드게이트OR1 : 오아게이트

XOR1,XOR2 : 배타적 오아게이트IN1 : 반전기

B1-B8,B11-B24 : 버퍼

본 발명은 주파수 배수 회로에 관한 것으로 특히, 입력 클럭을 반주기만큼 지연시킨 신호와 클럭 신호가 동기되는 시점에서 신호를 발생시켜 입력 클럭의 한 주기의 1/2 위치에서 트랜지션하는 2배 주파수 클럭을 발생시키는 회로로써 특히, 1/n(n=2,3,4, …) 위치에서 트랜지션하게 함으로써 튜티비를 조절하는 주파수 배수 회로에 관한 것이다.

하나의 시스템을 설계할 때 그 시스템에 주어진 클럭 주기의 1/4위치를 제공하는 신호를 찾는 경우가 많은데, 이 경우 보통 지연기를 사용하거나 PLL회로를 적용하여 발생시키게 된다.

제1도는 종래의 주파수 배수 회로의 블럭도로서 이에 도시된 바와 같이, 기준 클럭을 n분주하는 분주기(1)와, 이 분주기(1)의 출력과 기준 클럭의 m배인 클럭을 비교하여 펄스 트레인을 발생시키는 위상 검출부(2)와, 이 위상 검출부(2)의 출력중 일정 고역 성분을 제어하는 저역 통과 필터(3)와, 이 저역 통과 필터(3)의 출력 전압에 제어되어 발진 주파수를 출력하는 전압 제어 발진기(VCO)(4)와, 이 전압 제어 발진기(4)의 출력을 분주하여 초기 기준 클럭의 m*n배인 클럭을 상기 위상 검출부(2)에 출력하는 분주기(5)로 구성된다.

이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.

초기 단계에서 전압 제어 발진기(4)의 출력은 임의의 주파수를 가진 신호가 되어 분주기(5)에 입력되어 임의의 초기 단계 주파수에 따른 주파수를 n*m배 만큼 낮은 주파수를 위상 검출부(2)에 출력하게 된다. 여기서 분기지(5)는 m*n 분주를 수행하며 n은 기준 클럭을 분주하는 차수이고 m은 원하는 만큼의 기준 클럭 주파수의 배수를 의미한다.

이때, 기준 클럭을 입력받은 분주기(1)는 n배 분주를 통해 기준 클럭보다 n배 낮은 주파수를 출력하면 상기 분주기(1)의 출력을 입력받은 위상 검출부(2)는 분주기(5)의 출력과 비교함에 의해 상기 분주기(1)의 출력이 상기 분주기(5)의 출력보다 높으면 양의 펄스 트레인(train)을 발생시키고 낮으면 음의 펄스 트레인을 발생시키게 된다.

이에 따라, 위상 검출부(2)의 출력을 입력받은 저역 통과 필터(3)는 통과시키는 소정의 저역 성분을 조절함에 의해 출력 전압의 레벨을 조정하는데, 상기 위상 검출부(2)에서 양의 펄스 트레인이 출력되면 출력 전압을 증가시키고 음의 펄스 트레인이 출력되면 출력 전압을 감소시키게 된다.

이러한 저역 통과 필터(3)의 출력 전압이 증가 또는 감소함에 의해 전압 제어 발진기(4)는 발진 주파수를 증가시키거나 또는 감소시킴으로써 주파수를 발진하게 된다.

그리고 전압 제어 발진기(4)의 발진 출력은 다시 분주기(5)에 입력되어진다.

상기와 같은 동작이 반복됨에 따라 임의의 시점에서 분지기(1)(5)의 출력 위상이 같아지면 위상 검출기(2)의 출력은 0이 되고 출력 주파수가 상기 분주기(5)를 통해 순환됨에 따라 발진하는 동작은 안정되게 되고 이때의 출력 주파수는 기준 클럭의 m배가 된다.

그러나, 종래에는 지연기를 사용할 경우 온도 변화나 공정 변수에 크게 영향을 받아 오동작할 위험이 크고 PLL을 사용할 경우 동작은 정확하지만 칩 외부에 저항과 캐패시터를 연결해야 함으로 회로 규모가 매우 커짐은 물론 제조 단가가 상승하는 문제점이 있었다. 즉, 종래 회로는 아날로그 회로임을 저항이나 콘덴서가 반드시 필요하고 이러한 소자에 의해 반도체 칩 제조시 크기가 증가함과 아울러 단가가 상승하는 요인으로 작용하게 된다.

또한, 초기 단계에서 출력 주파수가 안정될 때까지의 시간이 오래 걸리고 칩 설계시 전체적인 회로 순환에 있어서 튜닝 작업이 어려우며 제작된 칩에 있어서도 공정 파라메터나 온도 변화에 민감하게 반응하여 오동작을 유발하는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 디지탈 게이트 회로을 구성하여 온도 변화나 제조 공정의 변수 변화에 무관하게 동작점이 자동 조정되는 주파수 배수 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명은 상기의 목적을 달성하기 위하여 기준 클럭을 순차적으로 시프트시키는 제1지연 수단과, 기준 클럭(clk)을 논리 조합하여 분주하는 분주 수단과, 이 분주 수단의 출력을 순차적으로 시프트시키는 제2지연 수단과, 이 제2지연 수단의 소정 시프트 출력과 상기 분주 수단의 출력을 앤딩하여 일정 튜티비의 신호를 검출하는 신호 검출 수단과, 이 신호 검출 수단의 출력과 상기 제1지연 수단의 출력을 디코딩하여 기준 클럭을 n/2주기 지연시킨 신호를 출력하는 디코딩 수단과, 이 디코딩 수단의 출력과 기준 클럭을 논리 조합하여 기준 클럭의 배수 주파수를 발생시키는 주파수 발생 수단으로 구성한다.

본 발명의 실시예는 제2도에 도시한 바와 같이, 기준 클럭(clk)을 버퍼(B1∼B6)을 통해 순차적으로 시프트시키는 제1지연부(11)와, 기준 클럭(clk)을 버퍼(B7,B8)을 통해 지연시키고 이 지연된 신호와 상기 기준 클럭을 배타적 오아게이트(XOR1)에서 논리 조합하여 분주된 신호를 출력하는 분주기(12)와, 이 분주기(12)의 출력을 버퍼(B11∼B24)을 순차적으로 통해 시프트시키는 제2지연부(13)와, 이 제2지연부(13)에서 소정시간 시프트된 출력과 상기 분주기(12)의 출력을 앤드 게이트(AN1∼AN4)에서 각기 앤딩하고 이 앤딩된 신호를 상기 분주기(12)의 출력을 반전시킨 반전기(IN1)의 출력에 따라 플립플롭(FF1∼FF4)에서 래치시킴으로써 일정 튜티비의 신호를 검출하는 신호 검출부(14)와, 이 신호 검출부(14)의 출력과 상기 제1지연부(11)의 소정 시간 시프트된 출력을 앤드 게이트(AN5∼AN8)에서 앤딩하여 오아 게이트(OR1)에서 오아링함에 의해 기준 클럭(clk)을 1/2주기 지연시킨 신호를 출력시키는 디코더(15)와, 이 디코더(15)의 출력과 상기 기준 클럭(clk)을 배타적 오아게이트(XOR2)에서 논리 조합하여 기준 클럭(clk)의 배수 주파수를 발생시키는 주파수 발생부(16)로 구성한다.

이와같이 구성한 본 발명의 동작 및 작용 효과를 제3도의 파형도를 참조하여 상세히 설명하면 다음과 같다.

제3도 (가)와 같은 기준 클럭(clk)이 발생하면 분주기(12)는 버퍼(B7,B8)에 의해 지연되고 이 지연된 신호와 상기 기준 클럭(clk)은 배타적 오아게이트(XOR1)에서 논리 조합되어 제3도(나)와 같이 상기 기준 클럭(clk)이 고전위가 된 후 지연된 시간만큼의 지속 시간을 갖는 펄스를 발생시키며 상기 기준 클럭(clk)은 제1지연부(11)에 입력되어 버퍼(B1∼B6)을 통해 순차적으로 시프트됨에 의해 제3도(캬)에서 (너)와 같이 지연된 신호를 발생시키게 된다.

이때, 분주기(12)의 출력을 입력받은 제2지연부(13)는 버퍼(B11∼B24)를 통해 순차적으로 시프트시킴에 의해 제3도 (다)에서 (차)와 같이 지연된 신호를 발생시키는데, 버퍼(B11∼B17)를 순차 통해 상기 분주기(12)의 출력을 입력받은 버퍼(B18)가 제3도(차)와 같은 지연된 신호를 출력하고 상기 버퍼(B18)의 출력을 버퍼(B19)를 통해 입력받은 버퍼(B20)가 제3도 (타)와 같은 지연된 신호를 출력하며 상기 버퍼(B20)의 출력을 버퍼(B21)을 통해 입력받은 버퍼(B22)가 제3도 (하)와 같은 지연된 신호를 출력하고 상기 버퍼(B22)의 출력을 버퍼(B23)를 통해 입력받은 버퍼(B24)가 제3도(냐)와 같은 지연된 신호를 출력하게 된다.

이에 따라, 제2지연부(13)의 버퍼(B18)(B20)(B22)(B24)의 출력을 입력받은 신호 검출부(14)는 분주기(12)의 출력과 앤드 게이트(AN1)(AN2)(AN3)(AN4)에서 각기 비교하여 기준 클럭(clk)의 1/2 주기까지 지연된 신호와 상기 분주기(12)의 출력이 겹치는 신호를 검출함에 의해 제3도 (댜)에서 (뱌)와 같은 신호를 발생시키고 상기 분주기(12)의 하강 에지 출력을 반전시킨 반전기(IN1)의 상승 에지 출력을 클럭단에 인가받은 플립플롭(FF1∼FF4)이 상기 앤드 게이트(AN1∼AN4)의 출력을 래치시켜 제3도(제3도(샤)에서 (쟈)와 같은 신호를 디코더(15)의 앤드 게이트(AN5∼AN8) 일측단에 출력하게 된다.

이때, 제1지연부(11)는 기준 클럭(clk)을 버퍼(B1,B2)를 통해 입력받은 버퍼(B3)가 제3도(퍄)와 같은 지연된 신호를 출력하고 상기 버퍼(B3)의 출력을 입력받은 버퍼(B4)가 제3도(햐)와 같은 지연된 신호를 출력하며 상기 버퍼(B4)의 출력을 입력받는 버퍼(B5)가 제3도(거)와 같은 지연된 신호를 출력하고 상기 버퍼(B5)의 출력을 입력받은 버퍼(B6)가 제3도(너)와 같은 지연된 신호를 출력함에 따라 디코더(15)의 앤드게이트(AN5∼AN8)타단측에 출력하게 된다.

이에 따라, 디코더(15)는 신호 검출부(14)의 출력을 일측단에 입력받음과 아울러 제1지연부(11)의 출력을 타측단에 입력받은 앤드 게이트(AN5∼AN8)가 앤딩하고 오아 게이트(OR1)가 상기 앤드게이트(AN5∼AN8)의 출력을 오아링하여 기준 클럭(clk)의 1/4주기만큼 지연시킨 신호를 주파수 발생부(16)에 출력하게 된다.

즉, 제2지연부(13)에서 버퍼(B20)의 출력이 겹치는 신호라면 신호 검출부(14)의 앤드게이트(AN2)의 출력이 겹치는 시간만큼 고전위가 되고 분주기(12)의 하강 에지 출력에 트리거(trigger)된 플립플롭(FF1∼FF4)이 상기 앤드 게이트(AN2)의 출력을 홀딩시킴에 의해 디코더(15)의 앤드 게이트(AN6)에 인에이블 신호로 출력하게 되며 상기 플립플롭(FF2)의 출력은 버퍼(B20)의 출력이 고전위로 발생하기 까지 지연된 신호의 1/2에 해당하는 만큼의 클럭에서 인에이블 신호로 출력되며 이 고전위 신호에 인에이블된 디코더(15)의 앤드게이트(AN6)가 제1지연부(11)의 버퍼(B4)의 출력을 오아게이트(OR1)에 출력하여 제3도(더)와 같은 기준 클럭(clk)의 1/4 주기만큼 지연된 신호를 주파수 발생부(16)에 출력하게 된다.

따라서, 주파수 발생부(16)는 디코더(15)의 출력을 입력받아 배타적 오아게이트(XOR2)에서 기준 클럭(clk)과 논리 조합하여 제3도(러)와 같이 상기 기준 클럭(clk)의 2배인 주파수를 발생시키게 된다.

한편, 온도나 공정시 변수가 변화할 경우 기준 클럭(clk)으로부터 최종 지연 버퍼까지 신호 각각들의 발생 시간이 변화하는데, 본 발명은 제2지연부(13)의 버퍼(B18)(B22)(B24) 중 하나의 출력이 분주기(12)의 출력과 신호 검출부(14)의 앤드게이트(AN1)(AN3)(AN4)에서 비교됨에 의해 하나의 출력이 기준 클럭(clk)의 1/2주기까지 지연된 신호와 분주 신호가 겹친 만큼 지연된 신호가 신호 검출부(14)의 앤드게이트(AN1)(AN3)(AN4)에 인에이블 신호로 출력하게 된다.

이때, 신호 검출부(14)에서 앤드게이트 (AN1)(AN3)(AN4) 중 하나에서 고전위가 출력되고 이 고전위 신호가 디코더(15)에 출력되면 클럭(clk) 발생에서부터 제2지연부(1)의 출력 노드 중 한 노드까지 걸린 시간의 1/2에 해당하는 제1지연부(11)의 노드인 버퍼(B3∼B6) 중 하나의 신호가 출력될 수 있도록 디코더(15)의 앤드게이트(AN5)(AN7)(AN8) 중 하나를 인에이블시키게 된다.

이에 따라, 디코더(15)에서 기준 클럭(clk)의 1/4 주기인 신호를 출력하면 주파수 발생부(16)은 기준 클럭(clk)과 배타적 오아게이트(XOR2)에서 논리 조합으로써 온도 변화나 공정 변수에 영향에 상관없이 항상 클럭의 1/4 튜티를 갖는 2배 주파수를 발생시키게 된다.

즉, 궤환되는 신호가 하나가 발생하기 까지 걸리는 시간의 1/2에 해당하는 지연된 클럭외에 1/3, 1/4,…의 한 위치에 해당하는 지연된 클럭을 선택함으로써 배주파수의 튜티를 조절할 수 있다.

상기에서 상세히 설명한 바와 같이 본 발명은 회로 구성이 간단하면서도 아날로그 회로가 없어 설계가 용이하고 순수 디지탈 게이트로만 이루어져 있어 게이트 어레이에도 적용 가능하며 또한, 온도 변화나 제조 공정 변수의 변화에 상관없이 동작덤이 자동으로 조정함으로 일정한 튜티의 배주파수 클럭을 얻을 수 있는 효과가 있다.

Claims

기준 클럭(clk)을 순차적으로 시프트시키는 제1지연 수단과, 기준 클럭(clk)을 지연시킨 신호와 상기 기준 클럭(clk)을 논리 조합하여 분주된 신호를 출력하는 분주 수단과, 이 분주 수단의 출력을 순차적으로 시프트시키는 제2지연 수단과, 이 제2지연수단에서 소정시간 시프트된 출력과 상기 분주 수단의 출력을 각기 비교하여 일정 튜티비의 신호를 검출하는 신호 검출 수단과, 이 신호 검출 수단의 출력과 상기 제1지연 수단에서 소정 시간 시프트된 출력을 디코딩하여 기준 클럭(clk)을 n/2주기 지연시킨 신호를 출력시키는 디코딩 수단과, 이 디코딩 수단의 출력과 상기 기준 클럭(clk)을 논리 조합하여 기준 클럭(clk)의 배수 주파수를 발생시키는 주파수 발생 수단으로 구성한 것을 특징으로 하는 주파수 배수 회로.
제1항에 있어서, 제1지연 수단은 기준 클럭(clk)을 순차 지연시키도록 n/2(n=2,3,4,…)개의 지연 소자로 구성한 것을 특징으로 하는 주파수 배수 회로.
제2항에 있어서, 지연 소자는 기준 클럭(clk)으로부터 [{n/2+(2m)}÷2]±x (x=1,2,3,…)의 위치에 해당하는 소자의 출력을 디코딩 수단에 출력하도록 구성한 것을 특징으로 하느 주파수 배수 회로.
제1항에 있어서, 분주 수단은 기준 클럭(clk)을 지연 소자에서 지연시킨 신호와 상기 기준 클럭(clk)을 논리 조합하는 배타적 오아게이트(XOR1)로 구성한 것을 특징으로 하는 주파수 배수 회로.
제1항에 있어서, 제2지연 수단은 분주 수단의 출력을 순차적으로 지연시키도록 n개의 지연소자로 구성한 것을 특징으로 하는 주파수 배수 회로.
제5항에 있어서, 지연 소자는 (n/2+2m)(m=1,2,3,…)의 위치에 해당하는 소자의 출력을 신호 검출 수단으로 출력하도록 구성한 것을 특징으로 하는 주파수 배수 회로.
제1항에 있어서, 신호 검출 수단은 분주 수단의 출력을 반전시키는 반전기와, 제2지연 수단의 m(=1,2,3,…)개의 출력과 상기 분주 수단의 출력을 각기 앤딩하는 앤드게이트와, 상기 반전기의 출력에 트리거되어 상기 앤드게이트의 추력을 홀딩시켜 디코딩 수단에 출력하는 플립플롭으로 구성한 것을 특징으로 하는 주파수 배수 회로.
제1항에 있어서, 디코딩 수단은 제1지연 수단의 출력과 신호 검출 수단의 출력을 각기 앤딩하는 앤드게이트와, 이 앤드게이트의 출력을 오아링하여 주파수 발생 수단에 출력하는 오아게이트(OR1)로 구성한 것을 특징으로 하는 주파수 배수 회로.
제1항에 있어서, 주파수 발생 수단은 기준 클럭(clk)과 디코더의 출력을 논리 조합하여 상기 기준 클럭(clk)의 배수 주파수를 발생시키는 배타적 오아게이트(XOR2)로 구성한 것을 특징으로 하는 주파수 배수 회로.