JP3173420B2 - 同期式遅延回路 - Google Patents
同期式遅延回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、クロック信号の制御回路に関する。
関し、クロック信号の制御回路に関する。
【０００２】
【従来の技術】従来の、クロック信号を逓倍する遅延回
路列を用いた回路構成として、例えば、文献（T.Shimiz
u,“A Multimedia 32b RISC Microprocessor with
16MbDRAM"，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ，1996 IEEE Internat
ional Solid-State Circuit Conference，ｐｐ．２
１６〜２１７、Ｆｅｂ．，１９９６）には、図４に示す
ような回路構成が提案されている。図４を参照すると、
４逓倍の場合、出力端子を切替器（第１から第４の切替
器４０５〜４０８）によって選択される遅延回路列（第
１から第４の遅延回路列４０１〜４０４）を４組直列に
接続し、外部から入力される第１のクロック４１１と第
１から第４の遅延回路列４０１〜４０４を通過した第５
のクロック４１５を位相比較器４０９で比較し、ＵＰ信
号４１６またはＤＯＷＮ信号４１７を計数器（アップダ
ウンカウンタ）４１０に転送し、計数器４１０は制御信
号４１８を出力して、第１から第４の切替器４０５〜４
０８を制御し、第１のクロック４１１と第５のクロック
４１５の位相が等しくなるよう調整する。
路列を用いた回路構成として、例えば、文献（T.Shimiz
u,“A Multimedia 32b RISC Microprocessor with
16MbDRAM"，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ，1996 IEEE Internat
ional Solid-State Circuit Conference，ｐｐ．２
１６〜２１７、Ｆｅｂ．，１９９６）には、図４に示す
ような回路構成が提案されている。図４を参照すると、
４逓倍の場合、出力端子を切替器（第１から第４の切替
器４０５〜４０８）によって選択される遅延回路列（第
１から第４の遅延回路列４０１〜４０４）を４組直列に
接続し、外部から入力される第１のクロック４１１と第
１から第４の遅延回路列４０１〜４０４を通過した第５
のクロック４１５を位相比較器４０９で比較し、ＵＰ信
号４１６またはＤＯＷＮ信号４１７を計数器（アップダ
ウンカウンタ）４１０に転送し、計数器４１０は制御信
号４１８を出力して、第１から第４の切替器４０５〜４
０８を制御し、第１のクロック４１１と第５のクロック
４１５の位相が等しくなるよう調整する。
【０００３】ここで、第１から第４の遅延回路列４０１
〜４０４の遅延時間は等しく調整され遅延時間も等しく
なるので、第１のクロック４１１、第２のクロック４１
２、第３のクロック４１３、第４のクロック４１４のタ
イミング差は、等しく丁度クロック周期の１／４にな
る。
〜４０４の遅延時間は等しく調整され遅延時間も等しく
なるので、第１のクロック４１１、第２のクロック４１
２、第３のクロック４１３、第４のクロック４１４のタ
イミング差は、等しく丁度クロック周期の１／４にな
る。
【０００４】そして第１のクロック４１１、第２のクロ
ック４１２、第３のクロック４１３、第４のクロック４
１４の各クロックからクロックを合成することにより４
逓倍が実現できる。
ック４１２、第３のクロック４１３、第４のクロック４
１４の各クロックからクロックを合成することにより４
逓倍が実現できる。
【０００５】
【発明が解決しようとする課題】しかしながら上記した
従来の回路では、逓倍クロックを発生するために遅延回
路を通過した回路と外部クロックを比較し、少しずつ遅
延差、位相差を補正する方式を用いているため、位相差
がなくなるまでに長期間を要し、セットアップ時間が長
くなり、及びそれに伴う消費電力の増加が生じる、とい
う問題点を有している。
従来の回路では、逓倍クロックを発生するために遅延回
路を通過した回路と外部クロックを比較し、少しずつ遅
延差、位相差を補正する方式を用いているため、位相差
がなくなるまでに長期間を要し、セットアップ時間が長
くなり、及びそれに伴う消費電力の増加が生じる、とい
う問題点を有している。
【０００６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、セットアップ時
間を短縮し、低消費電力化を可能とする同期式遅延回路
を提供することにある。
てなされたものであって、その目的は、セットアップ時
間を短縮し、低消費電力化を可能とする同期式遅延回路
を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の同期式遅延回路は、ほぼ一定の遅延時間の
長さごとに出力端子を有する第１の遅延回路列と該第１
の回路列と逆向きに配置されほぼ一定の遅延時間の長さ
ごとに入力端子を有する第２の遅延回路列を一組以上
と、保持回路列を有し、該保持回路列の各保持回路は、
第１の遅延回路の各出力に接続し、保持回路の出力は、
第２の遅延回路列の複数の入力端子の中から実際に使用
する入力端子を選択し、前記第２の遅延回路列が直列に
接続されている。より詳しくは、一端からクロック信号
を入力して伝搬し、予め定められた単位遅延時間ごとに
出力端子を有する第１の遅延回路列と、前記第１の遅延
回路列と信号伝搬方向が逆向きに配置され、予め定めら
れた単位遅延時間ごとに入力端子を有し終端に出力端子
を有する一又は複数の遅延回路列（「第２乃至第Ｎの遅
延回路列」という、但しＮは２以上の所定整数）と、複
数の保持回路からなる保持回路列と、を備え、前記第２
乃至第Ｎの遅延回路列の前記単位遅延時間は、前記第１
の遅延回路列の前記単位遅延時間のＮ分の１とされてお
り、前記第２の遅延回路列の各入力端子は、前記第１の
遅延回路列の前記一端に共通接続され、前記Ｎが３以上
の整数の場合、第ｍ（但し、ｍは３以上Ｎ以下の範囲の
整数）の遅延回路列の各入力端子は、第ｍ−１の遅延回
路列の終端の出力端子に共通接続され、前記保持回路列
の各保持回路は、前記第１の遅延回路列の出力端子と前
記第２乃至第Ｎの遅延回路列の入力端子の組の各々に対
応して設けられており、前記各保持回路は、前記第１の
遅延回路列の対応する出力端子にそれぞれ接続された第
１の入力端子と、前記第１の遅延回路列の前記一端に共
通接続された第２の入力端子とを有し、前記第２の入力
端子に入力されるクロックパルスにより前記第１の入力
端子に入力される信号の論理値を保持出力し、前記各保
持回路の出力端子は、前記第２乃至第Ｎの遅延回路列の
それぞれと接続され、前記第２乃至第Ｎの遅延回路列の
対応する入力端子の動作状態を制御し、前記各保持回路
において、前記第１の遅延回路列に入力されるクロック
パルス列が前記第２の入力端子に入力され、前記第１の
遅延回路列中を進行する先行クロックパルスにより所定
の論理レベルとなった前記第１の遅延回路列の出力端子
に前記第１の入力端子が接 続されている前記保持回路が
その出力を所定の論理レベルに固定して、前記第２乃至
第Ｎの遅延回路列の対応する入力端子を動作状態とし、
前記第２の遅延回路列は、前記所定の論理レベルを出力
する前記保持回路の出力によって動作状態とされた前記
入力端子より、前記第１の遅延回路列に入力されるクロ
ックパルスを入力し、前記第１の遅延回路列の信号伝搬
方向と逆向きに伝搬させて前記終端から出力し、前記Ｎ
が３以上の整数の場合、第ｍ（但し、ｍは３以上Ｎ以下
の範囲の整数）の遅延回路列は、前記所定の論理レベル
を出力する前記保持回路の出力によって動作状態とされ
た前記入力端子より、第ｍ−１の遅延回路列の終端から
出力されるクロックパルスを入力し、前記第１の遅延回
路列の信号伝搬方向と逆向きに伝搬させて前記終端から
出力する構成とされている。
め、本発明の同期式遅延回路は、ほぼ一定の遅延時間の
長さごとに出力端子を有する第１の遅延回路列と該第１
の回路列と逆向きに配置されほぼ一定の遅延時間の長さ
ごとに入力端子を有する第２の遅延回路列を一組以上
と、保持回路列を有し、該保持回路列の各保持回路は、
第１の遅延回路の各出力に接続し、保持回路の出力は、
第２の遅延回路列の複数の入力端子の中から実際に使用
する入力端子を選択し、前記第２の遅延回路列が直列に
接続されている。より詳しくは、一端からクロック信号
を入力して伝搬し、予め定められた単位遅延時間ごとに
出力端子を有する第１の遅延回路列と、前記第１の遅延
回路列と信号伝搬方向が逆向きに配置され、予め定めら
れた単位遅延時間ごとに入力端子を有し終端に出力端子
を有する一又は複数の遅延回路列（「第２乃至第Ｎの遅
延回路列」という、但しＮは２以上の所定整数）と、複
数の保持回路からなる保持回路列と、を備え、前記第２
乃至第Ｎの遅延回路列の前記単位遅延時間は、前記第１
の遅延回路列の前記単位遅延時間のＮ分の１とされてお
り、前記第２の遅延回路列の各入力端子は、前記第１の
遅延回路列の前記一端に共通接続され、前記Ｎが３以上
の整数の場合、第ｍ（但し、ｍは３以上Ｎ以下の範囲の
整数）の遅延回路列の各入力端子は、第ｍ−１の遅延回
路列の終端の出力端子に共通接続され、前記保持回路列
の各保持回路は、前記第１の遅延回路列の出力端子と前
記第２乃至第Ｎの遅延回路列の入力端子の組の各々に対
応して設けられており、前記各保持回路は、前記第１の
遅延回路列の対応する出力端子にそれぞれ接続された第
１の入力端子と、前記第１の遅延回路列の前記一端に共
通接続された第２の入力端子とを有し、前記第２の入力
端子に入力されるクロックパルスにより前記第１の入力
端子に入力される信号の論理値を保持出力し、前記各保
持回路の出力端子は、前記第２乃至第Ｎの遅延回路列の
それぞれと接続され、前記第２乃至第Ｎの遅延回路列の
対応する入力端子の動作状態を制御し、前記各保持回路
において、前記第１の遅延回路列に入力されるクロック
パルス列が前記第２の入力端子に入力され、前記第１の
遅延回路列中を進行する先行クロックパルスにより所定
の論理レベルとなった前記第１の遅延回路列の出力端子
に前記第１の入力端子が接 続されている前記保持回路が
その出力を所定の論理レベルに固定して、前記第２乃至
第Ｎの遅延回路列の対応する入力端子を動作状態とし、
前記第２の遅延回路列は、前記所定の論理レベルを出力
する前記保持回路の出力によって動作状態とされた前記
入力端子より、前記第１の遅延回路列に入力されるクロ
ックパルスを入力し、前記第１の遅延回路列の信号伝搬
方向と逆向きに伝搬させて前記終端から出力し、前記Ｎ
が３以上の整数の場合、第ｍ（但し、ｍは３以上Ｎ以下
の範囲の整数）の遅延回路列は、前記所定の論理レベル
を出力する前記保持回路の出力によって動作状態とされ
た前記入力端子より、第ｍ−１の遅延回路列の終端から
出力されるクロックパルスを入力し、前記第１の遅延回
路列の信号伝搬方向と逆向きに伝搬させて前記終端から
出力する構成とされている。
【０００８】本発明の同期式遅延回路は、ほぼ一定の遅
延時間の長さごとに出力端子を有する第１の遅延回路列
と該第１の回路列と逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列を一
組と、保持回路列と、計数器と、切替器を有し、該保持
回路は、第１の遅延回路の各出力に接続し、該保持回路
列の各保持回路の出力は、第２の遅延回路列の複数の入
力端子の中から実際に使用する入力端子を選択し、前記
第２の遅延回路列の出力は、該切替器を介して前記第２
の遅延回路列の入力に接続され、該切替器は、計数器に
より制御される。
延時間の長さごとに出力端子を有する第１の遅延回路列
と該第１の回路列と逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列を一
組と、保持回路列と、計数器と、切替器を有し、該保持
回路は、第１の遅延回路の各出力に接続し、該保持回路
列の各保持回路の出力は、第２の遅延回路列の複数の入
力端子の中から実際に使用する入力端子を選択し、前記
第２の遅延回路列の出力は、該切替器を介して前記第２
の遅延回路列の入力に接続され、該切替器は、計数器に
より制御される。
【０００９】本発明の同期式遅延回路は、ほぼ一定の遅
延時間の長さごとに出力端子を有する第１の遅延回路列
と該第１の回路列と逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列を一
組以上と、複数の保持回路と、該第１の遅延回路列の終
端の出力が、該第１の遅延回路列の始端に再入力し、該
第１の遅延回路列に入った第１のクロックパルスが第２
のクロックパルスが入るまで該第１の遅延回路列中を周
回する回数を計数する第１の計数器と、第２のクロック
パルスが、入ったとき、該第１の遅延回路列中の第１の
クロックパルスの位置を保持し、その出力が第２の遅延
回路列の複数の入力端子の中から実際に使用する入力端
子を選択する保持回路と、第１の計数器で計数された値
を転送され、第２の遅延回路列中をクロックパルスが該
第２の遅延回路列の出力からでたパルスが、第２の遅延
回路列の遠端に戻るように周回する回数を制御する第２
の計数器と、該第２の計数器に制御され、第２の遅延回
路中をクロックパルスが所望の回数周回したところで、
クロックパルスを周回する経路からいったん出す第１の
切替器と、該第１の切替器からでたパルス数を計数する
第３の計数器と、該第３の計数器で制御され第１の切替
器からでたクロックパルスを第２の遅延回路列に再入力
を切り替える第２の切替器とを有する。
延時間の長さごとに出力端子を有する第１の遅延回路列
と該第１の回路列と逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列を一
組以上と、複数の保持回路と、該第１の遅延回路列の終
端の出力が、該第１の遅延回路列の始端に再入力し、該
第１の遅延回路列に入った第１のクロックパルスが第２
のクロックパルスが入るまで該第１の遅延回路列中を周
回する回数を計数する第１の計数器と、第２のクロック
パルスが、入ったとき、該第１の遅延回路列中の第１の
クロックパルスの位置を保持し、その出力が第２の遅延
回路列の複数の入力端子の中から実際に使用する入力端
子を選択する保持回路と、第１の計数器で計数された値
を転送され、第２の遅延回路列中をクロックパルスが該
第２の遅延回路列の出力からでたパルスが、第２の遅延
回路列の遠端に戻るように周回する回数を制御する第２
の計数器と、該第２の計数器に制御され、第２の遅延回
路中をクロックパルスが所望の回数周回したところで、
クロックパルスを周回する経路からいったん出す第１の
切替器と、該第１の切替器からでたパルス数を計数する
第３の計数器と、該第３の計数器で制御され第１の切替
器からでたクロックパルスを第２の遅延回路列に再入力
を切り替える第２の切替器とを有する。
【００１０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。本発明の同期式遅延回路
は、その好ましい実施の形態において、ほぼ一定の遅延
時間の長さごとに出力端子を有する第１の遅延回路列
（図１の１０１）と、第１の遅延回路列と信号伝搬方向
が逆向きに配置されほぼ一定の遅延時間の長さごとに入
力端子を有する第２〜第Ｎ（但し、Ｎは２以上の所定の
整数）の遅延回路列（図１の１０２〜１０４）と、複数
の保持回路からなる保持回路列（図１の１０５）と、を
備え、保持回路列（図１の１０５）の各保持回路は、そ
の入力を前第１の遅延回路列の対応する段の出力端子に
接続し、第１の遅延回路列に入力されたクロックパルス
が第１の遅延回路列中を進行し、該クロックパルスに続
く次のクロックパルスが入ったとき、第１の遅延回路列
中を進行中のクロックパルスの第１の遅延回路列中にお
ける位置を保持し、その出力により第２〜第Ｎの遅延回
路列の上記位置に対応する段の入力端子を選択し、第２
〜第Ｎの遅延回路列は、それぞれ第１の遅延回路列への
入力、乃至第Ｎ−１の遅延回路列から出力されるクロッ
クパルスを、保持回路で保持された位置に対応する入力
端子から入力する。
を参照して以下に説明する。本発明の同期式遅延回路
は、その好ましい実施の形態において、ほぼ一定の遅延
時間の長さごとに出力端子を有する第１の遅延回路列
（図１の１０１）と、第１の遅延回路列と信号伝搬方向
が逆向きに配置されほぼ一定の遅延時間の長さごとに入
力端子を有する第２〜第Ｎ（但し、Ｎは２以上の所定の
整数）の遅延回路列（図１の１０２〜１０４）と、複数
の保持回路からなる保持回路列（図１の１０５）と、を
備え、保持回路列（図１の１０５）の各保持回路は、そ
の入力を前第１の遅延回路列の対応する段の出力端子に
接続し、第１の遅延回路列に入力されたクロックパルス
が第１の遅延回路列中を進行し、該クロックパルスに続
く次のクロックパルスが入ったとき、第１の遅延回路列
中を進行中のクロックパルスの第１の遅延回路列中にお
ける位置を保持し、その出力により第２〜第Ｎの遅延回
路列の上記位置に対応する段の入力端子を選択し、第２
〜第Ｎの遅延回路列は、それぞれ第１の遅延回路列への
入力、乃至第Ｎ−１の遅延回路列から出力されるクロッ
クパルスを、保持回路で保持された位置に対応する入力
端子から入力する。
【００１１】本発明の同期式遅延回路は、その好ましい
第２の実施の形態において、ほぼ一定の遅延時間の長さ
ごとに出力端子を有する第１の遅延回路列（図２の２０
１）と、第１の遅延回路列と信号伝搬方向が逆向きに配
置されほぼ一定の遅延時間の長さごとに入力端子を有す
る第２の遅延回路列（図２の２０２）と、複数の保持回
路からなる保持回路列（図２の２０３）と、を備え、保
持回路列（図２の２０３）の各保持回路は、その入力を
第１の遅延回路列（図２の２０１）の対応する段の出力
端子に接続し、第１の遅延回路列に入力された第１のク
ロックパルスが前記第１の遅延回路列中を進行し、前記
クロックパルスに続く次の第２のクロックパルスが入っ
たとき、第１の遅延回路列中を進行中のはじめの第１の
クロックパルスの第１の遅延回路列中における位置を保
持し、その出力により前記第２の遅延回路列の上記位置
に対応する段の入力を選択する。第２の遅延回路列は、
第２のクロックパルスを保持回路列で保持された位置に
該当する入力端子から入力し、入力されたクロックパル
スは、前記第２の遅延回路列を進行し、第２の遅延回路
列から出力され、再び前記保持回路列で保持された位置
に該当する入力端子から入力するという具合に周回し、
この周回動作を計数器でカウントして予め定められた回
数繰り返す。
第２の実施の形態において、ほぼ一定の遅延時間の長さ
ごとに出力端子を有する第１の遅延回路列（図２の２０
１）と、第１の遅延回路列と信号伝搬方向が逆向きに配
置されほぼ一定の遅延時間の長さごとに入力端子を有す
る第２の遅延回路列（図２の２０２）と、複数の保持回
路からなる保持回路列（図２の２０３）と、を備え、保
持回路列（図２の２０３）の各保持回路は、その入力を
第１の遅延回路列（図２の２０１）の対応する段の出力
端子に接続し、第１の遅延回路列に入力された第１のク
ロックパルスが前記第１の遅延回路列中を進行し、前記
クロックパルスに続く次の第２のクロックパルスが入っ
たとき、第１の遅延回路列中を進行中のはじめの第１の
クロックパルスの第１の遅延回路列中における位置を保
持し、その出力により前記第２の遅延回路列の上記位置
に対応する段の入力を選択する。第２の遅延回路列は、
第２のクロックパルスを保持回路列で保持された位置に
該当する入力端子から入力し、入力されたクロックパル
スは、前記第２の遅延回路列を進行し、第２の遅延回路
列から出力され、再び前記保持回路列で保持された位置
に該当する入力端子から入力するという具合に周回し、
この周回動作を計数器でカウントして予め定められた回
数繰り返す。
【００１２】本発明の同期式遅延回路は、その好ましい
第３の実施の形態において、ほぼ一定の遅延時間の長さ
ごとに出力端子を有する第１の遅延回路列（図１の３０
１）と、第１の遅延回路列と逆向きに配置されほぼ一定
の遅延時間の長さごとに入力端子を有する第２の遅延回
路列（図３の３０２）を一組以上と、複数の保持回路か
らなる保持回路列（図３の３０３）と、第１の遅延回路
列（図１の３０１）の終端の出力が、第１の遅延回路列
の始端に再入力し、第１の遅延回路列に入った第１のク
ロックパルスが第２のクロックパルスが入るまで第１の
遅延回路列中を周回する回数を計数する第１の計数器
（図３の３０４）と、を備え、保持回路列の保持回路
は、第２のクロックパルスが入ったとき、第１の遅延回
路列中の第１のクロックパルスの位置を保持し、その出
力が第２の遅延回路列の複数の入力端子の中から実際に
使用する入力端子を選択し、更に、第１の計数器（図３
の３０４）で計数された値が転送され、第２の遅延回路
列中に入力されて第２の遅延回路列の出力からでたクロ
ックパルスが、第２の遅延回路列の遠端に戻るように周
回する回数を制御する第２の計数器（図３の３０５）
と、第２の計数器（図３の３０５）に制御され、第２の
遅延回路中をクロックパルスが所望の回数周回したとこ
ろでクロックパルスを周回する経路から、一旦、出す第
１の切替器（図３の３０８）と、第１の切替器（図３の
３０８）からでたクロックパルス数を計数する第３の計
数器（図３の３０６）と、第３の計数器（図３の３０
６）で制御され第１の切替器（図３の３０７）からでた
クロックパルスを第２の遅延回路列（図３の３０２）に
再入力するように切り替える第２の切替器（図３の３０
７）と、を有する。
第３の実施の形態において、ほぼ一定の遅延時間の長さ
ごとに出力端子を有する第１の遅延回路列（図１の３０
１）と、第１の遅延回路列と逆向きに配置されほぼ一定
の遅延時間の長さごとに入力端子を有する第２の遅延回
路列（図３の３０２）を一組以上と、複数の保持回路か
らなる保持回路列（図３の３０３）と、第１の遅延回路
列（図１の３０１）の終端の出力が、第１の遅延回路列
の始端に再入力し、第１の遅延回路列に入った第１のク
ロックパルスが第２のクロックパルスが入るまで第１の
遅延回路列中を周回する回数を計数する第１の計数器
（図３の３０４）と、を備え、保持回路列の保持回路
は、第２のクロックパルスが入ったとき、第１の遅延回
路列中の第１のクロックパルスの位置を保持し、その出
力が第２の遅延回路列の複数の入力端子の中から実際に
使用する入力端子を選択し、更に、第１の計数器（図３
の３０４）で計数された値が転送され、第２の遅延回路
列中に入力されて第２の遅延回路列の出力からでたクロ
ックパルスが、第２の遅延回路列の遠端に戻るように周
回する回数を制御する第２の計数器（図３の３０５）
と、第２の計数器（図３の３０５）に制御され、第２の
遅延回路中をクロックパルスが所望の回数周回したとこ
ろでクロックパルスを周回する経路から、一旦、出す第
１の切替器（図３の３０８）と、第１の切替器（図３の
３０８）からでたクロックパルス数を計数する第３の計
数器（図３の３０６）と、第３の計数器（図３の３０
６）で制御され第１の切替器（図３の３０７）からでた
クロックパルスを第２の遅延回路列（図３の３０２）に
再入力するように切り替える第２の切替器（図３の３０
７）と、を有する。
【００１３】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１４】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、本実施例の同
期式遅延回路は、ほぼ一定の遅延時間の長さごとに出力
端子を有する第１の遅延回路列１０１と、この第１の遅
延回路列１０１と信号伝搬方向が逆向きに配置され、ほ
ぼ一定の遅延時間の長さごとに入力端子を有する第２の
遅延回路列１０２、第３の遅延回路列１０３、及び第４
の遅延回路列１０４と、保持回路列１０５と、を有す
る。
構成を示す図である。図１を参照すると、本実施例の同
期式遅延回路は、ほぼ一定の遅延時間の長さごとに出力
端子を有する第１の遅延回路列１０１と、この第１の遅
延回路列１０１と信号伝搬方向が逆向きに配置され、ほ
ぼ一定の遅延時間の長さごとに入力端子を有する第２の
遅延回路列１０２、第３の遅延回路列１０３、及び第４
の遅延回路列１０４と、保持回路列１０５と、を有す
る。
【００１５】保持回路列１０５を構成する各保持回路
は、第１の遅延回路列１０１の各出力及び第１の遅延回
路列の入力端子に接続する。各保持回路の出力は、図１
には、全てを図示していないが、第２の遅延回路列１０
２、第３の遅延回路列１０３、第４の遅延回路列１０４
のそれぞれと接続し、複数の入力端子の中から実際に使
用する入力端子を選択する。
は、第１の遅延回路列１０１の各出力及び第１の遅延回
路列の入力端子に接続する。各保持回路の出力は、図１
には、全てを図示していないが、第２の遅延回路列１０
２、第３の遅延回路列１０３、第４の遅延回路列１０４
のそれぞれと接続し、複数の入力端子の中から実際に使
用する入力端子を選択する。
【００１６】第２の遅延回路列１０２、第３の遅延回路
列１０３、第４の遅延回路列１０４は、直列に接続され
ている。すなわち、第２の遅延回路列１０２、第３の遅
延回路列１０３、第４の遅延回路列１０４は、それぞ
れ、第１の遅延回路列１０１への入力クロック、第２の
遅延回路列１０２の出力、第３の遅延回路列１０３の出
力を入力としている。
列１０３、第４の遅延回路列１０４は、直列に接続され
ている。すなわち、第２の遅延回路列１０２、第３の遅
延回路列１０３、第４の遅延回路列１０４は、それぞ
れ、第１の遅延回路列１０１への入力クロック、第２の
遅延回路列１０２の出力、第３の遅延回路列１０３の出
力を入力としている。
【００１７】次に本実施例の動作について説明する。周
期ｔの第１のクロック１０６を第１の遅延回路列１０１
に入力すると、連続するＨパルス（Ｈｉｇｈレベルのパ
ルス）の一つが、第１の遅延回路列１０１中を進行し、
保持回路列１０５に接続する、出力の端子もまた、パル
ス進行に伴い、Ｌ→Ｈ→Ｌと変化する。
期ｔの第１のクロック１０６を第１の遅延回路列１０１
に入力すると、連続するＨパルス（Ｈｉｇｈレベルのパ
ルス）の一つが、第１の遅延回路列１０１中を進行し、
保持回路列１０５に接続する、出力の端子もまた、パル
ス進行に伴い、Ｌ→Ｈ→Ｌと変化する。
【００１８】このように、最初のパルスが、第１の遅延
回路列１０１を進行しているときに、次のパルスが保持
回路列１０５に入る。
回路列１０１を進行しているときに、次のパルスが保持
回路列１０５に入る。
【００１９】このとき、第１の遅延回路列１０１に接続
する端子がＨレベルである保持回路は、出力をＨレベル
に固定し、第２の遅延回路列１０２、第３の遅延回路列
１０３、及び第４の遅延回路列１０４のそれぞれの対応
する入力端子を動作状態にする。一例として第２の遅延
回路列１０２では、保持回路の出力がＨの位置に対応し
た入力端子（図中矢印で示す）において、前段からの入
力ではなく、第１のクロック１０６を入力端子から入力
し、次段（図中左方向）に伝える。
する端子がＨレベルである保持回路は、出力をＨレベル
に固定し、第２の遅延回路列１０２、第３の遅延回路列
１０３、及び第４の遅延回路列１０４のそれぞれの対応
する入力端子を動作状態にする。一例として第２の遅延
回路列１０２では、保持回路の出力がＨの位置に対応し
た入力端子（図中矢印で示す）において、前段からの入
力ではなく、第１のクロック１０６を入力端子から入力
し、次段（図中左方向）に伝える。
【００２０】こののち、パルスは、第２の遅延回路列１
０２、第３の遅延回路列１０３、及び第４の遅延回路列
１０４と、直列の配置の順に通過する。すなわち第２の
遅延回路列１０２は、上記した次のパルスを、Ｈレベル
を出力する保持回路の位置（段）の入力端子から入力
し、入力したパルスは第２の遅延回路列１０２中を進行
して第２のクロックパルス１０７として出力され、第３
の遅延回路列１０３は、第２の遅延回路列１０２から出
力された第２のクロックパルス１０７を、Ｈレベルを出
力する保持回路の位置（段）の入力端子から入力し、入
力したパルスは第３の遅延回路列１０３中を進行して第
３のクロックパルス１０７として出力され、第４の遅延
回路列１０４は、第３の遅延回路列１０３から出力され
た第３のクロックパルス１０８を、Ｈレベルを出力する
保持回路の位置（段）の入力端子から入力し、入力した
パルスは第４の遅延回路列１０４中を進行して第４のク
ロックパルス１０９として出力される。
０２、第３の遅延回路列１０３、及び第４の遅延回路列
１０４と、直列の配置の順に通過する。すなわち第２の
遅延回路列１０２は、上記した次のパルスを、Ｈレベル
を出力する保持回路の位置（段）の入力端子から入力
し、入力したパルスは第２の遅延回路列１０２中を進行
して第２のクロックパルス１０７として出力され、第３
の遅延回路列１０３は、第２の遅延回路列１０２から出
力された第２のクロックパルス１０７を、Ｈレベルを出
力する保持回路の位置（段）の入力端子から入力し、入
力したパルスは第３の遅延回路列１０３中を進行して第
３のクロックパルス１０７として出力され、第４の遅延
回路列１０４は、第３の遅延回路列１０３から出力され
た第３のクロックパルス１０８を、Ｈレベルを出力する
保持回路の位置（段）の入力端子から入力し、入力した
パルスは第４の遅延回路列１０４中を進行して第４のク
ロックパルス１０９として出力される。
【００２１】本実施例では、第１の遅延回路列１０１の
単位遅延時間に対して、第２の遅延回路列１０２、第３
の遅延回路列１０３、及び第４の遅延回路列１０４の各
遅延回路列の遅延時間を１／４に設定してあるので、第
２の遅延回路列１０２、第３の遅延回路列１０３、及び
第４の遅延回路列１０４のそれぞれの出力である第２の
クロック１０７、第３のクロック１０８、第４のクロッ
ク１０９の出力タイミングは、第１のクロック１０６に
対して、１／４ｔずつずれたタイミングで出力される。
単位遅延時間に対して、第２の遅延回路列１０２、第３
の遅延回路列１０３、及び第４の遅延回路列１０４の各
遅延回路列の遅延時間を１／４に設定してあるので、第
２の遅延回路列１０２、第３の遅延回路列１０３、及び
第４の遅延回路列１０４のそれぞれの出力である第２の
クロック１０７、第３のクロック１０８、第４のクロッ
ク１０９の出力タイミングは、第１のクロック１０６に
対して、１／４ｔずつずれたタイミングで出力される。
【００２２】本実施例では、第２乃至第４の遅延回路列
の遅延時間を第１の遅延回路列の１／４にする方法とし
ては、単純に素子数を４：１にすることで実現した。
の遅延時間を第１の遅延回路列の１／４にする方法とし
ては、単純に素子数を４：１にすることで実現した。
【００２３】第１のクロック１０６、第２のクロック１
０７、第３のクロック１０８、及び第４のクロック１０
９を合成することにより４逓倍のクロックが得られる。
０７、第３のクロック１０８、及び第４のクロック１０
９を合成することにより４逓倍のクロックが得られる。
【００２４】［実施例２］次に、本発明の第２の実施例
について説明する。図２は、本発明の第２の実施例の構
成を示す図である。
について説明する。図２は、本発明の第２の実施例の構
成を示す図である。
【００２５】図２を参照すると、本実施例の同期式遅延
回路は、ほぼ一定の遅延時間の長さごとに出力端子を有
する第１の遅延回路列２０１と、第１の遅延回路列２０
１と信号伝搬方向が逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列２０
２と、保持回路列２０３と、計数器２０４と、切替器２
０５と、多重化回路２０６と、を有する。
回路は、ほぼ一定の遅延時間の長さごとに出力端子を有
する第１の遅延回路列２０１と、第１の遅延回路列２０
１と信号伝搬方向が逆向きに配置されほぼ一定の遅延時
間の長さごとに入力端子を有する第２の遅延回路列２０
２と、保持回路列２０３と、計数器２０４と、切替器２
０５と、多重化回路２０６と、を有する。
【００２６】保持回路列２０３の各保持回路は、第１の
遅延回路２０１の各出力、及び第１の遅延回路列２０１
の入力端子に接続する。各保持回路の出力は、図２で
は、全てを図示していないが、第２の遅延回路列２０２
と接続し、複数の入力端子の中から実際に使用する入力
端子を選択する。
遅延回路２０１の各出力、及び第１の遅延回路列２０１
の入力端子に接続する。各保持回路の出力は、図２で
は、全てを図示していないが、第２の遅延回路列２０２
と接続し、複数の入力端子の中から実際に使用する入力
端子を選択する。
【００２７】第２の保持回路列２０２の出力は、切替器
２０５の第１の入力端と多重化回路２０６の第１の入力
端に接続している。切替器２０５の第２の入力端および
多重化回路２０６の第２の入力端には、第１のクロック
２０７が接続している。
２０５の第１の入力端と多重化回路２０６の第１の入力
端に接続している。切替器２０５の第２の入力端および
多重化回路２０６の第２の入力端には、第１のクロック
２０７が接続している。
【００２８】切替器２０５の出力は、第２の遅延回路列
２０２の入力と接続している。切替器２０５は、計数器
２０８で第１のクロック２０７又は第２のクロック２０
８のいずれかを切替出力する。
２０２の入力と接続している。切替器２０５は、計数器
２０８で第１のクロック２０７又は第２のクロック２０
８のいずれかを切替出力する。
【００２９】多重化回路２０８は、第１のクロック２０
７と第２のクロック２０８の出力を合成する。
７と第２のクロック２０８の出力を合成する。
【００３０】次に本実施例の動作について説明する。周
期ｔの第１のクロック２０７の最初のパルスと次のパル
スがクロック周期に相当する遅延量の位置の保持回路列
２０３の保持回路の出力をＨレベルに固定にし、対応す
る第２の遅延回路列２０２の入力端子を動作状態にする
過程は、前記実施例１と等しい。
期ｔの第１のクロック２０７の最初のパルスと次のパル
スがクロック周期に相当する遅延量の位置の保持回路列
２０３の保持回路の出力をＨレベルに固定にし、対応す
る第２の遅延回路列２０２の入力端子を動作状態にする
過程は、前記実施例１と等しい。
【００３１】こののち、第１のパルスは、切替器２０５
を介して第２の遅延回路列２０２に入力し、計数器２０
４で設定された回数分第２の遅延回路列２０２を周回す
る。
を介して第２の遅延回路列２０２に入力し、計数器２０
４で設定された回数分第２の遅延回路列２０２を周回す
る。
【００３２】従って、第２のクロック２０８は計数器２
０４で設定された回数、第２の遅延回路２０２での遅延
時間ごとに発生する。
０４で設定された回数、第２の遅延回路２０２での遅延
時間ごとに発生する。
【００３３】第３のクロック２０９は、多重化回路２０
６を介して第１のクロック２０７と第２のクロック２０
８を合成して発生する。
６を介して第１のクロック２０７と第２のクロック２０
８を合成して発生する。
【００３４】本実施例では、第１の遅延回路列２０１の
単位遅延時間に対し、第２の遅延回路列２０２の遅延時
間を１／４に設定し、計数器２０４の設定値は、「３」
に設定してあるので、第３のクロック２０９は、第１の
クロック１０６の周期ｔに対し周期１／４ｔになり４逓
倍のクロックとなる。
単位遅延時間に対し、第２の遅延回路列２０２の遅延時
間を１／４に設定し、計数器２０４の設定値は、「３」
に設定してあるので、第３のクロック２０９は、第１の
クロック１０６の周期ｔに対し周期１／４ｔになり４逓
倍のクロックとなる。
【００３５】本実施例では、計数器２０４を用いること
により、前記実施例１の回路構成と比較して、遅延回路
列の数を削減することができる。
により、前記実施例１の回路構成と比較して、遅延回路
列の数を削減することができる。
【００３６】［実施例３］次に本発明の第３の実施例に
ついて説明する。図３は、本発明の第３の実施例の構成
を示す図である。
ついて説明する。図３は、本発明の第３の実施例の構成
を示す図である。
【００３７】図３を参照すると、本実施例の同期式遅延
回路は、ほぼ一定の遅延時間の長さごとに出力端子を有
する第１の遅延回路３０１と、第１の遅延回路列３０１
と信号伝搬方向が逆向きに配置され、ほぼ一定の遅延時
間の長さごとに入力端子を有する第３の遅延回路列３０
２と、保持回路列３０３と、第１の計数器３０４と、第
２の計数器３０５と、第３の計数器３０６と、第１の切
替器３０７と、第２の切替器３０８と、多重化回路３０
９と、を有する。
回路は、ほぼ一定の遅延時間の長さごとに出力端子を有
する第１の遅延回路３０１と、第１の遅延回路列３０１
と信号伝搬方向が逆向きに配置され、ほぼ一定の遅延時
間の長さごとに入力端子を有する第３の遅延回路列３０
２と、保持回路列３０３と、第１の計数器３０４と、第
２の計数器３０５と、第３の計数器３０６と、第１の切
替器３０７と、第２の切替器３０８と、多重化回路３０
９と、を有する。
【００３８】第１の遅延回路３０１の終段の出力は、第
１の遅延回路３０１の初段と第１の計数回路３０４に接
続する。
１の遅延回路３０１の初段と第１の計数回路３０４に接
続する。
【００３９】保持回路列３０３の各保持回路は、第１の
遅延回路３０１の各出力及び第１の遅延回路列の入力端
子（第１のクロック３１０）に接続する。
遅延回路３０１の各出力及び第１の遅延回路列の入力端
子（第１のクロック３１０）に接続する。
【００４０】各保持回路の出力は、図３には全てが示さ
れていないが、第３の遅延回路列３０２と接続し、複数
の入力端子の中から実際に使用する入力端子を選択す
る。
れていないが、第３の遅延回路列３０２と接続し、複数
の入力端子の中から実際に使用する入力端子を選択す
る。
【００４１】第２の遅延回路列３０２の出力は、第２の
切替器３０８の第１入力端に接続している。第２の切替
器３０８の出力は、第１の切替器３０７の第１の入力端
と、多重化回路３０９の第１の入力端と、第２の遅延回
路列３０２の遠端の入力端子と、第２の計数器３０５に
接続している。
切替器３０８の第１入力端に接続している。第２の切替
器３０８の出力は、第１の切替器３０７の第１の入力端
と、多重化回路３０９の第１の入力端と、第２の遅延回
路列３０２の遠端の入力端子と、第２の計数器３０５に
接続している。
【００４２】第１の切替器３０７の第２の入力端、およ
び多重化回路３０９の第２の入力端には、第１のクロッ
ク３１０が接続している。
び多重化回路３０９の第２の入力端には、第１のクロッ
ク３１０が接続している。
【００４３】第１の切替器３０７の出力は、第２の遅延
回路列３０２の入力と接続している。第１の切替器３０
７は、第３の計数器３０６の出力で切替制御され、第１
のクロック３１０または第２のクロック３１１を出力す
る。
回路列３０２の入力と接続している。第１の切替器３０
７は、第３の計数器３０６の出力で切替制御され、第１
のクロック３１０または第２のクロック３１１を出力す
る。
【００４４】多重化回路３０９は、第１のクロック３１
０と第２の切替器３０８の出力を合成する。
０と第２の切替器３０８の出力を合成する。
【００４５】次に本実施例の動作について説明する。周
期ｔの第１のクロック３１０の最初のパルスと次のパル
スがクロック周期に相当する遅延量の位置の保持回路列
３０３の保持回路の出力をＨレベルに固定し、対応する
第２の遅延回路列３０２の入力端子を動作状態にするま
での過程において、本実施例では、第１のクロック３１
０の周期ｔが、第１の遅延回路３０１の最大遅延時間よ
りも長い遅延時間でも第１の遅延回路３０１中を周回
し、周回した回数を、第１の計数器３０４で計数し、そ
の計数した値が第２の計数器３０５に転送される過程が
加わる他は、過程は、実施例１と同じである。
期ｔの第１のクロック３１０の最初のパルスと次のパル
スがクロック周期に相当する遅延量の位置の保持回路列
３０３の保持回路の出力をＨレベルに固定し、対応する
第２の遅延回路列３０２の入力端子を動作状態にするま
での過程において、本実施例では、第１のクロック３１
０の周期ｔが、第１の遅延回路３０１の最大遅延時間よ
りも長い遅延時間でも第１の遅延回路３０１中を周回
し、周回した回数を、第１の計数器３０４で計数し、そ
の計数した値が第２の計数器３０５に転送される過程が
加わる他は、過程は、実施例１と同じである。
【００４６】こののち、クロックパルスは、第１の切替
器３０７を介して第２の遅延回路列３０２に入力し、ま
ず第２の切替器３０８から、第２の遅延回路列３０２の
終端に入力され、第２の計数器３０５に転送された回数
だけ、周回する。
器３０７を介して第２の遅延回路列３０２に入力し、ま
ず第２の切替器３０８から、第２の遅延回路列３０２の
終端に入力され、第２の計数器３０５に転送された回数
だけ、周回する。
【００４７】この第１の切替器３０７を介して第２の遅
延回路列２０２に入力し、まず第２の切替器３０８か
ら、第２の遅延回路列２０２の終端に入力され、第２の
計数器３０５に転送された回数だけ、周回し、第１の切
替器３０７と多重化回路３０９に転送され、多重化回路
３０９から、第３のクロック３１２を出力する過程を、
第３の計数器３０６に設定した回数だけ繰り返す。
延回路列２０２に入力し、まず第２の切替器３０８か
ら、第２の遅延回路列２０２の終端に入力され、第２の
計数器３０５に転送された回数だけ、周回し、第１の切
替器３０７と多重化回路３０９に転送され、多重化回路
３０９から、第３のクロック３１２を出力する過程を、
第３の計数器３０６に設定した回数だけ繰り返す。
【００４８】本実施例では、第１の遅延回路列３０１の
単位遅延時間に対し、第３の遅延回路列３０２の遅延時
間を「１／４」に設定し、第３の計数器３０６の設定値
は、「３」に設定してあるので、第３のクロック３１２
は、第１のクロック３１０の周期ｔに対し、周期（１／
４）ｔになり、４逓倍のクロックとなる。
単位遅延時間に対し、第３の遅延回路列３０２の遅延時
間を「１／４」に設定し、第３の計数器３０６の設定値
は、「３」に設定してあるので、第３のクロック３１２
は、第１のクロック３１０の周期ｔに対し、周期（１／
４）ｔになり、４逓倍のクロックとなる。
【００４９】本実施例では、複数の計数器を用いること
により、第１、２の実施例と比較して遅延回路列の数及
びサイズを削減することが可能になった。
により、第１、２の実施例と比較して遅延回路列の数及
びサイズを削減することが可能になった。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
クロック周期を遅延回路列中をクロックパルスの進行量
で測定し、クロックパルスの進行量に比例した遅延回路
列を複数または一組を複数回利用することにより、逓倍
回路を１から２クロック周期の間に生成でき、セットア
ップ時間の短縮及びそれに伴う低消費電力化を可能とす
るという効果を奏する。
クロック周期を遅延回路列中をクロックパルスの進行量
で測定し、クロックパルスの進行量に比例した遅延回路
列を複数または一組を複数回利用することにより、逓倍
回路を１から２クロック周期の間に生成でき、セットア
ップ時間の短縮及びそれに伴う低消費電力化を可能とす
るという効果を奏する。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図４】従来の回路構成を示す図である。
１０１〜１０４、２０１、２０２、３０１、３０２、４
１０〜４０４ 遅延回路列 １０５、２０３、３０３ 保持回路列 １０６〜１０９、２０７〜２０９、３１０〜３１２、４
１１〜４１４ クロック ２０４、３０４〜３０６、４１０ 計数器 ２０５、３０７、３０８、４０５〜４０８ 切替器 ２０６、３０９ 多重化回路 ４０９ 位相比較器 ４１５ ＵＰ信号 ４１６ ＤＯＷＮ信号 １０３、３０３ 転送器
１０〜４０４ 遅延回路列 １０５、２０３、３０３ 保持回路列 １０６〜１０９、２０７〜２０９、３１０〜３１２、４
１１〜４１４ クロック ２０４、３０４〜３０６、４１０ 計数器 ２０５、３０７、３０８、４０５〜４０８ 切替器 ２０６、３０９ 多重化回路 ４０９ 位相比較器 ４１５ ＵＰ信号 ４１６ ＤＯＷＮ信号 １０３、３０３ 転送器
Claims (3)
- 【請求項１】一端からクロック信号を入力して伝搬し、
予め定められた単位遅延時間ごとに出力端子を有する第
１の遅延回路列と、 前記第１の遅延回路列と信号伝搬方向が逆向きに配置さ
れ、予め定められた単位遅延時間ごとに入力端子を有し
終端に出力端子を有する一又は複数の遅延回路列（「第
２乃至第Ｎの遅延回路列」という、但しＮは２以上の所
定整数）と、 複数の保持回路からなる保持回路列と、 を備え、前記第２乃至第Ｎの遅延回路列の前記単位遅延時間は、
前記第１の遅延回路列の前記単位遅延時間のＮ分の１と
されており、 前記第２の遅延回路列の各入力端子は、前記第１の遅延
回路列の前記一端に共通接続され、前記Ｎが３以上の整
数の場合、第ｍ（但し、ｍは３以上Ｎ以下の範囲の整
数）の遅延回路列の各入力端子は、第ｍ−１の遅延回路
列の終端の出力端子に共通接続され、 前記保持回路列の各保持回路は、前記第１の遅延回路列
の出力端子と前記第２乃至第Ｎの遅延回路列の入力端子
の組の各々に対応して設けられており、 前記各保持回路は、前記第１の遅延回路列の対応する出
力端子にそれぞれ接続された第１の入力端子と、前記第
１の遅延回路列の前記一端に共通接続された第２の入力
端子とを有し、前記第２の入力端子に入力されるクロッ
クパルスにより前記第１の入力端子に入力される信号の
論理値を保持出力し、前記各保持回路の出力端子は、前
記第２乃至第Ｎの遅延回路列のそれぞれと接続され、前
記第２乃至第Ｎの遅延回路列の対応する入力端子の動作
状態を制御し、 前記各保持回路において、前記第１の遅延回路列に入力
されるクロックパルス列が前記第２の入力端子に入力さ
れ、前記第１の遅延回路列中を進行する先行クロックパ
ルスにより所定の論理レベルとなった前記第１の遅延回
路列の出力端子に前記第１の入力端子が接続されている
前記保持回路がその出力を所定の論理レベルに固定し
て、前記第２乃至第Ｎの遅延回路列の対応する入力端子
を動作状態とし、 前記第２の遅延回路列は、前記所定の論理レベルを出力
する前記保持回路の出力によって動作状態とされた前記
入力端子より、 前記第１の遅延回路列に入力されるクロ
ックパルスを入力し、前記第１の遅延回路列の信号伝搬
方向と逆向きに伝搬させて前記終端から出力し、前記Ｎ
が３以上の整数の場合、第ｍ（但し、ｍは３以上Ｎ以下
の範囲の整数）の遅延回路列は、前記所定の論理レベル
を出力する前記保持回路の出力によって動作状態とされ
た前記入力端子より、第ｍ−１の遅延回路列の終端から
出力されるクロックパルスを入力し、前記第１の遅延回
路列の信号伝搬方向と逆向きに伝搬させて前記終端から
出力する構成とされている、ことを特徴とする同期式遅
延回路。 - 【請求項２】クロック信号を始端から入力して伝搬し、
予め定められた単位遅延時間ごとに出力端子を有する第
１の遅延回路列と、 前記第１の遅延回路列と信号伝搬方向が逆向きに配置さ
れ、予め定められた単位遅延時間ごとに入力端子を有し
終端に出力端子を有する第２の遅延回路列と、 複数の保持回路からなる保持回路列と、前記第１の遅延回路列に入力されるクロック信号と前記
第２の遅延回路列の出力端子から出力されるクロック信
号とを入力としこのうちいずれかを出力する 切替器と、前記第２の遅延回路列の出力端子から出力されるクロッ
ク信号を計数し、予め定められた回数分計数した場合
に、前記切替器の出力を切替えるように制御する 計数器
と、 前記第１の遅延回路列に入力されるクロック信号と前記
第２の遅延回路列の出力端子から出力されるクロック信
号とを入力して多重化し、Ｎ逓倍クロックを出力する多
重化回路と、 を備え、前記第２の遅延回路列の前記単位遅延時間は、前記第１
の遅延回路列の前記単位遅延時間のＮ分の１とされてお
り、 前記第２の遅延回路列の各入力端子は、前記切替器の出
力に共通接続され、 前記保持回路列の各保持回路は、前記第１の遅延回路列
の出力端子と前記第２ の遅延回路列の入力端子の組の各
々に対応して設けられており、 前記各保持回路は、前記第１の遅延回路列の対応する出
力端子にそれぞれ接続された第１の入力端子と、前記第
１の遅延回路列の前記始端に共通接続された第２の入力
端子とを有し、前記第２の入力端子に入力されるクロッ
クパルスにより前記第１の入力端子に入力される信号の
論理値を保持出力し、前記各保持回路の出力端子は、前
記第２の遅延回路列と接続され、前記第２の遅延回路列
の対応する入力端子の動作状態を制御し、 前記各保持回路において、前記第１の遅延回路列に入力
されるクロックパルス列が前記第２の入力端子に入力さ
れ、前記第１の遅延回路列中を進行する先行クロックパ
ルスにより所定の論理レベルとなった前記第１の遅延回
路列の出力端子に前記第１の入力端子が接続されている
前記保持回路がその出力を所定の論理レベルに固定し
て、前記第２の遅延回路列の対応する入力端子を動作状
態とし、 前記第２の遅延回路列には、前記所定の論理レベルを出
力する前記保持回路の出力によって動作状態とされた前
記入力端子より、前記切替器からの出力を入力しこれを
前記第１の遅延回路列の信号伝搬方向と逆向きに伝搬さ
せて前記出力端子から出力し、 前記切替器では、まず前記第１の遅延回路列に入力され
るクロック信号を出力して前記第２の遅延回路列の入力
端子に供給し、つづいて前記切替器は、前記第２の遅延
回路列の出力端子から出力されるクロック信号を出力す
るように切替え、前記計数器は、前記第２の遅延回路列
の前記出力端子からのクロックパルスを、Ｎ−１回分計
数した段階で、前記切替器の出力を前記第１の遅延回路
列に入力されるクロック信号に切替えるように制御す
る、こ とを特徴とする同期式遅延回路。 - 【請求項３】クロック信号を始端から入力して伝搬し、
予め定められた単位遅延時間ごとに出力端子を有する第
１の遅延回路列と、 前記第１の遅延回路列と信号伝搬方向が逆向きに配置さ
れ、予め定められた単位遅延時間ごとに入力端子を有し
終端に出力端子を有する第２の遅延回路列と、 複数の保持回路からなる保持回路列と、 前記第１の遅延回路列の終端から出力されるクロック信
号が、前記第１の遅延回路列の始端に再入力され、前記
第１の遅延回路列に入力されたクロックパルスが、該ク
ロックパルスの次のクロックパルスが入力されるまでの
１クロック周期の間、前記第１の遅延回路列中を周回す
る回数を計数する第１の計数器と、 前記第１の計数器で計数された計数値が転送され、前記
第２の遅延回路列の出力端子から出力され始端に再入力
されて周回するクロック信号の周回回数を、前記計数値
分、計数する第２の計数器と、前記第２の計数器の制御により、前記第２の遅延回路列
の出力端子からのクロック信号を、前記第２の遅延回路
列の始端に戻すか、多重化回路に供給するかを切り替え
る 第２の切替器と、前記第２の切替器から前記多重化回路側に出力されるク
ロック信号を予め定められた回数分計数する第３の計数
器と、 前記第１の遅延回路列に入力されるクロック信号と前記
第２の切替器から前記多重化回路に出力されるクロック
信号とを入力とし、前記第３の計数器の制御により、い
ずれかを切替出力する第１の切替器と 、を備え、 前記第１の切替器の出力は、前記第２の遅延回路列の入
力端子から入力され、前記第２の遅延回路列の終端をな
す出力端子から出力されて前記第２の切替器に入力さ
れ、前記第２の切替器を介して出力先が選択され、前記
第２の遅延回路列を周回する場合には、前記第２の遅延
回路列の始端に戻され、 前記多重化回路は、前記第１の遅延回路列に入力される
クロック信号と前記第２の切替器から出力されるクロッ
ク信号とを入力して多重化しＮ逓倍クロックを出力し、 前記第２の前記単位遅延時間は、前記第１の遅延回路列
の前記単位遅延時間のＮ分の１とされており、 前記第２の遅延回路列の各入力端子には、前記第１の切
替器の出力が共通に供給され、 前記保持回路列の各保持回路は、前記第１の遅延回路列
の出力端子と前記第２の遅延回路列の入力端子の組の各
々に対応して設けられており、 前記各保持回路は、前記第１の遅延回路列の対応する出
力端子にそれぞれ接続された第１の入力端子と、前記第
１の遅延回路列の前記始端に共通接続された第２の入力
端子とを有し、前記第２の入力端子に入力されるクロッ
クパルスにより前記第１の入力端子に入力される信号の
論理値を保持出力し、前記各保持回路の出力端子は、前
記第２の遅延回路列と接続され、前記第２の遅延回路列
の対応する入力端子の動作状態を制御し、 前記各保持回路において、前記第１の遅延回路列に入力
されるクロックパルス列が前記第２の入力端子に入力さ
れ、前記第１の遅延回路列中を進行する先行クロックパ
ルスにより所定の論理レベルとなった前記第１の遅延回
路列の出力端子に前記第１の入力端子が接続されている
前記保持回路が、前記保持回路の出力を所定の論理レベ
ルに固定して、前記第２の遅延回路列の対応する入力端
子を動作状態とし、 前記第２の遅延回路列は、前記所定の論理レベルを出力
する前記保持回路の出力によって動作状態とされた前記
入力端子より、前記第１の切替器の出力を入力してこれ
を前記第１の遅延回路列の信号伝搬方向と逆向きに伝搬
させて前記出力端子から出力する、こ とを特徴とする同
期式遅延回路。
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