JP2937097B2 - パリティチェック回路方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル通信等に
好適なパリティチェック方式に関し、特にパリティ演算
結果を次フレームの所定のタイムスロットに挿入するパ
リティ監視方式に関する。

【０００２】

【従来の技術】この種の従来の技術を図４を参照して以
下に説明する。なお、図４は、伝送路上に伝送される１
フレームに亘り演算したパリティ演算結果を、次フレー
ムの所定のタイムスロットに挿入する、従来のパリティ
監視方式の構成をブロック線図にて示したものである。

【０００３】図４に示すように、従来のパリティチェッ
ク回路においては、伝送信号路上に伝送されたディジタ
ルデータはパリティ演算部２１に入力されてパリティが
計算され、その演算結果は演算結果保持部２２により１
フレーム分の演算が終了されるまで保持される。

【０００４】演算結果保持部２１の出力はパリティビッ
ト比較部２３の一の入力端に入力され、またパリティビ
ット比較部２３の他の入力端には伝送信号路上所定のタ
イミングで伝送されるパリティビットが入力される。

【０００５】パリティビット比較部２３はこの二つの入
力を比較しパリティチェックの比較結果を出力してい
る。

【０００６】図５は、図４に示した従来のパリティチェ
ック回路について１ビット伝送信号路の回路構成の一例
を示した図である。

【０００７】図５を参照して、パリティ演算部は、一の
入力端に伝送信号ＤＡＴＡを入力し、他の入力端に論理
積ゲート５１の出力を入力する排他的論理和ゲート５２
と、排他的論理和ゲート５２の出力を入力し、出力を論
理積ゲート５１に帰還入力する第１のフリップフロップ
５３からなり、論理積ゲート５１にはフレーム同期信号
ＦＰが入力されている。

【０００８】第２のフリップフロップ５４は、演算結果
保持部として機能し、フレーム同期信号ＦＰをラッチタ
イミング信号として１フレーム分のパリティ演算結果
（第１のフリップフロップ５３の出力Ｑ）をラッチす
る。

【０００９】パリティビット比較部は、伝送信号ＤＡＴ
Ａとして伝送された当該フレームのパリティビットを一
の入力端に入力し、演算結果保持部を構成する第２のフ
リップフロップ５４の出力Ｑを他の入力端に入力する第
２の排他的論理和ゲート５５と、第２の排他的論理和ゲ
ート５５から出力されたパリティビット比較結果を保持
する第３のフリップフロップ５６とから構成されてい
る。

【００１０】

【発明が解決しようとする課題】図４及び図５に示した
上記従来の方式においては、パリティ演算結果を保持す
る部分（演算結果保持部２２）と、パリティビットを比
較するパリティビット比較部２３の二カ所において、演
算結果を保持することが必要とされる。より詳細には、
図５を参照して、演算結果保持部を構成する第２のフリ
ップフロップ５４と、パリティビット比較結果を保持す
る第３のフリップフロップ５６とが必要とされている。
このため、複数ビットの伝送信号路構成（例えば１６ビ
ット構成等）の場合、回路規模が増大し、回路素子数及
び回路規模の削減を阻害していた。

【００１１】従って、本発明は上記問題点に鑑みてなさ
れたものであって、演算結果を保持する部分を演算と比
較とに利用することにより、タイミングを合わせるため
にのみ機能する保持回路を減少させることによって回路
規模の縮減を達成するパリティチェック回路方式を提供
することを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、伝送信号の１フレームがｎ個のタイムス
ロットからなりｎ−１個のタイムスロットに亘り演算し
たパリティ演算結果を、次に続くｎ番目のタイムスロッ
トに挿入されて伝送されるパリティビットと比較しパリ
ティチェック結果として出力するパリティチェック回路
方式において、前記伝送信号を並列に入力しパリティ演
算及びパリティビット比較を行なう手段を二系統備える
と共に、前記二系統のパリティ演算及びパリティビット
比較を行なう手段の出力を入力し、いずれか一方を選択
してパリティチェック結果として出力する選択手段を備
え、前記二系統のパリティ演算及びパリティビット比較
を行なう手段が、フレームパルス信号と、前回のタイム
スロットまでのパリティ演算結果を保持する保持回路の
出力とを入力し、前記フレーム同期信号がアクティブ時
前記保持回路の出力を出力端に伝達出力する論理積回路
と、前記論理積回路の出力と前記伝送路信号と入力しこ
れらを比較する排他的論理和回路と、を備え、前記保持
回路の入力端には前記排他的論理和回路の出力端が接続
され、一のフレーム期間で一の系統がパリティ演算を行
う時は、前記一の系統の保持回路にはタイムスロット毎
にビットクロックが供給されて前記排他的論理和回路の
出力をラッチしこれを前記論理積回路に帰還させ、前記
一のフレーム期間において他の系統では、前記伝送路信
号のパリティビットのタイムロットに同期して前記保持
回路に保持されている前回のタイムスロットまでのパリ
ティ演算結果と前記伝送路信号のパリティビットとの比
較を前記排他的論理和回路で行ったパリティビット比較
結果を前記保持回路が保持出力し前記選択手段を介して
出力され、１フレーム毎に前記二系統間でパリティ演算
処理とパリティビット比較処理を交互に行なうことを特
徴とする。

【００１３】本発明においては、好ましくは、前記パリ
ティ演算及びパリティビット比較を行なう手段が、前記
伝送信号のパリティを演算する演算回路がパリティ演算
に用いる前回のタイムスロットまでのパリティ演算結果
を保持する保持回路と、前記パリティ演算結果と前記伝
送信号に伝送されたパリティビットとの比較を行なう回
路から出力される比較結果を保持する保持回路とを同一
の保持回路で共用してなることを特徴とする。

【００１４】また、本発明においては、好ましくは、前
記パリティ演算及びパリティビット比較を行なう手段
が、前記伝送信号のパリティを演算する演算回路と、該
演算回路によるパリティ演算結果と前記伝送信号に伝送
されたパリティビットとの比較を行なう比較回路とを同
一の演算回路で共用してなることを特徴とする。

【００１５】本発明によれば、パリティ演算とパリティ
ビット比較を同一回路で行うようにしたことにより、演
算結果を保持しパリティビットと比較するためのフリッ
プフロップを削減し、回路規模を縮減し、複数ビット構
成の伝送線路のパリティチェック回路に適用した場合、
回路規模の縮減効果は特段に顕著なものとなる。

【００１６】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００１７】図１は、本発明の一実施形態の構成を示す
図である。

【００１８】図１を参照して、本実施形態においては、
伝送信号より並列に信号が入力される二つのパリティ演
算／パリティビット比較回路１１、１２と、パリティ演
算／パリティビット比較回路１１、１２の出力を入力し
いずれか一方の出力を選択してパリティチェック結果と
して出力する選択部１３と、を備えている。

【００１９】二つのパリティ演算／パリティビット比較
回路１１、１２は、一方がパリティ演算処理を行ってい
るときには、他方はパリティビット比較処理を行い、ま
た１フレーム毎に二つの系統間で、パリティ演算とパリ
ティビット比較処理を交互に入れ換える。

【００２０】すなわち、本実施形態は、図４に示した上
記従来例において、タイミングを合わせるためのパリテ
ィ演算結果の保持手段としてのみ機能している演算結果
保持部２２を有効利用するために、パリティ演算部２１
と併せてパリティ演算及びパリティビット比較の機能を
持つ回路構成とし、図１に示すように、パリティ演算と
パリティビット比較の二つの機能を持つパリティ演算／
パリティビット比較回路１１、１２を二系統備えてい
る。

【００２１】そして、この二系統のパリティ演算／パリ
ティビット比較回路１１、１２が交互にパリティ演算と
パリティビット比較を行うことにより、パリティ演算結
果のみを保持する回路部分を削減している。

【００２２】さらに、パリティビットの比較結果を出力
し続けるために、いずれか一方のパリティ演算／パリテ
ィビット比較回路から、パリティビットと演算結果との
比較を出力する選択部１３を備えている。

【００２３】図２は、本実施形態に係るパリティチェッ
ク回路方式の好適な回路構成の一例を１ビット伝送信号
路の構成について示したものである。図２を参照して、
本実施形態をより具体的な回路構成に基づき以下に説明
する。

【００２４】図２を参照して、伝送信号は、第１及び第
２の排他的論理和ゲート３２、３５の一の入力端に入力
され、第１及び第２の排他的論理和ゲート３２、３５の
他の入力端には、フレーム同期信号ＦＰで制御されてい
る第１及び第２の論理積ゲート３１、３４の出力が入力
される。

【００２５】第１及び第２の論理積ゲート３１、３４
は、フレーム同期信号ＦＰをゲート信号として、第１及
び第２のフリップフロップ３３、３６（例えばＤ型フリ
ップフロップで構成される）の出力を、それぞれ排他的
論理和ゲート３２、３５に出力する。

【００２６】そして、第１及び第２のフリップフロップ
３３、３６の出力を入力とする選択部３７は、第２のフ
リップフロップ３６側の第２の系統のパリティ演算及び
パリティビット比較部を選択している場合、第２のフリ
ップフロップ３６の出力は伝送信号として流れている一
つ前のフレームのパリティビット比較結果を、制御端子
に入力されるクロック信号ＣＬＫ２により保持出力して
いる。

【００２７】この時、第１のフリップフロップ３３側の
第１の系統のパリティ演算及びパリティビット比較部は
現在伝送路を流れているフレームのパリティ演算を行っ
ている。

【００２８】第１の系統がパリティ演算を行なう際に
は、第１のフリップフロップ３３の出力は、パリティ演
算結果を示し、この演算結果と次タイムスロットのビッ
トデータとを第１の排他的論理和ゲート３２にて加算演
算するために、第１のフリップフロップ３３の出力が第
１の論理積ゲート３１に帰還入力されている。

【００２９】加算が１フレーム分終了すると、加算部を
構成する第１の論理積ゲート３１から第１の排他的論理
和ゲート３２はフレーム同期信号ＦＰによりクリアさ
れ、第１のフリップフロップ３３の出力がクロック信号
ＣＬＫ１により出力保持され、選択部３７はパリティビ
ット比較結果を出力している第１のフリップフロップ３
３側を選択する。また、逆にそれまでパリティビット比
較結果を出力していた第２のフリップフロップ３６側
（第２の系統）のパリティ演算及びパリティビット比較
部はパリティ演算を開始する。

【００３０】図３のタイミング模式図を参照して、本実
施形態の動作を詳細に説明する。図３に示すタイミング
図において、便宜上、１フレームは６つのタイムスロッ
トから構成されるものとし、５ビットデータ（例えばｔ
２〜ｔ６）に続くタイムスロットに該１フレームのパリ
ティビットＰ１が挿入されて伝送されるものとする。

【００３１】図３を参照して、最初のフレームにおい
て、選択部３７は第２の系統（図２の第２の排他的論理
和ゲート３５、及び第２のフリップフロップ３６の信号
パス）を選択し、第２のフリップフロップ３６（ＦＦ３
６）の出力ＱＢからのパリティビット比較結果（Ｑ７）
が出力され、パリティ演算処理は、第１の系統（図２の
第１の第１の排他的論理和ゲート３２、及び第１のフリ
ップフロップ３３のパス）で行なわれている。

【００３２】第１の系統では、伝送信号（ｔ２〜ｔ６）
を第１の排他的論理和ゲート３２で受け、第１のフリッ
プフロップ３３において保持されたそれまでの演算結果
に順次加算していく。すなわち、第２の排他的論理和ゲ
ート３５は、伝送信号を、それまでの演算結果を保持す
る第１のフリップフロップ３３の出力ＱＡが帰還入力さ
れる第１の論理積ゲート３１の出力に加算し、該加算結
果がクロック信号ＣＬＫ１により第１のフリップフロッ
プ３３にラッチされる（第１のフリップフロップ３３の
出力ＱＡはクロックＣＬＫ１に同期してタイムスロット
毎Ｑ１、…、Ｑ６と変化する）。なお、第１のフリップ
フロップ３３は、フレームのパリティ演算開始前にフレ
ーム同期信号ＦＰに基づきクロック信号ＣＬＫ１のタイ
ミングでゼロクリアされる。

【００３３】パリティ演算時に第ｎクロックの第１のフ
リップフロップ３３の出力ＱＡは伝送信号ｔ２〜ｔｎ
（但し、ｎは２〜６）の累積加算値（次式(1)参照）と
され、加算が１フレーム分行なわれる。

【００３４】Ｑｎ＝ｔ２＋…＋ｔｎ …(1)

【００３５】第１の系統において、１フレーム分のパリ
ティ演算が終了した段階で、第１の排他的論理和ゲート
３２は、伝送されたフレームに挿入されるパリティビッ
トＰ１と第１のフリップフロップ３３に保持されるパリ
ティ演算結果Ｑ６との比較を行なって（次式(2)参
照）、パリティビット比較結果Ｑ７を出力し、第１のフ
リップフロップ３３はクロック信号ＣＬＫ１に同期して
このパリティビット比較結果Ｑ７を保持出力し、選択部
３７から選択出力される。

【００３６】Ｑ７＝Ｑ６＋Ｐ１ …(2)

【００３７】また、次のフレームでは、第２の系統（第
２の排他的論理和ゲート３５及び第２のフリップフロッ
プ３６）において、上記第１の系統と同様にしてパリテ
ィ演算処理が行われると共に、選択部３７からは第１の
フリップフロップ３３の出力であるパリティビット比較
結果Ｑ７が選択出力されることになる。

【００３８】パリティ演算をしているフレームについて
は１ビットのデータを示すクロック（ビットクロック信
号）を、パリティビットの比較を行なうフレームではパ
リティビットの位置を示すタイミング信号を、第１、第
２のフリップフロップ３３、３６にクロック入力する。

【００３９】そして、選択部３７は、フレーム毎にパリ
ティ演算と比較をフレーム毎に交互に行なっている第１
及び第２のフリップフロップ３３と３６のうち、パリテ
ィビット比較結果を保持している側（パリティ演算を行
なっていない側）を選択して出力する。

【００４０】以上、本発明を上記実施形態に即して説明
したが、上記回路構成は実施形態を説明するためのもの
であり、本発明は上記形態にのみ限定されず、本発明の
原理に準ずる各種形態を含むことは勿論である。

【００４１】

【発明の効果】以上説明したように、本発明は、パリテ
ィ演算とパリティビット比較を同一回路で行うようにし
たことにより、演算結果を保持しパリティビットと比較
するためのフリップフロップを削減し、特に複数の伝送
信号路のパリティ監視方式において、回路規模を特段に
縮減するという顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るパリティチェック回
路方式の構成を示すブロック図である。

【図２】本発明の一実施形態に係るパリティチェック回
路方式の回路構成の一例を示す図である。

【図３】本発明の一実施形態に係るパリティチェック回
路方式の動作を模式的に説明するためのタイミング模式
図である。

【図４】従来のパリティチェック回路方式の構成を示す
ブロック図である。

【図５】従来のパリティチェック回路についての回路構
成の一例を示した図である。

【符号の説明】

１１、１２ パリティ演算回路／パリティビット比較回
路 １３ 選択部 ２１ パリティ演算回路 ２２ 演算結果保持部 ２３ パリティビット比較回路 ３１、３４ 論理積ゲート ３２、３５ 排他的論理和ゲート ３３、３６ フリップフロップ ３７ 選択部 ５１ 論理積ゲート ５２、５５ 排他的論理和ゲート ５３、５４、５６ フリップフロップ ＣＬＫ クロック信号 ＣＬＫ１ フリップフロップ３３のクロック信号 ＣＬＫ２ フリップフロップ３６のクロック信号 Ｄ 入力データ（伝送信号） ＤＡＴＡ 伝送信号 ＦＰ フレームパルス Ｐ１ 前フレームのパリティビット ＱＡ フリップフロップ３３の出力 ＱＢ フリップフロップ３６の出力 ｔ１〜ｔ６、Ｔ１〜Ｔ６ 伝送信号（ビットデータ）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】伝送信号の１フレームがｎ個のタイムスロ
   ットからなりｎ−１個のタイムスロットに亘り演算した
   パリティ演算結果を、次に続くｎ番目のタイムスロット
   に挿入されて伝送されるパリティビットと比較しパリテ
   ィチェック結果として出力するパリティチェック回路方
   式において、 前記伝送信号を並列に入力しパリティ演算及びパリティ
   ビット比較を行なう手段を二系統備えると共に、 前記二系統のパリティ演算及びパリティビット比較を行
   なう手段の出力を入力し、いずれか一方を選択してパリ
   ティチェック結果として出力する選択手段を備え、 前記二系統のパリティ演算及びパリティビット比較を行
   なう手段が、フレームパルス信号と、前回のタイムスロットまでのパ
   リティ演算結果を保持する保持回路の出力とを入力し、
   前記フレーム同期信号がアクティブ時前記保持回路の出
   力を出力端に伝達出力する論理積回路と、 前記論理積回路の出力と前記伝送路信号と入力しこれら
   を比較する排他的論理和回路と 、を備え、 前記保持回路の入力端には前記排他的論理和回路の出力
   端が接続され、 一のフレーム期間で 一の系統がパリティ演算を行う時
   は、前記一の系統の保持回路にはタイムスロット毎にビ
   ットクロックが供給されて前記排他的論理和回路の出力
   をラッチしこれを前記論理積回路に帰還させ、前記一のフレーム期間において他の系統では、前記伝送
   路信号のパリティビットのタイムロットに同期して前記
   保持回路に保持されている前回のタイムスロットまでの
   パリティ演算結果と前記伝送路信号のパリティビットと
   の比較を前記排他的論理和回路で行ったパリティビット
   比較結果を前記保持回路が保持出力し前記選択手段を介
   して出力され 、 １フレーム毎に前記二系統間でパリティ演算処理とパリ
   ティビット比較処理を交互に行なうことを特徴とするパ
   リティチェック回路方式。