JP2697552B2 - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
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- JP2697552B2 JP2697552B2 JP5097651A JP9765193A JP2697552B2 JP 2697552 B2 JP2697552 B2 JP 2697552B2 JP 5097651 A JP5097651 A JP 5097651A JP 9765193 A JP9765193 A JP 9765193A JP 2697552 B2 JP2697552 B2 JP 2697552B2
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- 238000001514 detection method Methods 0.000 title claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ｎビットからなるワー
ドｍ個で１フレームを構成するディジタル伝送方式で、
送信端で各ワードの第ｉビットについて独立にパリティ
を計数し、１フレーム当たり合計ｎ個のパリティビット
を次のフレームのタイムスロットを用いて重畳伝送し、
受信端で同様にパリティを計数し、送信端より重畳伝送
されたパリティビットと比較することにより伝送路の符
号誤りを監視する方式において、受信端で符号誤りを検
出する回路に関する。
ドｍ個で１フレームを構成するディジタル伝送方式で、
送信端で各ワードの第ｉビットについて独立にパリティ
を計数し、１フレーム当たり合計ｎ個のパリティビット
を次のフレームのタイムスロットを用いて重畳伝送し、
受信端で同様にパリティを計数し、送信端より重畳伝送
されたパリティビットと比較することにより伝送路の符
号誤りを監視する方式において、受信端で符号誤りを検
出する回路に関する。
【０００２】
【従来の技術】図３は、従来の符号誤り検出回路の１例
を示すブロック図である。
を示すブロック図である。
【０００３】図３において、前記パリティ計数回路１
は、ｎビットのシフトレジスタ２を有し、受信データ１
０とシフトレジスタ出力（即ちｎビット前の受信デー
タ）１６とのＥＸ−ＯＲをとることによって受信データ
の各ワードの第ｉビットについて独立にパリティを計数
する。また、パリティ計数回路１は、パリティ計数範囲
の先頭を示すクリアパルス９を入力し、計数範囲の先頭
で前フレームでのｎビットの計数結果をクリアし、新た
にパリティの計数を開始するためのＡＮＤゲート４と、
１フレーム内のパリティ計数範囲を示す計数制御信号１
１を入力し、受信データの非計数区間のビットに対して
はパリティの計数を止めるためのＡＮＤゲート５を有す
る。
は、ｎビットのシフトレジスタ２を有し、受信データ１
０とシフトレジスタ出力（即ちｎビット前の受信デー
タ）１６とのＥＸ−ＯＲをとることによって受信データ
の各ワードの第ｉビットについて独立にパリティを計数
する。また、パリティ計数回路１は、パリティ計数範囲
の先頭を示すクリアパルス９を入力し、計数範囲の先頭
で前フレームでのｎビットの計数結果をクリアし、新た
にパリティの計数を開始するためのＡＮＤゲート４と、
１フレーム内のパリティ計数範囲を示す計数制御信号１
１を入力し、受信データの非計数区間のビットに対して
はパリティの計数を止めるためのＡＮＤゲート５を有す
る。
【０００４】前記ＡＮＤゲート４，５の出力１３，１４
は、ＥＸ−ＯＲゲート３にあたえられ、かつ、このＥＸ
−ＯＲゲート３の出力１５は前記シフトレジスタ２に与
えられる。
は、ＥＸ−ＯＲゲート３にあたえられ、かつ、このＥＸ
−ＯＲゲート３の出力１５は前記シフトレジスタ２に与
えられる。
【０００５】前記パリティ計数回路１によって所定の計
数範囲について計数したｎビットの計数結果をｎビット
の保持回路７で保持する。一方、受信データをｎビット
のシフトレジスタ６に入力し、フレーム中に重畳された
パリティビットをタイミングパルス１２によって指示さ
れたタイミングで保持する。前記シフトレジスタ６の出
力１８および保持回路７の出力は、それぞれｎ個のＥＸ
ーＯＲゲート８に与えられ、このＥＸーＯＲゲート８の
出力端子から誤り検出信号が出力される。即ち、受信端
でのパリティ計数結果と送信端でのパリティ計数結果と
を比較し、これを誤り検出結果として出力する。
数範囲について計数したｎビットの計数結果をｎビット
の保持回路７で保持する。一方、受信データをｎビット
のシフトレジスタ６に入力し、フレーム中に重畳された
パリティビットをタイミングパルス１２によって指示さ
れたタイミングで保持する。前記シフトレジスタ６の出
力１８および保持回路７の出力は、それぞれｎ個のＥＸ
ーＯＲゲート８に与えられ、このＥＸーＯＲゲート８の
出力端子から誤り検出信号が出力される。即ち、受信端
でのパリティ計数結果と送信端でのパリティ計数結果と
を比較し、これを誤り検出結果として出力する。
【０００６】
【発明が解決しようとする課題】従来の符号誤り検出回
路では、パリティ計数回路でｎ個のフリップフロップ
を、計数結果を保持するためにｎビットのフリップフロ
ップを、さらに、パリティビットを保持するためにｎビ
ットのフリップフロップを必要とし、合計３×ｎ個のフ
リップフロップを要するから、処理するディジタル信号
のビットレートが高くなり、これに伴ってパリティビッ
トのビット数（ｎ）が多くなるとそれだけ回路規模が増
大する。
路では、パリティ計数回路でｎ個のフリップフロップ
を、計数結果を保持するためにｎビットのフリップフロ
ップを、さらに、パリティビットを保持するためにｎビ
ットのフリップフロップを必要とし、合計３×ｎ個のフ
リップフロップを要するから、処理するディジタル信号
のビットレートが高くなり、これに伴ってパリティビッ
トのビット数（ｎ）が多くなるとそれだけ回路規模が増
大する。
【０００７】本発明の課題は、回路規模を小さくするこ
とができる符号誤り検出回路を提供することにある。
とができる符号誤り検出回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、ｎビッ
トからなるワードｍ個で構成される１フレームの各ワー
ドの第ｉビットについて独立にパリティを計数し、１フ
レーム当たり合計ｎ個のパリティビットを次フレームの
特定タイムスロットを用いて重畳するディジタル伝送方
式に使用される符号誤り検出回路において、受信端で、
受信データに対してパリティ計数の実行をタイムスロッ
ト毎に制御する計数制御入力および内部で保持された計
数結果をクリアするためのクリア入力を有する２組のパ
リティ計数回路と、受信データに対するパリティ計数範
囲を指示する計数制御信号（ＣＡＬＣ）、および、前記
パリティビットの位置を指示するパリティ指示信号（Ｐ
ＴＩＭ）の２種類の信号を、２組の前記パリティ計数回
路の各計数制御入力に、フレーム毎に選択して入力する
ように制御するための指示入力手段と、パリティ計数結
果とパリティビットとの比較結果を２組の前記パリティ
計数回路から１フレーム毎に交互に取り出すための結果
出力手段とを有し、符号誤り検出結果として該結果出力
手段が比較結果を出力することを特徴とする符号誤り検
出回路が得られる。
トからなるワードｍ個で構成される１フレームの各ワー
ドの第ｉビットについて独立にパリティを計数し、１フ
レーム当たり合計ｎ個のパリティビットを次フレームの
特定タイムスロットを用いて重畳するディジタル伝送方
式に使用される符号誤り検出回路において、受信端で、
受信データに対してパリティ計数の実行をタイムスロッ
ト毎に制御する計数制御入力および内部で保持された計
数結果をクリアするためのクリア入力を有する２組のパ
リティ計数回路と、受信データに対するパリティ計数範
囲を指示する計数制御信号（ＣＡＬＣ）、および、前記
パリティビットの位置を指示するパリティ指示信号（Ｐ
ＴＩＭ）の２種類の信号を、２組の前記パリティ計数回
路の各計数制御入力に、フレーム毎に選択して入力する
ように制御するための指示入力手段と、パリティ計数結
果とパリティビットとの比較結果を２組の前記パリティ
計数回路から１フレーム毎に交互に取り出すための結果
出力手段とを有し、符号誤り検出結果として該結果出力
手段が比較結果を出力することを特徴とする符号誤り検
出回路が得られる。
【０００９】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１は、本発明の一実施例を示すブロック
図である。
図である。
【００１１】図１に示すように、パリティ計数回路５０
は、ｎビットのシフトレジスタ５２と、パリティ計数用
のＥＸ−ＯＲゲート５４と、２つのＡＮＤゲート５６，
５８とを有する。パリティ計数回路５１は、ｎビットの
シフトレジスタ５３と、パリティ計数用のＥＸ−ＯＲゲ
ート５５と、２つのＡＮＤゲート５７，５９とを有す
る。
は、ｎビットのシフトレジスタ５２と、パリティ計数用
のＥＸ−ＯＲゲート５４と、２つのＡＮＤゲート５６，
５８とを有する。パリティ計数回路５１は、ｎビットの
シフトレジスタ５３と、パリティ計数用のＥＸ−ＯＲゲ
ート５５と、２つのＡＮＤゲート５７，５９とを有す
る。
【００１２】受信データに対してフレーム内のパリティ
計数範囲を指示する信号ＣＡＬＣ６７とフレーム内のパ
リティビットの位置を指示する信号ＰＴＩＭ６８を受
け、指示入力手段となるセレクタ６０，６１は選択した
信号７０，７１を出力する。セレクタ６０は、フレーム
毎にレベルの変化する２フレーム周期の制御信号（ＳＥ
Ｌ）６９を直接に受けて制御される。セレクタ６１は、
フレーム毎にレベルの変化する２フレーム周期の制御信
号（ＳＥＬ）６９をインバータ８１を介して受けて制御
される。
計数範囲を指示する信号ＣＡＬＣ６７とフレーム内のパ
リティビットの位置を指示する信号ＰＴＩＭ６８を受
け、指示入力手段となるセレクタ６０，６１は選択した
信号７０，７１を出力する。セレクタ６０は、フレーム
毎にレベルの変化する２フレーム周期の制御信号（ＳＥ
Ｌ）６９を直接に受けて制御される。セレクタ６１は、
フレーム毎にレベルの変化する２フレーム周期の制御信
号（ＳＥＬ）６９をインバータ８１を介して受けて制御
される。
【００１３】前記ＡＮＤゲート５６は、ｎビット幅の２
フレーム周期で入力されるｎビットシフトレジスタのク
リア用パルス（ＣＬＲ１）６５と、シフトレジスタ５２
の出力７８を受ける。前記ＡＮＤゲート５８は、信号デ
ータ（ＤＡＴＡ）６４と、前記セレクタ６０からの信号
７０を受ける。前記ＥＸ−ＯＲゲート５４は、ＡＮＤゲ
ート５６，５８の出力を受ける。このＥＸ−ＯＲゲート
５４の出力７６は、前記シフトレジスタ５２に与えられ
る。
フレーム周期で入力されるｎビットシフトレジスタのク
リア用パルス（ＣＬＲ１）６５と、シフトレジスタ５２
の出力７８を受ける。前記ＡＮＤゲート５８は、信号デ
ータ（ＤＡＴＡ）６４と、前記セレクタ６０からの信号
７０を受ける。前記ＥＸ−ＯＲゲート５４は、ＡＮＤゲ
ート５６，５８の出力を受ける。このＥＸ−ＯＲゲート
５４の出力７６は、前記シフトレジスタ５２に与えられ
る。
【００１４】前記ＡＮＤゲート５７は、ｎビット幅の２
フレーム周期で入力されるｎビットシフトレジスタのク
リア用パルス（ＣＬＲ１）６６と、シフトレジスタ５３
の出力７９を受ける。前記ＡＮＤゲート５９は、信号デ
ータ（ＤＡＴＡ）６４と、前記セレクタ６１からの信号
７１を受ける。前記ＥＸ−ＯＲゲート５５は、ＡＮＤゲ
ート５７，５９の出力を受ける。このＥＸ−ＯＲゲート
５５の出力７７は、前記シフトレジスタ５３に与えられ
る。
フレーム周期で入力されるｎビットシフトレジスタのク
リア用パルス（ＣＬＲ１）６６と、シフトレジスタ５３
の出力７９を受ける。前記ＡＮＤゲート５９は、信号デ
ータ（ＤＡＴＡ）６４と、前記セレクタ６１からの信号
７１を受ける。前記ＥＸ−ＯＲゲート５５は、ＡＮＤゲ
ート５７，５９の出力を受ける。このＥＸ−ＯＲゲート
５５の出力７７は、前記シフトレジスタ５３に与えられ
る。
【００１５】前記シフトレジスタ５２，５３の出力７
８，７９は、結果出力手段となるセレクタ６２に与えら
れる。また、セレクタ６２は、フレーム毎にレベルの変
化する２フレーム周期の制御信号（ＳＥＬ）６９をイン
バータ８１を介して受けて制御される。セレクタ６２の
出力端子から誤り検出信号８０が出力される。
８，７９は、結果出力手段となるセレクタ６２に与えら
れる。また、セレクタ６２は、フレーム毎にレベルの変
化する２フレーム周期の制御信号（ＳＥＬ）６９をイン
バータ８１を介して受けて制御される。セレクタ６２の
出力端子から誤り検出信号８０が出力される。
【００１６】次に、本発明の符号誤り検出回路の動作の
説明を図２のタイミングチャートにに基いて説明する。
図２において斜線部分はパリティ計数範囲を示してお
り、格子状線を付した部分は誤り検出信号を出力する範
囲を示している。
説明を図２のタイミングチャートにに基いて説明する。
図２において斜線部分はパリティ計数範囲を示してお
り、格子状線を付した部分は誤り検出信号を出力する範
囲を示している。
【００１７】図２に示すように、フレーム１の先頭にお
いてクリア用パルス６５によってパリティ計数回路５０
のｎビットのシフトレジスタ５２がクリアされる。パリ
ティ計数回路５０の計数制御入力に入力されるセレクタ
６０からの信号７０に従って、パリティの計数を行う。
即ち、フレーム１では、フレーム１内のパリティ計数範
囲について計数を行い、フレーム２では、フレーム先頭
からパリティ計数を止め、フレーム１での計数結果を保
持するが、パリティビットに対してのみ計数を行う。こ
れは、即ちフレーム１での計数結果とフレーム２に重畳
されたパリティビットとの比較をすることとなる。この
比較結果がさらに、フレーム３の先頭まで保持される。
パリティ計数回路５０では以上の動作を２フレーム周期
で行う。
いてクリア用パルス６５によってパリティ計数回路５０
のｎビットのシフトレジスタ５２がクリアされる。パリ
ティ計数回路５０の計数制御入力に入力されるセレクタ
６０からの信号７０に従って、パリティの計数を行う。
即ち、フレーム１では、フレーム１内のパリティ計数範
囲について計数を行い、フレーム２では、フレーム先頭
からパリティ計数を止め、フレーム１での計数結果を保
持するが、パリティビットに対してのみ計数を行う。こ
れは、即ちフレーム１での計数結果とフレーム２に重畳
されたパリティビットとの比較をすることとなる。この
比較結果がさらに、フレーム３の先頭まで保持される。
パリティ計数回路５０では以上の動作を２フレーム周期
で行う。
【００１８】パリティ計数回路５１では、パリティ計数
回路５０のフレーム１，２での動作をフレーム２，３で
同様に行う。即ち、各パリティ計数回路５０，５１の２
フレーム周期の動作であるパリティの計数及び計数結果
とパリティビットとの比較の２つの動作を２つの計数回
路で交互に行うことになる。セレクタ６２の出力から
は、比較結果を保持している方のパリティ計数回路の出
力を選択して本回路の出力（ＯＵＴ）としているため、
毎フレーム比較結果、即ち、符号誤りの有無を出力す
る。
回路５０のフレーム１，２での動作をフレーム２，３で
同様に行う。即ち、各パリティ計数回路５０，５１の２
フレーム周期の動作であるパリティの計数及び計数結果
とパリティビットとの比較の２つの動作を２つの計数回
路で交互に行うことになる。セレクタ６２の出力から
は、比較結果を保持している方のパリティ計数回路の出
力を選択して本回路の出力（ＯＵＴ）としているため、
毎フレーム比較結果、即ち、符号誤りの有無を出力す
る。
【００１９】
【発明の効果】本発明の符号誤り検出回路は、従来の回
路構成では３×ｎ個のフリップフロップを必要としたの
に対して、２×ｎ個のフリップフロップで構成でき、誤
り検出能力を全くおとすことなく、回路規模を従来に比
べておよそ２／３とすることができる。
路構成では３×ｎ個のフリップフロップを必要としたの
に対して、２×ｎ個のフリップフロップで構成でき、誤
り検出能力を全くおとすことなく、回路規模を従来に比
べておよそ２／３とすることができる。
【図１】本発明による符号誤り検出回路の１実施例を示
すブロック図である。
すブロック図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】従来の符号誤り検出回路の１例を示すブロック
図である。
図である。
１，５０，５１ パリティ計数回路 ２，６，５２，５３ シフトレジスタ ７ 保持回路 ６０，６１，６２ セレクタ ８ ＥＸ−ＯＲゲート ３，５４，５５ ＥＸ−ＯＲゲート ４，５，５６，５７，５８，５９ ＡＮＤゲート ８１ インバータ １０，６４ 受信データ １１ 計数制御信号 ６７ パルス １２，６８ パルス ２０，８０ 誤り検出信号
Claims (2)
- 【請求項１】ｎビットからなるワードｍ個で構成される
１フレームの各ワードの第ｉビットについて独立にパリ
ティを計数し、１フレーム当たり合計ｎ個のパリティビ
ットを次フレームの特定タイムスロットを用いて重畳す
るディジタル伝送方式に使用される符号誤り検出回路に
おいて、受信端で、受信データに対してパリティ計数の
実行をタイムスロット毎に制御する計数制御入力および
内部で保持された計数結果をクリアするためのクリア入
力を有する２組のパリティ計数回路と、受信データに対
するパリティ計数範囲を指示する計数制御信号（ＣＡＬ
Ｃ）、および、前記パリティビットの位置を指示するパ
リティ指示信号（ＰＴＩＭ）の２種類の信号を、２組の
前記パリティ計数回路の各計数制御入力に、フレーム毎
に選択して入力するように制御するための指示入力手段
と、パリティ計数結果とパリティビットとの比較結果を
２組の前記パリティ計数回路から１フレーム毎に交互に
取り出すための結果出力手段とを有し、符号誤り検出結
果として該結果出力手段が比較結果を出力することを特
徴とする符号誤り検出回路。 - 【請求項２】 請求項１に記載の符号誤り検出回路にお
いて、前記パリティ計数回路は、ｎビットのシフトレジ
スタと、このシフトレジスタの出力と前記クリア入力を
受ける第１のＡＮＤゲートと、前記受信データと前記パ
リティ指示信号とを受ける第２のＡＮＤゲートと、前記
第１と第２のＡＮＤゲートの出力を受けて出力を前記シ
フトレジスタに与えるＥＸ−ＯＲゲートとを有すること
を特徴とする符号誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097651A JP2697552B2 (ja) | 1993-04-23 | 1993-04-23 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097651A JP2697552B2 (ja) | 1993-04-23 | 1993-04-23 | 符号誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311051A JPH06311051A (ja) | 1994-11-04 |
| JP2697552B2 true JP2697552B2 (ja) | 1998-01-14 |
Family
ID=14197997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5097651A Expired - Lifetime JP2697552B2 (ja) | 1993-04-23 | 1993-04-23 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697552B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937097B2 (ja) * | 1995-10-27 | 1999-08-23 | 日本電気株式会社 | パリティチェック回路方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223231A (ja) * | 1985-07-23 | 1987-01-31 | Fujitsu Ltd | パリテイ計数回路 |
-
1993
- 1993-04-23 JP JP5097651A patent/JP2697552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06311051A (ja) | 1994-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |