JPH0450777B2 - - Google Patents
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- Publication number
- JPH0450777B2 JPH0450777B2 JP56195555A JP19555581A JPH0450777B2 JP H0450777 B2 JPH0450777 B2 JP H0450777B2 JP 56195555 A JP56195555 A JP 56195555A JP 19555581 A JP19555581 A JP 19555581A JP H0450777 B2 JPH0450777 B2 JP H0450777B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- frame synchronization
- complementary code
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル通信、特に符号変換された
PCMパルス列のフレーム同期信号検出方式に関
する。
PCMパルス列のフレーム同期信号検出方式に関
する。
一般に多重化されたPCM信号の伝送にはフレ
ーム同期信号が付加され、受信側における多重分
離に用いられる。フレーム同期信号は数10ビツト
について１個付加されるのみであるので、従来は
受信側においてフレーム同期信号を検出するの
に、すべてのタイムスロツトを掃引せねばならず
長時間を要するという問題点があつた。
ーム同期信号が付加され、受信側における多重分
離に用いられる。フレーム同期信号は数10ビツト
について１個付加されるのみであるので、従来は
受信側においてフレーム同期信号を検出するの
に、すべてのタイムスロツトを掃引せねばならず
長時間を要するという問題点があつた。
一方デイジタル信号は伝送する信号の内容によ
つては「０」または「１」の連続となりNRZ信
号の場合タイミング成分がなくなるので、中継回
路に負担をかけることになる。このため数ビツト
で構成される１ブロツクごとに補符号信号を加え
信号のバランスをとることが試みられている。
つては「０」または「１」の連続となりNRZ信
号の場合タイミング成分がなくなるので、中継回
路に負担をかけることになる。このため数ビツト
で構成される１ブロツクごとに補符号信号を加え
信号のバランスをとることが試みられている。
上述のデイジタルPCM信号については第１図
ないし第３図を用いて説明する。第１図は伝送さ
れるデイジタル信号をｍビツトずつのブロツクに
分け、各ブロツクの間に補符号信号Ｃを挿入した
状態を示す。各ブロツクはB1ないしBnと呼称さ
れ、B1からBnの間に１個のフレーム同期信号が
挿入されている。B1ないしBnのブロツクは繰返
し伝送されブロツク中のｍビツトに含まれるデー
タを送る。補符号信号Ｃは或規則に従つて作られ
付加され、例えば補符号信号より２つ前に伝送さ
れて来る信号と相補的な関係にある信号（一方が
「０」であれば他方は「１」）が用いられる。第２
図には上述の関係が図示されている。第３図には
補符号信号Ｃとフレーム同期信号Ｆの関係が説明
されている。フレーム同期信号Ｆは補符号信号Ｃ
に対し常にあらかじめ定められた位置にある。第
３図上段にｆで示される位置はフレーム同期信号
Ｆの挿入されるべき位置を表わしているが、フレ
ーム同期信号Ｆは各ブロツクごとに挿入されては
おらず、或複数個のブロツクに対し１個存在する
のみである。従つてｆの位置すべてにフレーム同
期信号が挿入されてはおらず、第３図下段に示す
ような位置に配置される。
ないし第３図を用いて説明する。第１図は伝送さ
れるデイジタル信号をｍビツトずつのブロツクに
分け、各ブロツクの間に補符号信号Ｃを挿入した
状態を示す。各ブロツクはB1ないしBnと呼称さ
れ、B1からBnの間に１個のフレーム同期信号が
挿入されている。B1ないしBnのブロツクは繰返
し伝送されブロツク中のｍビツトに含まれるデー
タを送る。補符号信号Ｃは或規則に従つて作られ
付加され、例えば補符号信号より２つ前に伝送さ
れて来る信号と相補的な関係にある信号（一方が
「０」であれば他方は「１」）が用いられる。第２
図には上述の関係が図示されている。第３図には
補符号信号Ｃとフレーム同期信号Ｆの関係が説明
されている。フレーム同期信号Ｆは補符号信号Ｃ
に対し常にあらかじめ定められた位置にある。第
３図上段にｆで示される位置はフレーム同期信号
Ｆの挿入されるべき位置を表わしているが、フレ
ーム同期信号Ｆは各ブロツクごとに挿入されては
おらず、或複数個のブロツクに対し１個存在する
のみである。従つてｆの位置すべてにフレーム同
期信号が挿入されてはおらず、第３図下段に示す
ような位置に配置される。
本発明は、該補符号信号を利用してフレーム同
期信号を迅速に検出しようとするものである。
期信号を迅速に検出しようとするものである。
本発明の目的は、従来方式の問題点にかんが
み、補符号信号に対するブロツク同期をとり、次
いで該補符号信号に対し所定の位置にあるフレー
ム同期信号を検出するという着想に基づき、フレ
ーム同期信号を迅速に検出することにある。
み、補符号信号に対するブロツク同期をとり、次
いで該補符号信号に対し所定の位置にあるフレー
ム同期信号を検出するという着想に基づき、フレ
ーム同期信号を迅速に検出することにある。
本発明においては、複数ビツトで構成される各
ブロツクごとに１つの補符号信号、および該ブロ
ツクの複数個ごとに該補符号信号に対し所定の位
置にあるフレーム信号を付加して伝送されるデイ
ジタル信号のフレーム同期信号検出方式におい
て、該補符号信号における極性の反転する信号を
検出してブロツク同期をとり、次いで該複数個の
ブロツクの補符号信号に対し所定の位置に加えら
れているフレーム同期信号を検出するようにした
フレーム同期信号検出方式が提供される。
ブロツクごとに１つの補符号信号、および該ブロ
ツクの複数個ごとに該補符号信号に対し所定の位
置にあるフレーム信号を付加して伝送されるデイ
ジタル信号のフレーム同期信号検出方式におい
て、該補符号信号における極性の反転する信号を
検出してブロツク同期をとり、次いで該複数個の
ブロツクの補符号信号に対し所定の位置に加えら
れているフレーム同期信号を検出するようにした
フレーム同期信号検出方式が提供される。
本発明の一実施例としてのフレーム同期信号検
出方式を行なう装置のブロツク回路図が第４図に
示される。本装置はビツト同期回路１、ブロツク
同期回路２、およびフレーム同期回路３より構成
される。
出方式を行なう装置のブロツク回路図が第４図に
示される。本装置はビツト同期回路１、ブロツク
同期回路２、およびフレーム同期回路３より構成
される。
ビツト同期回路１は知られた回路であつて第６
図ａに示されるようなデイジタル信号から第６図
ｂのようなクロツク信号（CLK）を得るための
ものである。
図ａに示されるようなデイジタル信号から第６図
ｂのようなクロツク信号（CLK）を得るための
ものである。
ブロツク同期回路２は第５図に回路図の一例が
示される。この回路は補符号信号を含めて１ブロ
ツクが８ビツトで構成されている場合である。入
力端子５１から供給されるデイジタル信号の１ブ
ロツクはレジスタ２１ないし２８に送り込まれ、
各レジスタの出力は排他的OR回路３１ないし３
８に接続されている。入力端子５３にはビツト同
期回路１の出力であるクロツク信号が供給され分
周回路４１に加えられる。分周回路４１において
はクロツク信号を1/8に分周する。分周回路４１
の出力は遅延回路４２に加えられクロツク周期の
整数倍の時間遅延される。遅延回路４２の出力は
AND回路４３および４５の一方の入力端子にそ
れぞれ接続され、AND回路４３の他の入力端子
は排他的OR回路３８の出力に接続される。AND
回路４３の出力はカウンタ４４に供給され、カウ
ンタ出力はAND回路４５の他の入力端子に接続
され、AND回路４５の出力は出力端子５２へ接
続される。
示される。この回路は補符号信号を含めて１ブロ
ツクが８ビツトで構成されている場合である。入
力端子５１から供給されるデイジタル信号の１ブ
ロツクはレジスタ２１ないし２８に送り込まれ、
各レジスタの出力は排他的OR回路３１ないし３
８に接続されている。入力端子５３にはビツト同
期回路１の出力であるクロツク信号が供給され分
周回路４１に加えられる。分周回路４１において
はクロツク信号を1/8に分周する。分周回路４１
の出力は遅延回路４２に加えられクロツク周期の
整数倍の時間遅延される。遅延回路４２の出力は
AND回路４３および４５の一方の入力端子にそ
れぞれ接続され、AND回路４３の他の入力端子
は排他的OR回路３８の出力に接続される。AND
回路４３の出力はカウンタ４４に供給され、カウ
ンタ出力はAND回路４５の他の入力端子に接続
され、AND回路４５の出力は出力端子５２へ接
続される。
排他的OR回路３１ないし３７の出力の接続先
については排他的OR回路３８の出力を処理する
回路と同様であるので第５図においては記載が省
略されている。すなわち、分周回路４１について
は共通に１個あればよいが遅延回路、２個の
AND回路およびカウンタについては各排他的OR
回路の出力回路にそれぞれ必要である。遅延回路
については各回路について１クロツク周期ずつ順
次遅延時間が異なるように遅延時間が選ばれてい
る。
については排他的OR回路３８の出力を処理する
回路と同様であるので第５図においては記載が省
略されている。すなわち、分周回路４１について
は共通に１個あればよいが遅延回路、２個の
AND回路およびカウンタについては各排他的OR
回路の出力回路にそれぞれ必要である。遅延回路
については各回路について１クロツク周期ずつ順
次遅延時間が異なるように遅延時間が選ばれてい
る。
第５図のブロツク同期回路の動作について説明
する。入力端子５１へ供給されたデイジタル信号
の補符号信号を含む１ブロツク（本例では８ビツ
ト）はレジスタ２１ないし２８へ伝送順に１ビツ
トずつセツトされ、この動作は繰返される。上記
のセツトされたレジスタについて１つおいて隣り
合う組（レジスタ２１と２３、２２と２４、２３
と２５、２４と２６、２５と２７、２６と２８、
２７と２１、２８と２２）の出力の排他的論理和
が「１」であれば、その組に補符号信号が含まれ
ている可能性が判明する。従つて排他的論理和
と、クロツク信号を分周し、現在補符号信号の有
無を調べているブロツク中の該当するビツト時間
に対応する遅延された分周パルスとの論理積が
「１」となる回数を計数し所定の時間内に所定の
計数値に達すれば該分周パルスのタイミングに補
符号信号が存在すると判定する。
する。入力端子５１へ供給されたデイジタル信号
の補符号信号を含む１ブロツク（本例では８ビツ
ト）はレジスタ２１ないし２８へ伝送順に１ビツ
トずつセツトされ、この動作は繰返される。上記
のセツトされたレジスタについて１つおいて隣り
合う組（レジスタ２１と２３、２２と２４、２３
と２５、２４と２６、２５と２７、２６と２８、
２７と２１、２８と２２）の出力の排他的論理和
が「１」であれば、その組に補符号信号が含まれ
ている可能性が判明する。従つて排他的論理和
と、クロツク信号を分周し、現在補符号信号の有
無を調べているブロツク中の該当するビツト時間
に対応する遅延された分周パルスとの論理積が
「１」となる回数を計数し所定の時間内に所定の
計数値に達すれば該分周パルスのタイミングに補
符号信号が存在すると判定する。
フレーム同期回路３は補符号信号のタイミング
からフレーム同期信号を検出する回路である。前
述のブロツク同期回路２により補符号信号のタイ
ミングが得られると、フレーム同期信号は補符号
信号に対し、あらかじめ定められた位置にあるか
ら、フレーム同期回路３は補符号信号のタイミン
グからある定められたクロツク周期の整数倍時間
遅れた時刻に伝送される信号を取り出し、取り出
された信号について、その規則性（例えば交互に
「１」、「０」を繰返すなど）を、あらかじめ定め
られたフレーム同期信号の配列の規則と照合し合
致が得られたならば、その取り出された信号のタ
イミングでフレーム同期信号が伝送されているこ
とがわかり、フレーム同期信号が得られる。上述
のフレーム同期回路３に用いられる回路は知られ
た回路の集合体であるので具体的な回路について
の記載は省略する。
からフレーム同期信号を検出する回路である。前
述のブロツク同期回路２により補符号信号のタイ
ミングが得られると、フレーム同期信号は補符号
信号に対し、あらかじめ定められた位置にあるか
ら、フレーム同期回路３は補符号信号のタイミン
グからある定められたクロツク周期の整数倍時間
遅れた時刻に伝送される信号を取り出し、取り出
された信号について、その規則性（例えば交互に
「１」、「０」を繰返すなど）を、あらかじめ定め
られたフレーム同期信号の配列の規則と照合し合
致が得られたならば、その取り出された信号のタ
イミングでフレーム同期信号が伝送されているこ
とがわかり、フレーム同期信号が得られる。上述
のフレーム同期回路３に用いられる回路は知られ
た回路の集合体であるので具体的な回路について
の記載は省略する。
本実施例においては、まず１ブロツク中の補符
号信号のタイミングを検出し、次いで補符号信号
を基準としてフレーム同期信号を検出するという
２段階の動作を行なうが、各階段の検出方式が迅
速にでき、１段階でフレーム同期信号を検出する
方式に比べすべてのタイムスロツトを掃引する必
要がなく検出時間の短縮が可能である。
号信号のタイミングを検出し、次いで補符号信号
を基準としてフレーム同期信号を検出するという
２段階の動作を行なうが、各階段の検出方式が迅
速にでき、１段階でフレーム同期信号を検出する
方式に比べすべてのタイムスロツトを掃引する必
要がなく検出時間の短縮が可能である。
本発明によれば、フレーム同期信号を迅速に検
出することができる。
出することができる。
第１図はPCM信号の構成を説明する図、第２
図は第１図のPCM信号の補符号信号を説明する
図、第３図は第１図のPCM信号のフレーム同期
信号を説明する図、第４図は本発明の一実施例と
してのフレーム同期信号検出方式を行なう装置の
ブロツク回路図、第５図は第４図の装置における
ブロツク同期回路の回路図、第６図は第４図の装
置におけるビツト同期回路の動作を説明する波形
図である。 １……ビツト同期回路、２……ブロツク同期回
路、３……フレーム同期回路、１１……入力端
子、２１，２２，２３，２４，２５，２６，２
７，２８……レジスタ、３１，３２，３３，３
４，３５，３６，３７，３８……排他的OR回
路、４１……分周回路、４２……遅延回路、４３
……AND回路、４４……カウンタ、４５……
AND回路、５１……入力端子、５２……出力端
子、５３……クロツク入力端子。
図は第１図のPCM信号の補符号信号を説明する
図、第３図は第１図のPCM信号のフレーム同期
信号を説明する図、第４図は本発明の一実施例と
してのフレーム同期信号検出方式を行なう装置の
ブロツク回路図、第５図は第４図の装置における
ブロツク同期回路の回路図、第６図は第４図の装
置におけるビツト同期回路の動作を説明する波形
図である。 １……ビツト同期回路、２……ブロツク同期回
路、３……フレーム同期回路、１１……入力端
子、２１，２２，２３，２４，２５，２６，２
７，２８……レジスタ、３１，３２，３３，３
４，３５，３６，３７，３８……排他的OR回
路、４１……分周回路、４２……遅延回路、４３
……AND回路、４４……カウンタ、４５……
AND回路、５１……入力端子、５２……出力端
子、５３……クロツク入力端子。
Claims (1)
- １ 複数ビツトで構成される各ブロツクごとに１
つの補符号信号、および該ブロツクの複数個ごと
に該補符号信号に対し所定の位置にあるフレーム
信号を付加して伝送されるデイジタル信号のフレ
ーム同期信号検出方式において、該補符号信号に
おける極性の反転する信号を検出してブロツク同
期をとり、次いで該複数個のブロツクの補符号信
号に対し所定の位置に加えられているフレーム同
期信号を検出するようにしたフレーム同期信号検
出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195555A JPS5897937A (ja) | 1981-12-07 | 1981-12-07 | フレ−ム同期信号検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195555A JPS5897937A (ja) | 1981-12-07 | 1981-12-07 | フレ−ム同期信号検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897937A JPS5897937A (ja) | 1983-06-10 |
| JPH0450777B2 true JPH0450777B2 (ja) | 1992-08-17 |
Family
ID=16343051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195555A Granted JPS5897937A (ja) | 1981-12-07 | 1981-12-07 | フレ−ム同期信号検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897937A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204337A (ja) * | 1983-05-04 | 1984-11-19 | Matsushita Electric Ind Co Ltd | フレ−ム同期方法 |
| JPS60213150A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | 符号方式 |
| JP2593071B2 (ja) * | 1987-03-23 | 1997-03-19 | 日本電信電話株式会社 | 誤り訂正機能を有するバイフエーズ符号伝送方法 |
-
1981
- 1981-12-07 JP JP56195555A patent/JPS5897937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897937A (ja) | 1983-06-10 |
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