JP2967748B2 - Ａｔｍセル同期回路 - Google Patents
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭセル同期回路
に関し、特に１セル当り５３バイトからなり８並列展開
されて伝送されてきたＡＴＭセル列のセルヘッダ中のＨ
ＥＣ（HEADER ERROR CONTROL）バイトである５バイト目
を検出することによりＡＴＭセルの同期確立をなすＡＴ
Ｍセル同期回路に関するものである。
に関し、特に１セル当り５３バイトからなり８並列展開
されて伝送されてきたＡＴＭセル列のセルヘッダ中のＨ
ＥＣ（HEADER ERROR CONTROL）バイトである５バイト目
を検出することによりＡＴＭセルの同期確立をなすＡＴ
Ｍセル同期回路に関するものである。
【０００２】
【従来の技術】ＡＴＭ(Asynchronous Transfer Mode)通
信システムにおけるＡＴＭセルは、図１２にそのセルフ
ォーマットを示す如く、５３バイトにより１セルが形成
されており、先頭から５バイトがヘッダと呼ばれる領域
であり、残りの４８バイトがいわゆるペイロード領域で
ある。ヘッダ５バイトのうち５バイト目に存在する情報
がＨＥＣ(Header Error Control)バイトと呼ばれる部分
である。
信システムにおけるＡＴＭセルは、図１２にそのセルフ
ォーマットを示す如く、５３バイトにより１セルが形成
されており、先頭から５バイトがヘッダと呼ばれる領域
であり、残りの４８バイトがいわゆるペイロード領域で
ある。ヘッダ５バイトのうち５バイト目に存在する情報
がＨＥＣ(Header Error Control)バイトと呼ばれる部分
である。
【０００３】この様なＡＴＭセルが連続するセルの流れ
であるセル列において、１セル毎の位置を検出すること
が必要であり、セル同期と呼ばれる。このセル同期を行
うために、当該ＨＥＣバイト領域が設けられている。
であるセル列において、１セル毎の位置を検出すること
が必要であり、セル同期と呼ばれる。このセル同期を行
うために、当該ＨＥＣバイト領域が設けられている。
【０００４】このＨＥＣバイト領域には、伝送路へのＡ
ＴＭセル信号出力装置等において、ヘッダの１〜４バイ
トの情報をある定められた法則に従って演算を行い、そ
の演算結果が格納されている。
ＴＭセル信号出力装置等において、ヘッダの１〜４バイ
トの情報をある定められた法則に従って演算を行い、そ
の演算結果が格納されている。
【０００５】上述したセル同期のためのＡＴＭセル同期
回路は伝送路からのＡＴＭセル信号を受信するための受
信装置等に設けられており、入力されたＡＴＭセル列の
４バイト毎に上記演算を１バイトずつずらしながら行
い、その結果と５バイト目の内容とが一致するかどうか
を検出することにより、ＨＥＣバイトの位置を検出する
ことで、セルの位置関係、すなわちセル同期の検出を行
う様になっている。
回路は伝送路からのＡＴＭセル信号を受信するための受
信装置等に設けられており、入力されたＡＴＭセル列の
４バイト毎に上記演算を１バイトずつずらしながら行
い、その結果と５バイト目の内容とが一致するかどうか
を検出することにより、ＨＥＣバイトの位置を検出する
ことで、セルの位置関係、すなわちセル同期の検出を行
う様になっている。
【０００６】従来のＡＴＭセル同期回路では、８並列
（８ビット並列すなわち１バイト単位）展開されたＡＴ
Ｍセル信号を用いて処理がなされる様になっている。但
し、この８並列展開されたＡＴＭセル列のデータ信号に
対して処理を行うことは、伝送速度が低い場合には、何
等問題が生じないが、伝送速度が高速になると、ＡＴＭ
セル同期回路を構成する回路素子の動作に限界があり、
よって高速動作に対応できないことになる。
（８ビット並列すなわち１バイト単位）展開されたＡＴ
Ｍセル信号を用いて処理がなされる様になっている。但
し、この８並列展開されたＡＴＭセル列のデータ信号に
対して処理を行うことは、伝送速度が低い場合には、何
等問題が生じないが、伝送速度が高速になると、ＡＴＭ
セル同期回路を構成する回路素子の動作に限界があり、
よって高速動作に対応できないことになる。
【０００７】そこで、高速な伝送速度に対応するため
に、更に並列展開を行ってみかけ上の速度を下げて処理
を行う技術があるが、ＡＴＭセルは、前述した如く、１
セル当り５３バイト（５３は素数）により構成されてい
るので、並列展開するにも、１／５３ではデジタル回路
を構成するには困難となる。
に、更に並列展開を行ってみかけ上の速度を下げて処理
を行う技術があるが、ＡＴＭセルは、前述した如く、１
セル当り５３バイト（５３は素数）により構成されてい
るので、並列展開するにも、１／５３ではデジタル回路
を構成するには困難となる。
【０００８】従って、特開平４−２４７７４４号公報に
開示の如く、５３バイトで構成されているＡＴＭセルに
対して、ダミーバイトを挿入して１セルを５４バイトや
６０バイトといった数にして、並列展開を容易にする技
術が提案されている。
開示の如く、５３バイトで構成されているＡＴＭセルに
対して、ダミーバイトを挿入して１セルを５４バイトや
６０バイトといった数にして、並列展開を容易にする技
術が提案されている。
【０００９】
【発明が解決しようとする課題】上述した特開平４−２
４７７４４号公報の技術においては、ダミーのデータを
セルに挿入する必要があることから、このダミーデータ
の挿入分だけ処理速度を変換するか、または同一の速度
及び処理を行うためにダミーデータの分だけセル帯域を
割かなければならないという問題がある。
４７７４４号公報の技術においては、ダミーのデータを
セルに挿入する必要があることから、このダミーデータ
の挿入分だけ処理速度を変換するか、または同一の速度
及び処理を行うためにダミーデータの分だけセル帯域を
割かなければならないという問題がある。
【００１０】本発明の目的は、ダミーデータを用いるこ
となく超高速のＡＴＭセル列の並列展開処理を行って低
速にて回路を構成することが可能なＡＴＭセル同期回路
を提供することである。
となく超高速のＡＴＭセル列の並列展開処理を行って低
速にて回路を構成することが可能なＡＴＭセル同期回路
を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、１セル
当り５３バイトからなり８並列展開されて伝送されてき
たＡＴＭセル列のセルヘッダ中の５バイト目を検出する
ことによりＡＴＭセルの同期確立をなすＡＴＭセル同期
回路であって、８並列展開された前記ＡＴＭセル列のデ
ータ信号を８×ｎ本（ｎは２以上の整数）のデータ信号
に並列展開する並列展開手段と、前記ＡＴＭセル列のバ
イトに同期した入力クロック信号をｎ分周する分周手段
と、前記並列展開手段の出力を８ビット単位に位相をず
らしてｎ種の８×ｎ本のデータ信号を生成する位相シフ
ト手段と、前記ｎ種のデータ信号の各々に対応して設け
られて対応データ信号の前記セルヘッダ中の５バイト目
を夫々検出するｎ個のセルヘッダ検出手段と、前記ｎ種
のデータ信号の各々に対応して予め設定されたｎ種のロ
ード値の一つを対応する前記セルヘッダ検出手段の検出
タイミングに応答して選択してロードし、前記分周手段
の分周クロックに同期して５３進のカウント動作をなす
カウント手段と、前記カウント手段の出力が前記ｎ種の
ロード値の各々になったことを検出するｎ個のデコード
手段と、これ等ｎ個のデコード出力と対応する前記セル
ヘッダ検出手段のｎ個の出力とを夫々比較して一致を検
出する一致検出手段と、この一致検出信号に応答して同
期確立を検出する同期確立検出手段と、を含むことを特
徴とするＡＴＭセル同期回路が得られる。
当り５３バイトからなり８並列展開されて伝送されてき
たＡＴＭセル列のセルヘッダ中の５バイト目を検出する
ことによりＡＴＭセルの同期確立をなすＡＴＭセル同期
回路であって、８並列展開された前記ＡＴＭセル列のデ
ータ信号を８×ｎ本（ｎは２以上の整数）のデータ信号
に並列展開する並列展開手段と、前記ＡＴＭセル列のバ
イトに同期した入力クロック信号をｎ分周する分周手段
と、前記並列展開手段の出力を８ビット単位に位相をず
らしてｎ種の８×ｎ本のデータ信号を生成する位相シフ
ト手段と、前記ｎ種のデータ信号の各々に対応して設け
られて対応データ信号の前記セルヘッダ中の５バイト目
を夫々検出するｎ個のセルヘッダ検出手段と、前記ｎ種
のデータ信号の各々に対応して予め設定されたｎ種のロ
ード値の一つを対応する前記セルヘッダ検出手段の検出
タイミングに応答して選択してロードし、前記分周手段
の分周クロックに同期して５３進のカウント動作をなす
カウント手段と、前記カウント手段の出力が前記ｎ種の
ロード値の各々になったことを検出するｎ個のデコード
手段と、これ等ｎ個のデコード出力と対応する前記セル
ヘッダ検出手段のｎ個の出力とを夫々比較して一致を検
出する一致検出手段と、この一致検出信号に応答して同
期確立を検出する同期確立検出手段と、を含むことを特
徴とするＡＴＭセル同期回路が得られる。
【００１２】本発明の作用を述べる。先ず、並列展開回
路により、入力された８並列展開のセル列からなる入力
信号を更に８×ｎ本に並列展開する。また、分周回路に
よりデータ信号に合せて入力クロック信号の周波数を１
／ｎにする。この動作により、以降のセル処理回路の動
作周波数を１／ｎにすることが可能となり、入力信号が
高速の場合にも、低速の処理速度にて処理が可能とな
る。
路により、入力された８並列展開のセル列からなる入力
信号を更に８×ｎ本に並列展開する。また、分周回路に
よりデータ信号に合せて入力クロック信号の周波数を１
／ｎにする。この動作により、以降のセル処理回路の動
作周波数を１／ｎにすることが可能となり、入力信号が
高速の場合にも、低速の処理速度にて処理が可能とな
る。
【００１３】次に、位相シフト回路により、並列展開さ
れた信号を、ＨＥＣ検出回路にて検出を行うために、信
号の配列を並び替える。このＨＥＣ検出回路は入力信号
の４バイト毎にある決まった計算を行い次の１バイトと
の一致を検出して、ＨＥＣバイトを検出する。このＨＥ
Ｃ検出回路はｎ通りの位置に存在するＨＥＣを検出する
ことによりｎ個必要となる。
れた信号を、ＨＥＣ検出回路にて検出を行うために、信
号の配列を並び替える。このＨＥＣ検出回路は入力信号
の４バイト毎にある決まった計算を行い次の１バイトと
の一致を検出して、ＨＥＣバイトを検出する。このＨＥ
Ｃ検出回路はｎ通りの位置に存在するＨＥＣを検出する
ことによりｎ個必要となる。
【００１４】ＨＥＣバイトはｎ通りの位置に存在する
が、ｎセル後のＨＥＣバイトは同一の位置にくる。この
ｎセルの間隔が５３であり、この５３をカウントするた
めに５３進カウント回路を設ける。デコード回路によ
り、ｎ通りの位置に存在するＨＥＣバイトの位置を特定
するものであり、デコード回路はｎ種類存在する。
が、ｎセル後のＨＥＣバイトは同一の位置にくる。この
ｎセルの間隔が５３であり、この５３をカウントするた
めに５３進カウント回路を設ける。デコード回路によ
り、ｎ通りの位置に存在するＨＥＣバイトの位置を特定
するものであり、デコード回路はｎ種類存在する。
【００１５】５３進カウント回路に対して、同期はずれ
状態からのカウントスタート制御及び同期状態でのカウ
ント動作をフリーランさせる制御を行う。デコード回路
の出力とＨＥＣ検出回路の出力との一致が検出される
と、これに応答して同期確立が行われると共に、５３進
カウンタ回路のフリーランを停止して同期カウント動作
に入る様制御を行う。
状態からのカウントスタート制御及び同期状態でのカウ
ント動作をフリーランさせる制御を行う。デコード回路
の出力とＨＥＣ検出回路の出力との一致が検出される
と、これに応答して同期確立が行われると共に、５３進
カウンタ回路のフリーランを停止して同期カウント動作
に入る様制御を行う。
【００１６】
【発明の実施の形態】以下に、本発明の実施例について
図面を用いて説明する。
図面を用いて説明する。
【００１７】図１は本発明の実施例を示すブロック図で
あり、本実施例では判り易くするために、ｎ＝６の場合
の例について示している。図４〜図７は図１のブロック
の動作を示すタイミングチャートである。
あり、本実施例では判り易くするために、ｎ＝６の場合
の例について示している。図４〜図７は図１のブロック
の動作を示すタイミングチャートである。
【００１８】尚、図４において、セルのヘッダ部分の先
頭から１〜４バイトをＨ１〜Ｈ４，ヘッダ部分の５バイ
ト目をＨＥＣ，ペイロードの１〜４８バイトをＰ１〜Ｐ
４８として表現している。
頭から１〜４バイトをＨ１〜Ｈ４，ヘッダ部分の５バイ
ト目をＨＥＣ，ペイロードの１〜４８バイトをＰ１〜Ｐ
４８として表現している。
【００１９】入力される８並列展開されたＡＴＭセル信
号１０１は、入力クロック信号１０１によって、直並列
展開回路１にて更にｎ＝６並列展開され出力される。１
セル当りの５３バイトの５３を６で割った場合、５余る
ため、ＨＥＣバイトの位置は１セル毎に１バイトずつず
れる。一方、入力されたクロック信号１０２は、分周回
路３によって周波数が１／６のクロック信号１０４に変
換される。以上の直並列展開回路１と分周回路３によ
り、伝送速度に対して１／６の速度の処理が可能とな
る。
号１０１は、入力クロック信号１０１によって、直並列
展開回路１にて更にｎ＝６並列展開され出力される。１
セル当りの５３バイトの５３を６で割った場合、５余る
ため、ＨＥＣバイトの位置は１セル毎に１バイトずつず
れる。一方、入力されたクロック信号１０２は、分周回
路３によって周波数が１／６のクロック信号１０４に変
換される。以上の直並列展開回路１と分周回路３によ
り、伝送速度に対して１／６の速度の処理が可能とな
る。
【００２０】シフトレジスタ２は、図２にその例を示す
如く、１ビットシフト回路２０１〜２１０から構成さ
れ、夫々のセルヘッダ検出回路に対応する様に、直並列
展開回路１の出力信号１０３に対して遅延を与えたり並
び替えを行い、図４，５に示す１１１〜１１６の様に変
換する。ここでは、１番目のセルヘッダ検出回路４１が
セル＃１、２番目のセルヘッダ検出回路４２がセル＃
２、３番目のセルヘッダ検出回路４３がセル＃３、…、
６番目のセルヘッダ検出回路４６がセル＃６の位相のＨ
ＥＣバイトを夫々検出する様に並び替えを行うことにし
ている。
如く、１ビットシフト回路２０１〜２１０から構成さ
れ、夫々のセルヘッダ検出回路に対応する様に、直並列
展開回路１の出力信号１０３に対して遅延を与えたり並
び替えを行い、図４，５に示す１１１〜１１６の様に変
換する。ここでは、１番目のセルヘッダ検出回路４１が
セル＃１、２番目のセルヘッダ検出回路４２がセル＃
２、３番目のセルヘッダ検出回路４３がセル＃３、…、
６番目のセルヘッダ検出回路４６がセル＃６の位相のＨ
ＥＣバイトを夫々検出する様に並び替えを行うことにし
ている。
【００２１】６個のセルヘッダ検出回路４１〜４６で
は、シフトレジスタ２からの入力信号１１１〜１１６の
各１〜３２ビット（４バイト）までのデータを１タイム
スロット毎に決められた計算をし、結果を３２〜４０ビ
ットまでの内容（次のバイト）と比較する。比較結果が
一致する場合、そのタイムスロットの３２〜４０ビット
までの１バイトのデータがＨＥＣバイトと考えられ、一
致信号１２１〜１２６（ここでは“Ｌ”パルス）を出力
する。
は、シフトレジスタ２からの入力信号１１１〜１１６の
各１〜３２ビット（４バイト）までのデータを１タイム
スロット毎に決められた計算をし、結果を３２〜４０ビ
ットまでの内容（次のバイト）と比較する。比較結果が
一致する場合、そのタイムスロットの３２〜４０ビット
までの１バイトのデータがＨＥＣバイトと考えられ、一
致信号１２１〜１２６（ここでは“Ｌ”パルス）を出力
する。
【００２２】８×６並列展開されたＡＴＭセル信号１０
３は、６セルを一周期として同一の位相となることか
ら、５３進カウンタ６はこの一周期のタイムスロットを
カウントする。ここでは、同期確立状態においてセル＃
１のＨＥＣバイト位置をカウント値“１”になる様に
し、タイムスロット毎にカウントアップして１〜５３ま
でを繰り返しカウントし、カウント結果１０７を出力す
るものとしている。
３は、６セルを一周期として同一の位相となることか
ら、５３進カウンタ６はこの一周期のタイムスロットを
カウントする。ここでは、同期確立状態においてセル＃
１のＨＥＣバイト位置をカウント値“１”になる様に
し、タイムスロット毎にカウントアップして１〜５３ま
でを繰り返しカウントし、カウント結果１０７を出力す
るものとしている。
【００２３】カウンタ制御回路５は前方後方保護回路８
からの出力信号１０８によって、カウンタのスタート制
御を行う。この信号１０８が出力されている場合、６個
のセルヘッダ検出回路４１〜４６のうち最初に検出した
タイミングによってカウンタをスタートさせるスタート
信号１０６を出力する。
からの出力信号１０８によって、カウンタのスタート制
御を行う。この信号１０８が出力されている場合、６個
のセルヘッダ検出回路４１〜４６のうち最初に検出した
タイミングによってカウンタをスタートさせるスタート
信号１０６を出力する。
【００２４】スタートする場合に、もしセルヘッダ検出
回路４１が最初に検出した場合は“１”、セルヘッダ検
出回路４２が最初なら“１０”，…，セルヘッダ検出回
路４６が最初なら“４６”という様にスタート値を決定
し、その値１０５を出力する。このスタート制御によっ
て、６個のセルヘッダ検出回路４のいずれかがＨＥＣを
検出した瞬間から、ＡＴＭセルとカウンタの周期を一致
させることができる。また、前方後方保護回路８からの
出力信号１０８がない場合については、スタート信号１
０６は出力せず、結果５３進カウンタ６はフリーランす
る。
回路４１が最初に検出した場合は“１”、セルヘッダ検
出回路４２が最初なら“１０”，…，セルヘッダ検出回
路４６が最初なら“４６”という様にスタート値を決定
し、その値１０５を出力する。このスタート制御によっ
て、６個のセルヘッダ検出回路４のいずれかがＨＥＣを
検出した瞬間から、ＡＴＭセルとカウンタの周期を一致
させることができる。また、前方後方保護回路８からの
出力信号１０８がない場合については、スタート信号１
０６は出力せず、結果５３進カウンタ６はフリーランす
る。
【００２５】図３はこのカウンタ制御回路６の具体例を
示すブロック図である。図３において、１０進数表記で
“１”，“１０”，“１９”，“２８”，“３７”及び
“４６”の６種のスタート（ロード値）を選択する選択
回路５０１を設けている。この選択回路５０１の選択信
号として、セルヘッダ回路４１〜４６からの出力結果１
２１〜１２６が用いられている。
示すブロック図である。図３において、１０進数表記で
“１”，“１０”，“１９”，“２８”，“３７”及び
“４６”の６種のスタート（ロード値）を選択する選択
回路５０１を設けている。この選択回路５０１の選択信
号として、セルヘッダ回路４１〜４６からの出力結果１
２１〜１２６が用いられている。
【００２６】各セルヘッダ回路の出力結果１２１〜１２
６の各々がイネーブルである“Ｌ”となると、それに応
じて選択回路５０１は出力１０５として、“１”，“１
０”，“１９”，“２８”，“３７”及び“４６”を夫
々選択して、カウンタ６のロード値として導出する。
６の各々がイネーブルである“Ｌ”となると、それに応
じて選択回路５０１は出力１０５として、“１”，“１
０”，“１９”，“２８”，“３７”及び“４６”を夫
々選択して、カウンタ６のロード値として導出する。
【００２７】尚、これ等セルヘッダ回路の出力結果１２
１〜１２６はアンドゲート５０２へ入力されており、い
ずれか１つの出力結果（１２１〜１２６）がイネーブル
で“Ｌ”となると、カウントスタート信号１０６が生成
される。
１〜１２６はアンドゲート５０２へ入力されており、い
ずれか１つの出力結果（１２１〜１２６）がイネーブル
で“Ｌ”となると、カウントスタート信号１０６が生成
される。
【００２８】この時、インヒビット回路５０３を介して
カウントスタート信号（ロード信号）１０６が出力され
る様になっているのは、同期はずれの場合のみ１回だけ
このスタート信号を発生すれば良いので、前方後方保護
回路８からの出力信号１０８により、マスクを行ってお
り、その詳細は後述する。
カウントスタート信号（ロード信号）１０６が出力され
る様になっているのは、同期はずれの場合のみ１回だけ
このスタート信号を発生すれば良いので、前方後方保護
回路８からの出力信号１０８により、マスクを行ってお
り、その詳細は後述する。
【００２９】６種のデコーダ１１〜１６は５３進カウン
タ６からの出力信号１０７をデコードして結果１４１〜
１４６（ここでは“Ｌ”パルス）を出力する。各デコー
ダ１１〜１６のデコード値は夫々、“１”，“１０”，
“１９”，“２８”，“３７”，“４６”である。
タ６からの出力信号１０７をデコードして結果１４１〜
１４６（ここでは“Ｌ”パルス）を出力する。各デコー
ダ１１〜１６のデコード値は夫々、“１”，“１０”，
“１９”，“２８”，“３７”，“４６”である。
【００３０】６個の一致検出回路７１〜７６では、６個
のセルヘッダ検出回路４１〜４６の出力結果１２１〜１
２６とデコーダ１１〜１６の結果信号１３１〜１３ｎを
夫々比較し、一致した場合一致信号１４１〜１４６、あ
るいは不一致の場合不一致信号１５１〜１５６を出力す
る。
のセルヘッダ検出回路４１〜４６の出力結果１２１〜１
２６とデコーダ１１〜１６の結果信号１３１〜１３ｎを
夫々比較し、一致した場合一致信号１４１〜１４６、あ
るいは不一致の場合不一致信号１５１〜１５６を出力す
る。
【００３１】前方後方保護回路８では６個の一致検出結
果信号１４１〜１４６及び不一致検出結果信号１５１〜
１５６によって同期確立か同期はずれ状態かを判断して
出力１０２する。一致検出回路１１〜１６のいずれかの
不一致信号１５ｙ（ｙは１〜６のいずれか）から連続し
て決められた数分の不一致信号を受信した場合同期はず
れとなる。
果信号１４１〜１４６及び不一致検出結果信号１５１〜
１５６によって同期確立か同期はずれ状態かを判断して
出力１０２する。一致検出回路１１〜１６のいずれかの
不一致信号１５ｙ（ｙは１〜６のいずれか）から連続し
て決められた数分の不一致信号を受信した場合同期はず
れとなる。
【００３２】また、後方保護とは前方保護と逆であり、
一致信号１４１〜１４６のいずれかの受信から連続して
ある決められた回数の一致信号１４１〜１４６を受信し
た場合に、同期確立状態として結果１０２を出力する。
一致信号１４１〜１４６のいずれかの受信から連続して
ある決められた回数の一致信号１４１〜１４６を受信し
た場合に、同期確立状態として結果１０２を出力する。
【００３３】一方、出力信号１０８は同期はずれ状態か
ら最初に一致検出するまでの時間と、同期はずれ状態か
らＨＥＣを検出した後同期確立状態になる前にまた不一
致となってから次の一致検出までの時間出力する。
ら最初に一致検出するまでの時間と、同期はずれ状態か
らＨＥＣを検出した後同期確立状態になる前にまた不一
致となってから次の一致検出までの時間出力する。
【００３４】以上、この実施例では８×６並列展開につ
いてのＡＴＭセル同期回路についてのべた。実際の回路
の場合、例えば２４８８．３２Ｍｂ／ｓの伝送路データ
を、１／（８×６）の５１．８４Ｍｂ／ｓにて低速処理
することが可能となる。
いてのＡＴＭセル同期回路についてのべた。実際の回路
の場合、例えば２４８８．３２Ｍｂ／ｓの伝送路データ
を、１／（８×６）の５１．８４Ｍｂ／ｓにて低速処理
することが可能となる。
【００３５】この実施例ではｎ＝６について述べたが、
ｎが他の値の場合についても同様の方法にて構成するこ
とが可能であり、ｎの値は伝送路の速度と処理回路の速
度によって変えれば良い。
ｎが他の値の場合についても同様の方法にて構成するこ
とが可能であり、ｎの値は伝送路の速度と処理回路の速
度によって変えれば良い。
【００３６】図８はｎの値を特定しない一般的な本発明
の実施例のブロック図であり、図１と同等部分は同一符
号により示している。図９〜図１１は図８のブロックの
動作を示すタイミングチャートである。
の実施例のブロック図であり、図１と同等部分は同一符
号により示している。図９〜図１１は図８のブロックの
動作を示すタイミングチャートである。
【００３７】入力される８並列展開されたＡＴＭセル信
号１００は、入力クロック信号１０１によって、直並列
展開回路１にて更にｎ（ｎは２以上の整数）並列展開さ
れ出力される。尚、図９においてのセルのヘッダ部分の
先頭から１〜４バイトをＨ１〜Ｈ４，ヘッダ部分の５バ
イト目をＨＥＣ，ペイローの１〜４８バイトをＰ１〜Ｐ
４８で表している。
号１００は、入力クロック信号１０１によって、直並列
展開回路１にて更にｎ（ｎは２以上の整数）並列展開さ
れ出力される。尚、図９においてのセルのヘッダ部分の
先頭から１〜４バイトをＨ１〜Ｈ４，ヘッダ部分の５バ
イト目をＨＥＣ，ペイローの１〜４８バイトをＰ１〜Ｐ
４８で表している。
【００３８】この時、１セルが５３バイトであり、５３
が素数であることから、ｎ＝５３以外の場合５３をｎで
割った場合余りが出るため、ＨＥＣバイトの位置は１セ
ル毎にずれることになる。このずれによってｎ通りのセ
ルの位相が発生し、ｎセル周期に繰返される。
が素数であることから、ｎ＝５３以外の場合５３をｎで
割った場合余りが出るため、ＨＥＣバイトの位置は１セ
ル毎にずれることになる。このずれによってｎ通りのセ
ルの位相が発生し、ｎセル周期に繰返される。
【００３９】一方、入力されたクロック信号１０２は、
分周回路３によって周波数１／ｎのクロック信号１０４
に変換される。以上の直並列展開回路１と分周回路３に
より、伝送速度が超高速の場合にも、以降の同期回路を
低速で処理することが可能になる。
分周回路３によって周波数１／ｎのクロック信号１０４
に変換される。以上の直並列展開回路１と分周回路３に
より、伝送速度が超高速の場合にも、以降の同期回路を
低速で処理することが可能になる。
【００４０】８×ｎ並列展開されたセル信号１０３がｎ
種の位相を持つことから、セルヘッダ検出回路４１〜４
ｎが夫々の位相に対応するためｎ個必要になる。シフト
レジスタ２では、夫々のセルヘッダ検出回路に対応する
様に、直並列展開回路１の出力信号１０３の並び替えを
行う。
種の位相を持つことから、セルヘッダ検出回路４１〜４
ｎが夫々の位相に対応するためｎ個必要になる。シフト
レジスタ２では、夫々のセルヘッダ検出回路に対応する
様に、直並列展開回路１の出力信号１０３の並び替えを
行う。
【００４１】ここでは例として、１番目のセルヘッダ検
出回路４１がセル＃１、２番目のセルヘッダ検出回路４
２がセル＃２、３番目のセルヘッダ検出回路４３がセル
＃３、…、ｎ番目のセルヘッダ検出回路４ｎがセル＃ｎ
の位相のＨＥＣバイトを夫々検出する様に並び替え、出
力信号１１１〜１１ｎとして夫々のセルヘッダ検出回路
４１〜４ｎに出力する。
出回路４１がセル＃１、２番目のセルヘッダ検出回路４
２がセル＃２、３番目のセルヘッダ検出回路４３がセル
＃３、…、ｎ番目のセルヘッダ検出回路４ｎがセル＃ｎ
の位相のＨＥＣバイトを夫々検出する様に並び替え、出
力信号１１１〜１１ｎとして夫々のセルヘッダ検出回路
４１〜４ｎに出力する。
【００４２】ｎ個のセルヘッダ検出回路４１〜４ｎで
は、シフトレジスタ２からの入力信号１１１〜１１ｎの
１〜３２までのビットデータを１タイムスロット毎に決
められた計算をし、結果を３２〜４０ビットまでの内容
と比較する。比較結果が一致する場合、そのタイムスロ
ットの３２〜４０ビットまでのデータがＨＥＣバイトと
考えられ、一致信号１２１〜１２ｎ（ここでは“Ｌ”パ
ルス）を出力する。
は、シフトレジスタ２からの入力信号１１１〜１１ｎの
１〜３２までのビットデータを１タイムスロット毎に決
められた計算をし、結果を３２〜４０ビットまでの内容
と比較する。比較結果が一致する場合、そのタイムスロ
ットの３２〜４０ビットまでのデータがＨＥＣバイトと
考えられ、一致信号１２１〜１２ｎ（ここでは“Ｌ”パ
ルス）を出力する。
【００４３】８×ｎ並列展開されたＡＴＭセル信号１０
３は、ｎセルを一周期として同一の位相となることか
ら、５３進カウンタ６はこの一周期のタイムスロットを
カウントする。ここでは、例として、同期確立状態にお
いてセル＃１のＨＥＣバイト位置をカウント値“１”に
なる様にし、タイムスロット毎にカウントアップして１
〜５３までを繰返しカウントし、結果１０７を出力する
ものとしている。
３は、ｎセルを一周期として同一の位相となることか
ら、５３進カウンタ６はこの一周期のタイムスロットを
カウントする。ここでは、例として、同期確立状態にお
いてセル＃１のＨＥＣバイト位置をカウント値“１”に
なる様にし、タイムスロット毎にカウントアップして１
〜５３までを繰返しカウントし、結果１０７を出力する
ものとしている。
【００４４】カウンタ制御回路５は前方後方保護回路８
からの出力信号１０８によって、カウンタのスタート制
御を行う。前方後方保護回路８は、同期確立状態か同期
はずれ状態かを判断する部分であり、出力信号１０８
は、同期はずれになった時から最初のＨＥＣバイト検出
までの間出力される。
からの出力信号１０８によって、カウンタのスタート制
御を行う。前方後方保護回路８は、同期確立状態か同期
はずれ状態かを判断する部分であり、出力信号１０８
は、同期はずれになった時から最初のＨＥＣバイト検出
までの間出力される。
【００４５】カウンタ制御回路５では、１０８が出力さ
れている場合、ｎ個のセルヘッダ検出回路４のうち最初
に検出したタイミングによってカウンタをスタートさせ
るスタート信号１０６を出力する。スタートする場合に
も、もしセルヘッダ検出回路４１が最初に検出した場合
は“１”、セルヘッダ検出回路４２が最初なら“ａ”、
…、セルヘッダ検出回路４ｎが最初なら“ｘ”という様
にスタート値を夫々決定し、その値１０５を出力する。
れている場合、ｎ個のセルヘッダ検出回路４のうち最初
に検出したタイミングによってカウンタをスタートさせ
るスタート信号１０６を出力する。スタートする場合に
も、もしセルヘッダ検出回路４１が最初に検出した場合
は“１”、セルヘッダ検出回路４２が最初なら“ａ”、
…、セルヘッダ検出回路４ｎが最初なら“ｘ”という様
にスタート値を夫々決定し、その値１０５を出力する。
【００４６】このスタート制御によって、ｎ個のセルヘ
ッダ検出回路４１〜４ｎのいずれかがＨＥＣを検出した
瞬間から、ＡＴＭセルとカウンタの周期を一致させるこ
とができる。また、前方後方保護回路８からの出力信号
１０８がない場合については、スタート信号１０６は出
力せず、結果５３進カウンタ６はフリーランする。
ッダ検出回路４１〜４ｎのいずれかがＨＥＣを検出した
瞬間から、ＡＴＭセルとカウンタの周期を一致させるこ
とができる。また、前方後方保護回路８からの出力信号
１０８がない場合については、スタート信号１０６は出
力せず、結果５３進カウンタ６はフリーランする。
【００４７】ｎ種のデコーダ１１〜１ｎは５３進カウン
タ６からの出力信号１０７をデコードして結果１４１〜
１４ｎ（ここでは“Ｌ”パルス）を出力する。各デコー
ダ１１，１２，１３，…，１ｎのデコード値は夫々、
“１”，“ａ”，“ｂ”，…，“ｘ”である。
タ６からの出力信号１０７をデコードして結果１４１〜
１４ｎ（ここでは“Ｌ”パルス）を出力する。各デコー
ダ１１，１２，１３，…，１ｎのデコード値は夫々、
“１”，“ａ”，“ｂ”，…，“ｘ”である。
【００４８】ｎ個の一致検出回路７１〜７ｎでは、ｎ個
のセルヘッダ検出回路４１〜４ｎの出力結果１２１〜１
２ｎとデコーダ１１〜１ｎの結果信号１３１〜１３ｎを
夫々比較し、一致したかしないかの判断をし、一致信号
１４１〜１４ｎ及び不一致信号１５１〜１５ｎを出力す
る。
のセルヘッダ検出回路４１〜４ｎの出力結果１２１〜１
２ｎとデコーダ１１〜１ｎの結果信号１３１〜１３ｎを
夫々比較し、一致したかしないかの判断をし、一致信号
１４１〜１４ｎ及び不一致信号１５１〜１５ｎを出力す
る。
【００４９】前方後方保護回路８ではｎ個の一致検出結
果信号１４１〜１４ｎ及び不一致検出結果信号１５１〜
１５ｎによって同期確立か同期はずれ状態かを判断して
出力１０２する。
果信号１４１〜１４ｎ及び不一致検出結果信号１５１〜
１５ｎによって同期確立か同期はずれ状態かを判断して
出力１０２する。
【００５０】ここで、前方保護とは同期確立状態から外
れるまでの保護であり、ある決められた数以上のＨＥＣ
バイトの検出が連続して行われなかった場合、同期はず
れとする。ここでは、一致検出回路１１〜１ｎのいずれ
かの不一致信号１５ｙ（ｙは１〜ｎのいずれか）から連
続して決められた数分の不一致信号を受信した場合、同
期はずれとなる。
れるまでの保護であり、ある決められた数以上のＨＥＣ
バイトの検出が連続して行われなかった場合、同期はず
れとする。ここでは、一致検出回路１１〜１ｎのいずれ
かの不一致信号１５ｙ（ｙは１〜ｎのいずれか）から連
続して決められた数分の不一致信号を受信した場合、同
期はずれとなる。
【００５１】また、後方保護とは前方保護と逆であり、
一致信号１４１〜１４ｎのいずれかの受信から連続して
ある決められた回数の一致信号１４１〜１４ｎを受信し
た場合に、同期確立状態として結果１０２を出力する。
一致信号１４１〜１４ｎのいずれかの受信から連続して
ある決められた回数の一致信号１４１〜１４ｎを受信し
た場合に、同期確立状態として結果１０２を出力する。
【００５２】一方、出力信号１０８は同期はずれ状態か
ら最初に一致検出するまでの時間と、同期はずれ状態か
らＨＥＣを検出した後同期確立状態になる前にまた不一
致となってから、次の一致検出までの時間出力する。
ら最初に一致検出するまでの時間と、同期はずれ状態か
らＨＥＣを検出した後同期確立状態になる前にまた不一
致となってから、次の一致検出までの時間出力する。
【００５３】
【発明の効果】以上説明した様に、本発明のＡＴＭセル
同期回路では、８×ｎ（ｎは２以上の整数）並列展開を
し、ダミーバイトの挿入なしに回路を構成することによ
り、伝送路速度の１／ｎにて構成することが可能であ
り、１／ｎに対する周波数の変換や、１／ｎの周波数に
て構成する場合ダミーバイトの挿入による帯域の削減等
の問題がない。また、ｎの値を自由にとれることから、
伝送路速度に対してＡＴＭセルの同期回路の処理速度を
任意に選択できるという効果がある。
同期回路では、８×ｎ（ｎは２以上の整数）並列展開を
し、ダミーバイトの挿入なしに回路を構成することによ
り、伝送路速度の１／ｎにて構成することが可能であ
り、１／ｎに対する周波数の変換や、１／ｎの周波数に
て構成する場合ダミーバイトの挿入による帯域の削減等
の問題がない。また、ｎの値を自由にとれることから、
伝送路速度に対してＡＴＭセルの同期回路の処理速度を
任意に選択できるという効果がある。
【図１】本発明の一実施例（ｎ＝６）のブロック図であ
る。
る。
【図２】図１のブロックのシフトレジスタ２の例を示す
ブロック図である。
ブロック図である。
【図３】図１のブロックのカウンタ制御回路５の例を示
すブロック図である。
すブロック図である。
【図４】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図５】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図６】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図７】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図８】本発明の一般的実施例のブロック図である。
【図９】図８のブロックの動作を示すタイミングチャー
トである。
トである。
【図１０】図８のブロックの動作を示すタイミングチャ
ートである。
ートである。
【図１１】図８のブロックの動作を示すタイミングチャ
ートである。
ートである。
【図１２】ＡＴＭセルのフォーマットを示す図である。
１ 直並列展開回路 ２ シフトレジスタ ３ 分周回路 ５ カウンタ制御回路 ６ ５３進カウンタ ８ 前方後方保護回路 １１〜１ｎ デコーダ ４１〜４ｎ セルヘッダ検出回路 ７１〜７ｎ 一致検出回路
Claims (4)
- 【請求項１】 １セル当り５３バイトからなり８並列展
開されて伝送されてきたＡＴＭセル列のセルヘッダ中の
５バイト目を検出することによりＡＴＭセルの同期確立
をなすＡＴＭセル同期回路であって、 ８並列展開された前記ＡＴＭセル列のデータ信号を８×
ｎ本（ｎは２以上の整数）のデータ信号に並列展開する
並列展開手段と、 前記ＡＴＭセル列のバイトに同期した入力クロック信号
をｎ分周する分周手段と、 前記並列展開手段の出力を８ビット単位に位相をずらし
てｎ種の８×ｎ本のデータ信号を生成する位相シフト手
段と、 前記ｎ種のデータ信号の各々に対応して設けられて対応
データ信号の前記セルヘッダ中の５バイト目を夫々検出
するｎ個のセルヘッダ検出手段と、 前記ｎ種のデータ信号の各々に対応して予め設定された
ｎ種のロード値の一つを対応する前記セルヘッダ検出手
段の検出タイミングに応答して選択してロードし、前記
分周手段の分周クロックに同期して５３進のカウント動
作をなすカウント手段と、 前記カウント手段の出力が前記ｎ種のロード値の各々に
なったことを検出するｎ個のデコード手段と、 これ等ｎ個のデコード出力と対応する前記セルヘッダ検
出手段のｎ個の出力とを夫々比較して一致を検出する一
致検出手段と、 この一致検出信号に応答して同期確立を検出する同期確
立検出手段と、を含むことを特徴とするＡＴＭセル同期
回路。 - 【請求項２】 前記同期確立検出手段は、前記一致検出
手段の一致信号が所定数連続して生成された時に始めて
同期確立状態を検出するよう構成されていることを特徴
とする請求項１記載のＡＴＭセル同期回路。 - 【請求項３】 前記同期確立検出手段は、前記一致検出
手段から不一致信号が所定数連続して生成された時に始
めて同期はずれ状態を検出するよう構成されていること
を特徴とする請求項１または２記載のＡＴＭセル同期回
路。 - 【請求項４】 前記同期確立検出手段は、前記同期はず
れ状態から最初の前記一致検出信号が生成されるまで前
記ロード信号をマスクするための信号を生成する手段を
有することを特徴とする請求項１〜３いずれか記載のＡ
ＴＭセル同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4952197A JP2967748B2 (ja) | 1997-03-05 | 1997-03-05 | Ａｔｍセル同期回路 |
| US09/028,453 US6160822A (en) | 1997-03-05 | 1998-02-24 | ATM cell synchronization circuit |
| DE1998109190 DE19809190C2 (de) | 1997-03-05 | 1998-03-04 | ATM-Zellsynchronisationsschaltung |
| GB9804709A GB2323503B (en) | 1997-03-05 | 1998-03-05 | ATM cell synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4952197A JP2967748B2 (ja) | 1997-03-05 | 1997-03-05 | Ａｔｍセル同期回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10247919A JPH10247919A (ja) | 1998-09-14 |
| JP2967748B2 true JP2967748B2 (ja) | 1999-10-25 |
Family
ID=12833452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4952197A Expired - Fee Related JP2967748B2 (ja) | 1997-03-05 | 1997-03-05 | Ａｔｍセル同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6160822A (ja) |
| JP (1) | JP2967748B2 (ja) |
| DE (1) | DE19809190C2 (ja) |
| GB (1) | GB2323503B (ja) |
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|---|---|---|---|---|
| JP3204247B2 (ja) * | 1999-05-26 | 2001-09-04 | 日本電気株式会社 | 固定ビットレートデータセル送出装置およびその方法 |
| KR100308907B1 (ko) * | 1999-11-15 | 2001-11-02 | 윤종용 | 저속 가입자 확장형 시스템 |
| US6741594B1 (en) * | 2000-06-15 | 2004-05-25 | Advanced Micro Devices, Inc. | Arrangement for identifying data packet types from multiple protocol formats on a network switch port |
| ATE322784T1 (de) | 2001-01-19 | 2006-04-15 | Verfahren und vorrichtung zur zuweisung der dateneinheiten von zellen zu aufeinanderfolgenden speicherspositionen von datenrahmen durch anwendung einer schätzung der zeigersposition | |
| US7336667B2 (en) * | 2002-11-21 | 2008-02-26 | International Business Machines Corporation | Apparatus, method and program product to generate and use CRC in communications network |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593393A (en) * | 1984-02-06 | 1986-06-03 | Motorola, Inc. | Quasi parallel cyclic redundancy checker |
| JPH03505035A (ja) * | 1989-02-16 | 1991-10-31 | グラマン エアロスペース コーポレーション | 超高速エラー検出ネットワーク |
| GB8910255D0 (en) * | 1989-05-04 | 1989-06-21 | Stc Plc | Data stream frame synchronisation |
| US5103451A (en) * | 1990-01-29 | 1992-04-07 | Motorola, Inc. | Parallel cyclic redundancy check circuit |
| JPH03235441A (ja) * | 1990-02-09 | 1991-10-21 | Hitachi Ltd | セル同期回路 |
| JPH04211547A (ja) * | 1990-03-20 | 1992-08-03 | Fujitsu Ltd | 同期回路 |
| JPH0496544A (ja) * | 1990-08-14 | 1992-03-27 | Fujitsu Ltd | Ａｔｍ交換機のセル同期方式 |
| JP2879981B2 (ja) * | 1991-02-04 | 1999-04-05 | 富士通株式会社 | Ａｔｍセル同期方式 |
| JP2655547B2 (ja) * | 1991-03-13 | 1997-09-24 | 富士通株式会社 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
| GB2254980B (en) * | 1991-04-16 | 1995-03-08 | Roke Manor Research | Improvements in or relating to multicast server apparatus |
| JPH05191430A (ja) * | 1992-01-08 | 1993-07-30 | Mitsubishi Electric Corp | セル位相検出回路 |
| GB9213273D0 (en) * | 1992-06-23 | 1992-08-05 | Digital Equipment Int | Efficient atm cell synchronization |
| JPH06164624A (ja) * | 1992-11-18 | 1994-06-10 | Matsushita Electric Ind Co Ltd | セル同期回路 |
| CA2145017C (en) * | 1994-03-31 | 2000-02-15 | Masaru Murakami | Cell multiplexer having cell delineation function |
| JPH07307738A (ja) * | 1994-05-13 | 1995-11-21 | Mitsubishi Electric Corp | プロトコル処理装置 |
| JP2699881B2 (ja) * | 1994-08-03 | 1998-01-19 | 日本電気株式会社 | 同期確立用ａｔｍセルを必要としないａｔｍセル同期回路 |
| US5568482A (en) * | 1994-11-23 | 1996-10-22 | Yurie Systems, Inc. | Low speed radio link system and method designed for ATM transport |
| SE506540C2 (sv) * | 1995-06-13 | 1998-01-12 | Ericsson Telefon Ab L M | Synkronisering av överföring av data via en dubbelriktad länk |
-
1997
- 1997-03-05 JP JP4952197A patent/JP2967748B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-24 US US09/028,453 patent/US6160822A/en not_active Expired - Lifetime
- 1998-03-04 DE DE1998109190 patent/DE19809190C2/de not_active Expired - Fee Related
- 1998-03-05 GB GB9804709A patent/GB2323503B/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ９０信学春大Ｂ５７５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10247919A (ja) | 1998-09-14 |
| DE19809190A1 (de) | 1998-10-01 |
| US6160822A (en) | 2000-12-12 |
| DE19809190C2 (de) | 2000-08-17 |
| GB2323503B (en) | 1999-02-10 |
| GB9804709D0 (en) | 1998-04-29 |
| GB2323503A (en) | 1998-09-23 |
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