JP2732759B2 - フレーム同期制御方式 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 description 11
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- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は多重化中継装置や加入
者系装置などのディジタル伝送装置に用いられるフレー
ム同期制御方式に関するものである。
者系装置などのディジタル伝送装置に用いられるフレー
ム同期制御方式に関するものである。
【０００２】
【従来の技術】従来、この種の装置におけるフレーム同
期制御方式は１ビット即時シフト方式が一般的であっ
た。これはフレーム同期はずれを検出した次のビットか
らハンチングを始め、パタンを検出するまで１ビットず
つ検出位置をシフトしていく方式である。この方式は同
期復帰特性にすぐれているが同期回路を伝送路速度で動
作させる為高速での実現が困難である。そこで、バイト
多重された伝送フレームについてはフレーム同期回路を
伝送路速度の１／８速度すなわちバイト単位で処理する
方式が考え出された。
期制御方式は１ビット即時シフト方式が一般的であっ
た。これはフレーム同期はずれを検出した次のビットか
らハンチングを始め、パタンを検出するまで１ビットず
つ検出位置をシフトしていく方式である。この方式は同
期復帰特性にすぐれているが同期回路を伝送路速度で動
作させる為高速での実現が困難である。そこで、バイト
多重された伝送フレームについてはフレーム同期回路を
伝送路速度の１／８速度すなわちバイト単位で処理する
方式が考え出された。
【０００３】図３にフレーム構成例を示す。これはＣＣ
ＩＴＴ勧告Ｇ７０８で標準化されたＳＴＭ−Ｎ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ
Ｌｅｖｅｌ Ｎ）フレーム構成と同等のフレーム構成
例である。フレーム・パタンはＮバイト連続するＡ1 パ
タンとこれに続くＡ2 パタンがＮバイト連続する構成と
なっている。このうちの一部を使ってフレーム同期をと
る。フレーム・パタンのビット数は誤同期確立やミス・
フレーム間隔などの同期特性を考慮して決めるが、ここ
ではＡ1 Ａ1 Ａ2 Ａ2 の３２ビットとする。また伝送路
データは１：８ＤＭＵＸ回路により直列並列変換されて
入力されるものとする。ここでは同期保護段数を前方２
段、後方２段として説明する。
ＩＴＴ勧告Ｇ７０８で標準化されたＳＴＭ−Ｎ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ
Ｌｅｖｅｌ Ｎ）フレーム構成と同等のフレーム構成
例である。フレーム・パタンはＮバイト連続するＡ1 パ
タンとこれに続くＡ2 パタンがＮバイト連続する構成と
なっている。このうちの一部を使ってフレーム同期をと
る。フレーム・パタンのビット数は誤同期確立やミス・
フレーム間隔などの同期特性を考慮して決めるが、ここ
ではＡ1 Ａ1 Ａ2 Ａ2 の３２ビットとする。また伝送路
データは１：８ＤＭＵＸ回路により直列並列変換されて
入力されるものとする。ここでは同期保護段数を前方２
段、後方２段として説明する。
【０００４】図４に従来方式の実施例を示す。８並列の
入力データＡをバイト・シフト・レジスタ４０１に入力
する。バイト・シフト・レジスタ４０１は４０ビットの
レジスタで構成されており先頭から３９ビットのデータ
Ｂをバイト位相検出回路４０２に送り１５ビットのデー
タＣを並べ換え回路４０４に送る。バイト位相検出回路
４０２では８通りの３２ビット連続パタンを検出し、結
果ＤおよびＥをバイト位相保持回路４０５と同期パタン
検出回路４０３に送る。バイト位相データＤおよびＥは
パタンを検出すると８ビットのいずれか１ビットが反転
してバイト位相を示す。同期パタン検出回路４０３では
バイト位相データＥの論理和をとり同期パタン検出信号
Ｊとしてバイト位相保持回路４０５とフレーム位相制御
回路４０９およびディレイ４０８に送る。ディレイ４０
８では入力したフレーム・パタン検出信号Ｊをクロック
分遅らせてフレーム同期保護回路４１０に送る。バイト
位相保持回路４０５では同期パタン検出信号Ｊとイネー
ブル信号Ｋの一致するタイミングでバイト位相データＤ
を取り込みラッチする。ラッチデータＦを並び換え回路
４０４に送ると共にラッチ前データＨとラッチ・データ
Ｉをバイト位相比較器４０７に送る。バイト位相比較器
４０７ではバイト位相保持回路４０５から送られる２バ
イトのバイト位相データを比較して、一致信号Ｌをフレ
ーム同期保護回路４１０に送る。並べ換え回路４０４は
セレクタとラッチで構成されておりバイト位相データＦ
により１５ビットの中から８ビットを選択して出力す
る。フレーム同期保護回路４１０ではバイト位相一致信
号Ｌ、同期パタン検出信号Ｍおよびフレーム・カウンタ
４１１から送られる同期パタン照合位置信号Ｒを入力し
て同期保護をとり同期信号Ｓを出力する。またハンチン
グ信号Ｎ、Ｏをバイト位相制御回路４０６およびフレー
ム位相制御回路４０９に送る。ハンチング信号Ｎは同期
はずれ状態の後方保護１段目で出力され、ハンチング信
号Ｏは前方保護および後方保護の最終段で出力される。
バイト位相制御回路４０６ではハンチング信号Ｎおよび
Ｏと同期パタン検出位置信号Ｑからイネーブル信号Ｋを
出力しバイト位相保持回路４０５に送る。論理式はＫ＝
（Ｎ＋ＱＯ）となる。フレーム位相制御回路４０９では
フレーム同期保護回路４１０より送られるハンチング信
号ＮおよびＯのタイミングとフレーム・パタン検出信号
Ｊのタイミングの一致を検出してリセット信号Ｐをフレ
ーム・カウンタ４１１に送りフレーム位相を制御する。
入力データＡをバイト・シフト・レジスタ４０１に入力
する。バイト・シフト・レジスタ４０１は４０ビットの
レジスタで構成されており先頭から３９ビットのデータ
Ｂをバイト位相検出回路４０２に送り１５ビットのデー
タＣを並べ換え回路４０４に送る。バイト位相検出回路
４０２では８通りの３２ビット連続パタンを検出し、結
果ＤおよびＥをバイト位相保持回路４０５と同期パタン
検出回路４０３に送る。バイト位相データＤおよびＥは
パタンを検出すると８ビットのいずれか１ビットが反転
してバイト位相を示す。同期パタン検出回路４０３では
バイト位相データＥの論理和をとり同期パタン検出信号
Ｊとしてバイト位相保持回路４０５とフレーム位相制御
回路４０９およびディレイ４０８に送る。ディレイ４０
８では入力したフレーム・パタン検出信号Ｊをクロック
分遅らせてフレーム同期保護回路４１０に送る。バイト
位相保持回路４０５では同期パタン検出信号Ｊとイネー
ブル信号Ｋの一致するタイミングでバイト位相データＤ
を取り込みラッチする。ラッチデータＦを並び換え回路
４０４に送ると共にラッチ前データＨとラッチ・データ
Ｉをバイト位相比較器４０７に送る。バイト位相比較器
４０７ではバイト位相保持回路４０５から送られる２バ
イトのバイト位相データを比較して、一致信号Ｌをフレ
ーム同期保護回路４１０に送る。並べ換え回路４０４は
セレクタとラッチで構成されておりバイト位相データＦ
により１５ビットの中から８ビットを選択して出力す
る。フレーム同期保護回路４１０ではバイト位相一致信
号Ｌ、同期パタン検出信号Ｍおよびフレーム・カウンタ
４１１から送られる同期パタン照合位置信号Ｒを入力し
て同期保護をとり同期信号Ｓを出力する。またハンチン
グ信号Ｎ、Ｏをバイト位相制御回路４０６およびフレー
ム位相制御回路４０９に送る。ハンチング信号Ｎは同期
はずれ状態の後方保護１段目で出力され、ハンチング信
号Ｏは前方保護および後方保護の最終段で出力される。
バイト位相制御回路４０６ではハンチング信号Ｎおよび
Ｏと同期パタン検出位置信号Ｑからイネーブル信号Ｋを
出力しバイト位相保持回路４０５に送る。論理式はＫ＝
（Ｎ＋ＱＯ）となる。フレーム位相制御回路４０９では
フレーム同期保護回路４１０より送られるハンチング信
号ＮおよびＯのタイミングとフレーム・パタン検出信号
Ｊのタイミングの一致を検出してリセット信号Ｐをフレ
ーム・カウンタ４１１に送りフレーム位相を制御する。
【０００５】図５に図４の動作を説明するための状態図
を示す。初期状態は状態Ｓ０で非同期である。状態Ｓ０
ではハンチング信号Ｎが出力されている。ここでバイト
位相検出回路４０２で同期パタンが検出されると同期パ
タン検出回路４０３より同期パタン検出信号Ｊが出力さ
れ、ディレイ４０８を経由してフレーム同期保護回路４
１０に同期パタン検出信号Ｍが入力される。フレーム同
期保護回路４１０では同期パタン検出により状態がＳ１
に移る。状態Ｓ１ではフレーム・カウンタ４１１より出
力される同期パタン検出位置信号Ｑのタイミングでイネ
ーブル信号Ｋを出力する。イネーブル信号Ｋによってバ
イト位相保持回路４０５の２段目にラッチされるバイト
位相データＨとこれまでラッチされていたバイト位相デ
ータＩとの比較結果Ｌと同期パタンの検出結果Ｍを同期
パタン照合位置Ｒのタイミングで検出し状態を遷移させ
る。状態Ｓ１において同期パタン照合位置信号Ｒのタイ
ミングで同期パタン検出信号Ｍが検出できなければ同期
パタン照合不一致となり状態がＳ０に戻る。同期パタン
照合位置信号Ｒの入力タイミングで同期パタン検出信号
Ｍが検出されておりバイト位相の比較結果Ｌが不一致で
あれば２フレーム連続一致とならず新たにパタンを検出
したことになるので状態はＳ１のままである。また同期
パタン照合位置信号Ｒのタイミングでバイト位相の比較
結果Ｌが一致であれば同期パタンが２フレーム連続一致
したことになる。したがって状態はＳ２に移り後方保護
２段で同期となる。状態Ｓ２ではハンチング信号Ｎおよ
びＯが出力されないのでイネーブル信号Ｋが出力されず
バイト位相は保持される。状態Ｓ２は前方保護１段目で
あり同期パタン照合位置信号Ｒのタイミングで比較結果
Ｌが一致であれば同一位相の同期パタンが検出されたこ
とになり状態が変わらない。しかしながら同期パタン照
合位置信号Ｒのタイミングで比較結果Ｌが不一致であれ
ば同一位相の同期パタンが検出されないことになり状態
はＳ３に移り前方保護の２段目となる。状態Ｓ３は前方
保護最終段なのでハンチング信号Ｏが出力され同期パタ
ン検出位置信号Ｑのタイミングでイネーブル信号Ｋが出
力される。イネーブル信号Ｋのタイミングでバイト位相
信号が更新されると同期パタン照合位置Ｒのタイミング
でバイト位相の比較結果Ｌが不一致となるので同期はず
れとなる。また同時に新たな同期パタンを検出したこと
になるので状態はＳ１に移り後方保護２段目となる。ま
た同期パタン照合位置Ｒのタイミングで同期パタン検出
信号Ｍが検出されなければバイト位相は更新されず状態
はＳ０に移り同期はずれとなる。
を示す。初期状態は状態Ｓ０で非同期である。状態Ｓ０
ではハンチング信号Ｎが出力されている。ここでバイト
位相検出回路４０２で同期パタンが検出されると同期パ
タン検出回路４０３より同期パタン検出信号Ｊが出力さ
れ、ディレイ４０８を経由してフレーム同期保護回路４
１０に同期パタン検出信号Ｍが入力される。フレーム同
期保護回路４１０では同期パタン検出により状態がＳ１
に移る。状態Ｓ１ではフレーム・カウンタ４１１より出
力される同期パタン検出位置信号Ｑのタイミングでイネ
ーブル信号Ｋを出力する。イネーブル信号Ｋによってバ
イト位相保持回路４０５の２段目にラッチされるバイト
位相データＨとこれまでラッチされていたバイト位相デ
ータＩとの比較結果Ｌと同期パタンの検出結果Ｍを同期
パタン照合位置Ｒのタイミングで検出し状態を遷移させ
る。状態Ｓ１において同期パタン照合位置信号Ｒのタイ
ミングで同期パタン検出信号Ｍが検出できなければ同期
パタン照合不一致となり状態がＳ０に戻る。同期パタン
照合位置信号Ｒの入力タイミングで同期パタン検出信号
Ｍが検出されておりバイト位相の比較結果Ｌが不一致で
あれば２フレーム連続一致とならず新たにパタンを検出
したことになるので状態はＳ１のままである。また同期
パタン照合位置信号Ｒのタイミングでバイト位相の比較
結果Ｌが一致であれば同期パタンが２フレーム連続一致
したことになる。したがって状態はＳ２に移り後方保護
２段で同期となる。状態Ｓ２ではハンチング信号Ｎおよ
びＯが出力されないのでイネーブル信号Ｋが出力されず
バイト位相は保持される。状態Ｓ２は前方保護１段目で
あり同期パタン照合位置信号Ｒのタイミングで比較結果
Ｌが一致であれば同一位相の同期パタンが検出されたこ
とになり状態が変わらない。しかしながら同期パタン照
合位置信号Ｒのタイミングで比較結果Ｌが不一致であれ
ば同一位相の同期パタンが検出されないことになり状態
はＳ３に移り前方保護の２段目となる。状態Ｓ３は前方
保護最終段なのでハンチング信号Ｏが出力され同期パタ
ン検出位置信号Ｑのタイミングでイネーブル信号Ｋが出
力される。イネーブル信号Ｋのタイミングでバイト位相
信号が更新されると同期パタン照合位置Ｒのタイミング
でバイト位相の比較結果Ｌが不一致となるので同期はず
れとなる。また同時に新たな同期パタンを検出したこと
になるので状態はＳ１に移り後方保護２段目となる。ま
た同期パタン照合位置Ｒのタイミングで同期パタン検出
信号Ｍが検出されなければバイト位相は更新されず状態
はＳ０に移り同期はずれとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成のフレーム同期制御方式では同期パタン・ビット数が
多くなるとバイト・シフト・レジスタの回路規模が増え
消費電力が増大するといった問題や同期パタン検出回路
規模が増大することにより高速での動作が困難になる、
といった問題点があった。
成のフレーム同期制御方式では同期パタン・ビット数が
多くなるとバイト・シフト・レジスタの回路規模が増え
消費電力が増大するといった問題や同期パタン検出回路
規模が増大することにより高速での動作が困難になる、
といった問題点があった。
【０００７】この発明は以上のべたバイト・シフト・レ
ジスタおよび同期パタン検出回路規模が増大するといっ
た問題点を除去するため、同期パタン検出回路をバイト
単位に分けると共に同期パタン検出回路の１部を使って
バイト同期をとることによって、従来方式と同等の同期
特性を持ちながら回路規模を小さくできるフレーム同期
制御方式を提供することを目的とする。
ジスタおよび同期パタン検出回路規模が増大するといっ
た問題点を除去するため、同期パタン検出回路をバイト
単位に分けると共に同期パタン検出回路の１部を使って
バイト同期をとることによって、従来方式と同等の同期
特性を持ちながら回路規模を小さくできるフレーム同期
制御方式を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、複数の第１のバイト・パタンと複数の第２の
バイト・パタンを有する同期パタンを検出してフレーム
同期をとるフレーム同期制御方式において、前記第１の
バイト・パタンを検出して第１のパタン検出信号を出力
する第１のパタン検出手段と、前記第１のバイト・パタ
ンのバイト位相を検出してそのバイト位相データを出力
するバイト位相検出手段と、前記バイト位相データを前
記第１のパタン検出信号と所定の制御信号のタイミング
によりラッチして保持するバイト位相保持手段と、前記
バイト位相保持手段で保持されているバイト位相データ
と保持される前のバイト位相データが一致し、前記第１
のパタン検出信号が複数回連続して出力されたときバイ
ト位相連続信号を出力するバイト位相比較手段と、前記
バイト位相保持手段で保持されているバイト位相データ
により入力データを並べ換えてバイト同期をとる並べ換
え手段と、前記並べ換え手段の出力から前記第２のバイ
ト・パタンを検出して第２のパタン検出信号を出力する
第２のパタン検出手段と、前記バイト位相連続信号が出
力され、前記第２のパタン検出信号が複数回連続して出
力されたとき同期パタン検出信号を出力する同期パタン
検出手段とを備えたものである。
するため、複数の第１のバイト・パタンと複数の第２の
バイト・パタンを有する同期パタンを検出してフレーム
同期をとるフレーム同期制御方式において、前記第１の
バイト・パタンを検出して第１のパタン検出信号を出力
する第１のパタン検出手段と、前記第１のバイト・パタ
ンのバイト位相を検出してそのバイト位相データを出力
するバイト位相検出手段と、前記バイト位相データを前
記第１のパタン検出信号と所定の制御信号のタイミング
によりラッチして保持するバイト位相保持手段と、前記
バイト位相保持手段で保持されているバイト位相データ
と保持される前のバイト位相データが一致し、前記第１
のパタン検出信号が複数回連続して出力されたときバイ
ト位相連続信号を出力するバイト位相比較手段と、前記
バイト位相保持手段で保持されているバイト位相データ
により入力データを並べ換えてバイト同期をとる並べ換
え手段と、前記並べ換え手段の出力から前記第２のバイ
ト・パタンを検出して第２のパタン検出信号を出力する
第２のパタン検出手段と、前記バイト位相連続信号が出
力され、前記第２のパタン検出信号が複数回連続して出
力されたとき同期パタン検出信号を出力する同期パタン
検出手段とを備えたものである。
【０００９】
【作用】本発明は、第１のパタン検出手段により第１の
バイト・パタンを複数回連続して検出し、第２のパタン
検出手段により第２のバイト・パタンを複数回連続して
検出すると共に、バイト位相検出手段、バイト位相保持
手段およびバイト位相比較手段により第１のバイト・パ
タンのバイト位相データが直前のバイト位相データある
いは１フレーム前のバイト位相データと一致することを
検出したとき同期パタン検出手段により同期パタン検出
信号を出力するものである。
バイト・パタンを複数回連続して検出し、第２のパタン
検出手段により第２のバイト・パタンを複数回連続して
検出すると共に、バイト位相検出手段、バイト位相保持
手段およびバイト位相比較手段により第１のバイト・パ
タンのバイト位相データが直前のバイト位相データある
いは１フレーム前のバイト位相データと一致することを
検出したとき同期パタン検出手段により同期パタン検出
信号を出力するものである。
【００１０】なお、並べ換え手段の出力から第２のバイ
ト・パタンを検出することにより、第２のパタン検出手
段の簡単化を図っている。
ト・パタンを検出することにより、第２のパタン検出手
段の簡単化を図っている。
【００１１】
【実施例】図１はこの発明の実施例を示す回路図であ
る。
る。
【００１２】８ビット並列の入力データＡはバイト・シ
フト・レジスタ１０１に入る。バイト・シフト・レジス
タ１０１は１６ビットで構成されており１５ビットのラ
ッチ・データＢをバイト位相検出回路１０２と並べ換え
回路１０４に移る。バイト位相検出回路１０２では１５
ビット・データの中から８位相のバイト・パタンを検出
してバイト位相データＤおよびＥをバイト位相保持回路
１０５と第１のパタン検出回路１０３にそれぞれ送る。
第１のパタン検出回路１０３ではバイト位相データＥの
論理和をとりパタン検出信号Ｉをバイト位相保持回路１
０５とバイト位相比較器１０６に送る。
フト・レジスタ１０１に入る。バイト・シフト・レジス
タ１０１は１６ビットで構成されており１５ビットのラ
ッチ・データＢをバイト位相検出回路１０２と並べ換え
回路１０４に移る。バイト位相検出回路１０２では１５
ビット・データの中から８位相のバイト・パタンを検出
してバイト位相データＤおよびＥをバイト位相保持回路
１０５と第１のパタン検出回路１０３にそれぞれ送る。
第１のパタン検出回路１０３ではバイト位相データＥの
論理和をとりパタン検出信号Ｉをバイト位相保持回路１
０５とバイト位相比較器１０６に送る。
【００１３】バイト位相保持回路１０５ではパタン検出
信号Ｉとイネーブル信号Ｊの一致するタイミングでバイ
ト位相データＤを取り込みラッチする。ラッチ・データ
Ｆを並べ換え回路１０４に送ると共にラッチ前データＧ
とラッチ・データＨをバイト位相比較器１０６に送る。
並べ換え回路１０４はバイト位相データＦにより１５ビ
ット・データの中から８ビットを選択することによりデ
ータを並べ換える。並べ換え後のデータは出力データＫ
として外部へ送ると共に第２のパタン検出回路１０９に
も送る。第２のパタン検出回路１０９ではパタンを検出
した結果Ｐを同期パタン検出回路１１０に送る。
信号Ｉとイネーブル信号Ｊの一致するタイミングでバイ
ト位相データＤを取り込みラッチする。ラッチ・データ
Ｆを並べ換え回路１０４に送ると共にラッチ前データＧ
とラッチ・データＨをバイト位相比較器１０６に送る。
並べ換え回路１０４はバイト位相データＦにより１５ビ
ット・データの中から８ビットを選択することによりデ
ータを並べ換える。並べ換え後のデータは出力データＫ
として外部へ送ると共に第２のパタン検出回路１０９に
も送る。第２のパタン検出回路１０９ではパタンを検出
した結果Ｐを同期パタン検出回路１１０に送る。
【００１４】バイト位相比較器１０６ではラッチ前バイ
ト位相データＧと保持バイト位相データＨを比較して結
果Ｎを同期パタン検出回路１１０に送る。また第１のパ
タン検出結果Ｉとイネーブル信号Ｊのタイミングでバイ
ト位相を比較した結果であるバイト位相の更新を示す信
号Ｍをフレーム同期保護回路１１１に送る。
ト位相データＧと保持バイト位相データＨを比較して結
果Ｎを同期パタン検出回路１１０に送る。また第１のパ
タン検出結果Ｉとイネーブル信号Ｊのタイミングでバイ
ト位相を比較した結果であるバイト位相の更新を示す信
号Ｍをフレーム同期保護回路１１１に送る。
【００１５】同期パタン検出回路１１０ではバイト位相
の連続を示す信号Ｎと第２のパタン検出信号Ｐを入力し
て複数バイト連続する同期パタンを検出し結果Ｑをフレ
ーム同期保護回路１１１に送る。フレーム同期保護回路
１１１ではバイト位相の更新を示す信号Ｍと同期パタン
検出信号Ｑおよび同期パタン照合位置信号Ｖを入力して
フレーム同期保護をとり、同期信号Ｗを出力する。また
ハンチング信号ＲおよびＳをバイト位相制御回路１０７
とフレーム位相制御回路１０８に送る。ハンチング信号
Ｒは同期はずれ状態の後方１段目に出力される。またハ
ンチング信号Ｓは後方および前方保護の最終段で出力さ
れる。
の連続を示す信号Ｎと第２のパタン検出信号Ｐを入力し
て複数バイト連続する同期パタンを検出し結果Ｑをフレ
ーム同期保護回路１１１に送る。フレーム同期保護回路
１１１ではバイト位相の更新を示す信号Ｍと同期パタン
検出信号Ｑおよび同期パタン照合位置信号Ｖを入力して
フレーム同期保護をとり、同期信号Ｗを出力する。また
ハンチング信号ＲおよびＳをバイト位相制御回路１０７
とフレーム位相制御回路１０８に送る。ハンチング信号
Ｒは同期はずれ状態の後方１段目に出力される。またハ
ンチング信号Ｓは後方および前方保護の最終段で出力さ
れる。
【００１６】バイト位相制御回路１０７ではハンチング
信号Ｒ、Ｓのタイミングと同期パタン検出位置信号Ｕの
タイミングによりバイト位相の更新を許可するイネーブ
ル信号Ｊを作りバイト位相保持回路１０５およびバイト
位相比較器１０６に送る。またイネーブル信号Ｊは同期
パタン検出信号Ｏの検出により解除される。イネーブル
信号Ｊの出力条件は（Ｒ＋ＳＵ）の立ち上がりで、解除
条件は（Ｏ＋バー（Ｒ＋ＳＵ））である。フレーム位相
制御回路１０８ではハンチング信号Ｒ、Ｓのタイミング
で同期パタン検出信号Ｏを検出してリセット信号Ｔをフ
レーム・カウンタ１１２に送りフレーム位相を制御す
る。フレーム・カウンタ１１２ではカウント値をデコー
ドして同期パタン検出位置信号Ｕおよび同期パタン照合
位置信号Ｖを生成し、バイト位相制御回路１０７および
フレーム同期保護回路１１１にそれぞれ送る。
信号Ｒ、Ｓのタイミングと同期パタン検出位置信号Ｕの
タイミングによりバイト位相の更新を許可するイネーブ
ル信号Ｊを作りバイト位相保持回路１０５およびバイト
位相比較器１０６に送る。またイネーブル信号Ｊは同期
パタン検出信号Ｏの検出により解除される。イネーブル
信号Ｊの出力条件は（Ｒ＋ＳＵ）の立ち上がりで、解除
条件は（Ｏ＋バー（Ｒ＋ＳＵ））である。フレーム位相
制御回路１０８ではハンチング信号Ｒ、Ｓのタイミング
で同期パタン検出信号Ｏを検出してリセット信号Ｔをフ
レーム・カウンタ１１２に送りフレーム位相を制御す
る。フレーム・カウンタ１１２ではカウント値をデコー
ドして同期パタン検出位置信号Ｕおよび同期パタン照合
位置信号Ｖを生成し、バイト位相制御回路１０７および
フレーム同期保護回路１１１にそれぞれ送る。
【００１７】例えば、上記構成の回路をＡ1 Ａ1 Ａ2 Ａ
2 の３２ビットからなる同期パタンの検出に適用する場
合、バイト位相検出回路１０２はＡ1 についてその位相
を検出し、第２のパタン検出回路１０９はＡ2 を検出す
るようにそれぞれ設定する。これにより、前記同期パタ
ンがバイト・シフト・レジスタ１０１に入力されたと
き、バイト位相検出回路１０２はＡ1 Ａ1 に対応して同
一のバイト位相データＤ、Ｅを出力し、第１のパタン検
出回路１０３はバイト位相データＥに対応して、すなわ
ち、各Ａ1 に対応してパタン検出信号Ｉを出力する。バ
イト位相保持回路１０５およびバイト位相比較器１０６
は、バイト位相検出回路１０２から出力されるバイト位
相データを比較して一致したとき、連続して出力される
前記パタン検出信号Ｉに基づいて、バイト位相の連続を
示す信号Ｎを出力する。一方、検出回路１０９は並べ換
え回路１０４でバイト同期された入力データからＡ2 を
検出し、各Ａ2 に対応して信号Ｐを出力する。前記信号
ＮはＡ1 Ａ1 が検出されたことを表わし、連続して出力
された信号ＰはＡ2 Ａ2 が検出されたことを表わすの
で、同期パタン検出回路１１０はフレーム同期信号（Ａ
1 Ａ1 Ａ2 Ａ2 ）が検出されたと判断し、同期パタン検
出信号Ｑを出力する。なお、イネーブル信号Ｊは出力さ
れているものとした。
2 の３２ビットからなる同期パタンの検出に適用する場
合、バイト位相検出回路１０２はＡ1 についてその位相
を検出し、第２のパタン検出回路１０９はＡ2 を検出す
るようにそれぞれ設定する。これにより、前記同期パタ
ンがバイト・シフト・レジスタ１０１に入力されたと
き、バイト位相検出回路１０２はＡ1 Ａ1 に対応して同
一のバイト位相データＤ、Ｅを出力し、第１のパタン検
出回路１０３はバイト位相データＥに対応して、すなわ
ち、各Ａ1 に対応してパタン検出信号Ｉを出力する。バ
イト位相保持回路１０５およびバイト位相比較器１０６
は、バイト位相検出回路１０２から出力されるバイト位
相データを比較して一致したとき、連続して出力される
前記パタン検出信号Ｉに基づいて、バイト位相の連続を
示す信号Ｎを出力する。一方、検出回路１０９は並べ換
え回路１０４でバイト同期された入力データからＡ2 を
検出し、各Ａ2 に対応して信号Ｐを出力する。前記信号
ＮはＡ1 Ａ1 が検出されたことを表わし、連続して出力
された信号ＰはＡ2 Ａ2 が検出されたことを表わすの
で、同期パタン検出回路１１０はフレーム同期信号（Ａ
1 Ａ1 Ａ2 Ａ2 ）が検出されたと判断し、同期パタン検
出信号Ｑを出力する。なお、イネーブル信号Ｊは出力さ
れているものとした。
【００１８】以上、フレーム同期信号の検出動作につい
て説明したが、次にフレーム同期の動作について図２を
用いて説明する。ここで、図２はフレーム同期の動作を
説明するための説明図である。
て説明したが、次にフレーム同期の動作について図２を
用いて説明する。ここで、図２はフレーム同期の動作を
説明するための説明図である。
【００１９】図２において、Ｓ０は初期状態であり、同
期はずれの状態である。この状態は後方保護１段目であ
り、フレーム同期保護回路１１１からはハンチング信号
Ｒが出力されている。バイト位相制御回路１０７はこの
ハンチング信号Ｒを受けるとイネーブル信号Ｊをバイト
位相保持回路１０５とバイト位相比較器１０６に出力す
る。これにより上述した同期パタンの検出動作が開始さ
れる。同期パタンが検出されると同期パタン検出回路１
１０から同期パタン検出信号ＱとＯが出力される。フレ
ーム同期保護回路１１１がこの同期パタン検出信号Ｑを
受けると状態はＳ１に移る。このとき前記ハンチング信
号Ｒはフレーム位相制御回路１０８に入力されているの
で、フレーム位相制御回路１０８は前記同期パタン検出
信号Ｏのタイミングでリセット信号Ｔを出力する。フレ
ーム・カウンタ１１２はこのリセット信号Ｔを基準にし
て１フレーム周期で同期パタン検出位置信号Ｕと同期パ
タン照合位置信号Ｖを生成して出力する。またバイト位
相保持回路１０５はバイト位相検出回路１０２で検出さ
れたバイト位相データＤを、第１のパタン検出回路１０
３からのパタン検出信号Ｉと前記イネーブル信号Ｊのタ
イミングでラッチ（Ｆ，Ｈ）する。
期はずれの状態である。この状態は後方保護１段目であ
り、フレーム同期保護回路１１１からはハンチング信号
Ｒが出力されている。バイト位相制御回路１０７はこの
ハンチング信号Ｒを受けるとイネーブル信号Ｊをバイト
位相保持回路１０５とバイト位相比較器１０６に出力す
る。これにより上述した同期パタンの検出動作が開始さ
れる。同期パタンが検出されると同期パタン検出回路１
１０から同期パタン検出信号ＱとＯが出力される。フレ
ーム同期保護回路１１１がこの同期パタン検出信号Ｑを
受けると状態はＳ１に移る。このとき前記ハンチング信
号Ｒはフレーム位相制御回路１０８に入力されているの
で、フレーム位相制御回路１０８は前記同期パタン検出
信号Ｏのタイミングでリセット信号Ｔを出力する。フレ
ーム・カウンタ１１２はこのリセット信号Ｔを基準にし
て１フレーム周期で同期パタン検出位置信号Ｕと同期パ
タン照合位置信号Ｖを生成して出力する。またバイト位
相保持回路１０５はバイト位相検出回路１０２で検出さ
れたバイト位相データＤを、第１のパタン検出回路１０
３からのパタン検出信号Ｉと前記イネーブル信号Ｊのタ
イミングでラッチ（Ｆ，Ｈ）する。
【００２０】状態Ｓ１は後方保護２段目なのでフレーム
同期保護回路１１１からはハンチング信号Ｓが出力さ
れ、バイト位相制御回路１０７とフレーム位相制御回路
１０８に入力される。バイト位相制御回路１０７に同期
パタン検出位置信号Ｕが入力されるとイネーブル信号Ｊ
が出力され、このとき第１のパタン検出回路１０３でパ
タンが検出されてパタン検出信号Ｉが出力されると、バ
イト位相検出回路１０２で検出されたそのバイト位相デ
ータＤがバイト位相保持回路１０５に新たにラッチされ
る。バイト位相比較器１０６は新たにラッチされたバイ
ト位相データＧとそれまで保持していたバイト位相デー
タＨとを比較し、不一致であればバイト位相の更新を示
す信号Ｍをフレーム同期回路１１１に送出し、一致であ
ればバイト位相の連続を示す信号Ｎをフレーム・パタン
検出回路１１０に送出する。信号Ｍがフレーム同期回路
１１１に入力されたとき、状態はＳ１からＳ０に戻る。
また信号Ｎと第２のパタン検出回路１０９からの信号Ｐ
とが同期パタン検出回路１１０に入力されるとき、同期
パタン検出信号Ｑがフレーム同期保護回路１１１に入力
される。しかし、この同期パタン検出信号Ｑが同期パタ
ン照合位置信号Ｖのタイミングで検出されないときは、
前記信号Ｍが出力されたときと同様に状態はＳ１からＳ
０に戻る。同期パタン検出信号Ｑが同期パタン照合位置
信号Ｖのタイミングで検出されたときは、状態はＳ０か
らＳ１、あるいはＳ１からＳ２へと移り、同期状態にな
る。
同期保護回路１１１からはハンチング信号Ｓが出力さ
れ、バイト位相制御回路１０７とフレーム位相制御回路
１０８に入力される。バイト位相制御回路１０７に同期
パタン検出位置信号Ｕが入力されるとイネーブル信号Ｊ
が出力され、このとき第１のパタン検出回路１０３でパ
タンが検出されてパタン検出信号Ｉが出力されると、バ
イト位相検出回路１０２で検出されたそのバイト位相デ
ータＤがバイト位相保持回路１０５に新たにラッチされ
る。バイト位相比較器１０６は新たにラッチされたバイ
ト位相データＧとそれまで保持していたバイト位相デー
タＨとを比較し、不一致であればバイト位相の更新を示
す信号Ｍをフレーム同期回路１１１に送出し、一致であ
ればバイト位相の連続を示す信号Ｎをフレーム・パタン
検出回路１１０に送出する。信号Ｍがフレーム同期回路
１１１に入力されたとき、状態はＳ１からＳ０に戻る。
また信号Ｎと第２のパタン検出回路１０９からの信号Ｐ
とが同期パタン検出回路１１０に入力されるとき、同期
パタン検出信号Ｑがフレーム同期保護回路１１１に入力
される。しかし、この同期パタン検出信号Ｑが同期パタ
ン照合位置信号Ｖのタイミングで検出されないときは、
前記信号Ｍが出力されたときと同様に状態はＳ１からＳ
０に戻る。同期パタン検出信号Ｑが同期パタン照合位置
信号Ｖのタイミングで検出されたときは、状態はＳ０か
らＳ１、あるいはＳ１からＳ２へと移り、同期状態にな
る。
【００２１】状態Ｓ２ではハンチング信号ＲおよびＳが
出力されないのでバイト位相保持回路１０５にラッチさ
れているバイト位相データ（Ｆ、Ｈ）は更新されない。
これにより、バイト位相比較器１０６は１フレーム前の
バイト位相データＨと現在のバイト位相データＧとを比
較し、信号Ｍまたは、信号Ｎを生成して出力することに
なる。状態Ｓ２は前方保護１段目であり同期パタン照合
位置信号Ｖのタイミングで同期パタン検出信号Ｑが検出
されなければ、状態はＳ２からＳ３に移り後方２段目と
なる。同期パタン照合位置信号Ｖのタイミングで同期パ
タン検出信号Ｑが検出されれば状態は変らない。
出力されないのでバイト位相保持回路１０５にラッチさ
れているバイト位相データ（Ｆ、Ｈ）は更新されない。
これにより、バイト位相比較器１０６は１フレーム前の
バイト位相データＨと現在のバイト位相データＧとを比
較し、信号Ｍまたは、信号Ｎを生成して出力することに
なる。状態Ｓ２は前方保護１段目であり同期パタン照合
位置信号Ｖのタイミングで同期パタン検出信号Ｑが検出
されなければ、状態はＳ２からＳ３に移り後方２段目と
なる。同期パタン照合位置信号Ｖのタイミングで同期パ
タン検出信号Ｑが検出されれば状態は変らない。
【００２２】前方保護最終段である状態Ｓ３ではハンチ
ング信号Ｓが出力されるのでバイト位相制御回路１０７
から同期パタン検出位置信号Ｕのタイミングでイネーブ
ル信号Ｊが出力され、バイト位相保持回路１０５にラッ
チされるバイト位相データは更新されうる状態にある。
従ってイネーブル信号Ｊのタイミングで第１のパタンが
検出されればバイト位相データは更新される。ここで新
たにラッチするバイト位相データＧとこれまで保持して
いたバイト位相データＨが不一致であればバイト位相比
較器１０６からフレーム同期保護回路１１１へバイト位
相更新信号Ｍが出力され、状態はＳ０へ移り同期はずれ
となる。また同期パタン照合位置信号Ｖのタイミングで
同期パタンが検出されなければ状態はＳ０へ移り同期は
ずれとなる。ここで同期パタン照合位置信号Ｖのタイミ
ングで同期パタンが検出されれば状態はＳ２へ戻り前方
保護１段目となる。
ング信号Ｓが出力されるのでバイト位相制御回路１０７
から同期パタン検出位置信号Ｕのタイミングでイネーブ
ル信号Ｊが出力され、バイト位相保持回路１０５にラッ
チされるバイト位相データは更新されうる状態にある。
従ってイネーブル信号Ｊのタイミングで第１のパタンが
検出されればバイト位相データは更新される。ここで新
たにラッチするバイト位相データＧとこれまで保持して
いたバイト位相データＨが不一致であればバイト位相比
較器１０６からフレーム同期保護回路１１１へバイト位
相更新信号Ｍが出力され、状態はＳ０へ移り同期はずれ
となる。また同期パタン照合位置信号Ｖのタイミングで
同期パタンが検出されなければ状態はＳ０へ移り同期は
ずれとなる。ここで同期パタン照合位置信号Ｖのタイミ
ングで同期パタンが検出されれば状態はＳ２へ戻り前方
保護１段目となる。
【００２３】
【発明の効果】このように本発明のフレームパタン制御
方式によればパタン検出回路をバイト単位に分割してパ
タン検出機能とバイト並び換え機能を共用させることに
よって回路規模を小さく出来、同期パタン検出回路に各
パタンが連続することを検出する機能とハンチング状態
での並べ換え発生を検出する機能を持たせることによっ
て従来と同等の同期特性を実現出来る。これによって集
積回路を低消費電力にできるので信頼性の向上を期待で
きる。
方式によればパタン検出回路をバイト単位に分割してパ
タン検出機能とバイト並び換え機能を共用させることに
よって回路規模を小さく出来、同期パタン検出回路に各
パタンが連続することを検出する機能とハンチング状態
での並べ換え発生を検出する機能を持たせることによっ
て従来と同等の同期特性を実現出来る。これによって集
積回路を低消費電力にできるので信頼性の向上を期待で
きる。
【図１】本発明の実施例を示す回路図である。
【図２】図１の動作を説明するための状態図である。
【図３】フレーム構成例を示す図である。
【図４】従来方式の実施例を示す回路図である。
【図５】図４の動作を説明するための状態図である。
１０１ バイト・シフト・レジスタ １０２ バイト位相検出回路 １０３ 第１のパタン検出回路 １０４ 並べ換え回路 １０５ バイト位相保持回路 １０６ バイト位相比較回路 １０７ バイト位相制御回路 １０８ フレーム位相制御回路 １０９ 第２のパタン検出回路 １１０ 同期パタン検出回路 １１１ フレーム同期保護回路 １１２ フレームカウンタ
Claims (2)
- 【請求項１】 複数の第１のバイト・パタンと複数の第
２のバイト・パタンを有する同期パタンを検出してフレ
ーム同期をとるフレーム同期制御方式において、 前記第１のバイト・パタンを検出して第１のパタン検出
信号を出力する第１のパタン検出手段と、 前記第１のバイト・パタンのバイト位相を検出してその
バイト位相データを出力するバイト位相検出手段と、 前記バイト位相データを前記第１のパタン検出信号と所
定の制御信号のタイミングによりラッチして保持するバ
イト位相保持手段と、 前記バイト位相保持手段で保持されているバイト位相デ
ータと保持される前のバイト位相データが一致し、前記
第１のパタン検出信号が複数回連続して出力されたとき
バイト位相連続信号を出力するバイト位相比較手段と、 前記バイト位相保持手段で保持されているバイト位相デ
ータにより入力データを並べ換えてバイト同期をとる並
べ換え手段と、 前記並べ換え手段の出力から前記第２のバイト・パタン
を検出して第２のパタン検出信号を出力する第２のパタ
ン検出手段と、 前記バイト位相連続信号が出力され、前記第２のパタン
検出信号が複数回連続して出力されたとき同期パタン検
出信号を出力する同期パタン検出手段とを有することを
特徴とするフレーム同期制御方式。 - 【請求項２】 前記バイト位相比較手段で比較されるバ
イト位相データが不一致のとき、フレーム同期信号を生
成するフレーム同期保護回路をリセットする手段を設け
た請求項１記載のフレーム同期制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188213A JP2732759B2 (ja) | 1992-07-15 | 1992-07-15 | フレーム同期制御方式 |
| US08/087,281 US5400369A (en) | 1992-07-15 | 1993-07-08 | Fram aligner with reduced circuit scale |
| CA002100179A CA2100179A1 (en) | 1992-07-15 | 1993-07-09 | Frame aligner with reduced circuit scale |
| FR9308620A FR2693812B1 (fr) | 1992-07-15 | 1993-07-13 | Procédé et dispositif d'alignement de trames de données. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188213A JP2732759B2 (ja) | 1992-07-15 | 1992-07-15 | フレーム同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637746A JPH0637746A (ja) | 1994-02-10 |
| JP2732759B2 true JP2732759B2 (ja) | 1998-03-30 |
Family
ID=16219752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4188213A Expired - Fee Related JP2732759B2 (ja) | 1992-07-15 | 1992-07-15 | フレーム同期制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5400369A (ja) |
| JP (1) | JP2732759B2 (ja) |
| CA (1) | CA2100179A1 (ja) |
| FR (1) | FR2693812B1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-07-08 US US08/087,281 patent/US5400369A/en not_active Expired - Lifetime
- 1993-07-09 CA CA002100179A patent/CA2100179A1/en not_active Abandoned
- 1993-07-13 FR FR9308620A patent/FR2693812B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2693812B1 (fr) | 1994-09-23 |
| CA2100179A1 (en) | 1994-01-16 |
| FR2693812A1 (fr) | 1994-01-21 |
| JPH0637746A (ja) | 1994-02-10 |
| US5400369A (en) | 1995-03-21 |
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