JP4425722B2

JP4425722B2 - Ｓｍｄ任意逓倍回路

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Publication number: JP4425722B2
Application number: JP2004181737A
Authority: JP
Inventors: 光昭田岸
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-06-18
Filing date: 2004-06-18
Publication date: 2010-03-03
Anticipated expiration: 2024-06-18
Also published as: CN1710813A; CN1710813B; KR100807610B1; JP2006004293A; KR20060049225A; US20050282511A1; US7519087B2

Description

本発明は、逓倍回路に関し、特に同期式遅延回路を用いた逓倍回路に関する。

従来の逓倍回路は、ＰＬＬ（Phase Locked Loop）回路又はＤＬＬ（Delay Locked Loop）回路を備えた構成が用いられている。よく知られているように、ＰＬＬ回路は、位相比較器と、該位相比較器の比較結果を電圧に変換するチャージポンプと、該チャージポンプの出力を平滑化するループフィルタと、該ループフィルタの直流電圧を制御電圧として受け制御電圧に応じて発振周波数を可変させるＶＣＯ（電圧制御発振器）とを備え、ＶＣＯの出力端と位相比較器の入力端との間の帰還路に分周器を備え、ＶＣＯの出力クロック信号を分周器で分周した分周クロック信号を位相比較器で入力クロック信号と位相比較する構成とされている。このように、ＰＬＬ回路を用いた逓倍回路は、位相比較器を備え、入力信号波形と位相比較を行うため、ロックに時間を要する。また、遅延回路（ＤＬＬ）を用い位相比較器を備えた逓倍回路として、例えば後記特許文献１等の記載が参照される。

図７に、従来の同期式遅延回路（Synchronous Mirror Delay Circuit（同期式ミラー遅延回路）；「ＳＭＤ」ともいう）の構成の一例を示す（後記特許文献２参照）。図７（ａ）に示すように、同期式遅延回路は、外部クロック信号を入力する入力バッファ９０３（遅延時間＝ｔｄ１）と、入力バッファダミー９０５Ａ（遅延時間＝ｔｄ１）と、クロックドライバダミー９０５Ｂ（遅延時間＝ｔｄ２）からなるダミー遅延回路９０５と、ダミー遅延回路９０５からの出力を入力とする遅延回路列９０１と、遅延回路例９０１に入力されたクロック信号が１クロック周期分進行した時点で、図示されない転送回路を介して転送され、遅延回路列９０１と逆方向に進行する遅延回路列９０２と、遅延回路列９０２からの出力を受けるクロックドライバ９０４（遅延時間＝ｔｄ２）とを備えている。遅延回路列９０１は、クロック信号の１クロック周期を測定する周期測定用の遅延回路である。遅延回路列９０２は、遅延回路列９０１で測定された遅延時間を再現する遅延再現用の遅延回路である。

図７（ｂ）に示すように、外部クロック９０６（周期＝ｔＣＫ）は、遅延回路列９０１を、時間ｔＶ＝ｔＣＫ−（ｔｄ１＋ｔｄ２）分進んで、遅延回路列９０２側に転送され、ｔＶ間、遅延回路列９０１と逆方向に遅延回路列を進行して出力され、クロックドライバ９０４から内部クロック９０７として出力される。入力バッファ９０３への入力時点からｔｄ１＋ｔｄ１＋ｔｄ２＋２×｛ｔＣＫ−（ｔｄ１＋ｔｄ２）｝＋ｔｄ２＝２×ｔＣＫ（２クロック周期）で、内部クロック９０７が出力される。すなわち、同期式遅延回路列からは、クロック周期ｔＣＫの２倍遅延させ外部クロック信号９０６に同期した内部クロック信号９０７が出力される。

同期式遅延回路の遅延再現用の遅延回路（図７（ａ）の９０２）を複数備えた構成の逓倍回路として、後記特許文献３等の記載も参照される。

特開平１０−３３５９９４号公報（第１図、第５図）特許第３４３４６８２号公報（第１５図）特開平１０−３０３７１３号公報（第１図）

上記したように、ＰＬＬ回路やＤＬＬ回路を用いた逓倍回路は、帰還構成を有し、位相比較器を備え、入力信号波形と位相比較を行うため、ロックに時間を要する、という問題点を有している。

したがって、本発明の目的は、ＰＬＬ回路等の帰還構成をとらず、入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下の通りとされる。

本発明の一つのアスペクト（側面）に係る可変逓倍回路は、入力信号の周波数を逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、前記周期測定用の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を、設定された遅延時間を遅延させて出力する、遅延再現用の複数の遅延回路と、を備えた同期式遅延回路と、前記同期式遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路と、設定逓倍値にしたがって、前記周期測定用の遅延回路の遅延段数と前記遅延再現用の複数の遅延回路の遅延段数の比を可変に設定する制御回路と、を備え、前記多重回路から、前記入力信号の周波数を逓倍した出力信号が出力される。

本発明に係るの一つのアスペクトに係る可変逓倍回路は、前記入力信号の周期を測定する周期測定用の第１の遅延回路と、前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第２の遅延回路と、前記入力信号と前記第２の遅延回路の出力信号とを多重化して出力する第１の多重回路と、前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第１の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第３の遅延回路と、前記第１の多重回路の出力信号と前記第３の遅延回路の出力信号とを多重化して出力する第２の多重回路と、設定逓倍値にしたがって、前記第１乃至第３の遅延回路の遅延段数の比を可変に設定する制御回路と、を備えている。

本発明においては、前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第（ｎ−１）（ｎ＝３、４、５、…）の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第（ｎ＋１）（ｎ＝３、４、５、…）の遅延回路と、前記第（ｎ−１）の多重回路の出力信号と前記第（ｎ＋１）の遅延回路の出力信号とを多重化して出力する第ｎ（ｎ＝３、４、５、…）の多重回路との組を１つ又は複数組さらに備えた構成としてもよい。

本発明によれば、周期測定用の遅延回路を用いて実測測定した入力クロック周期に応じて、遅延再現用の可変遅延回路の遅延設定値を、逓倍値にしたがって設定しているため、入力クロックに同期した逓倍信号を生成することができる。

本発明を実施するための最良の形態について説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、本実施形態に係る回路は、同期式遅延回路１０と、多重回路（マルチプレクサ）２０と、制御回路３０とを備えている。

同期式遅延回路１０（Synchronous Mirror Delay Circuit：「ＳＭＤ」ともいう）は、入力クロック信号の１クロック周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の複数の遅延回路とを備えている。

制御回路３０は、同期式遅延回路１０の周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を、逓倍数に応じて可変に設定する。多重回路２０は、同期式遅延回路１０から出力される位相が異なる複数の信号（多相出力）を受けて多重化して逓倍信号を出力する。

多重回路２０からは、入力クロック信号の周波数を逓倍した出力信号が出力される。制御回路３０からの制御により、任意の逓倍数を実現している。なお、同期式遅延回路の基本構成は、例えば図７を参照して説明した構成に従い、入力クロック信号の周期測定用の遅延回路と、遅延再現用の遅延回路を複数備えている。本実施の形態によれば、多重回路２０からは入力クロック信号に同期した逓倍信号（逓倍数のサイクルを単位に、入力クロック信号に位相同期する）が出力される。以下実施例に即して説明する。

図２は、本発明の一実施例の構成を示す図である。図２を参照すると、本発明の一実施例の逓倍回路は、入力クロック信号ＳＣＬＫをクロック入力端子に入力し、反転データ出力端子ＱＢをデータ入力端子Ｄに帰還入力し、２分周クロックＩＤＡＴを正転データ出力端子Ｑから出力するＤ型フリップフロップ１１１と、Ｄ型フリップフロップ１１１の正転データ出力端子Ｑにデータ入力端子Ｄが接続され、クロック端子に入力クロック信号ＳＣＬＫを入力し、２分周クロック信号ＦＣＬＫを正転データ出力端子Ｑから出力するＤ型フリップフロップ１１２と、Ｄ型フリップフロップ１１１、１１２からの出力を受け、クロック信号ＳＣＬＫの周期を測定する入力周期測定用の遅延回路（ＭｅａｓｕｒｅＤｅｌａｙ：「Ｍｅａｓｄｅｌａｙ」ともいう）１０１と、入力周期測定用の遅延回路１０１からの信号に基づき、入力クロック信号ＳＣＬＫを位相１８０度だけ遅延させた信号ＤＡＴ１を出力する第１の可変遅延回路（Ｖａｒｄｅｌａｙ１）１０３と、入力クロック信号ＳＣＬＫと第１の可変遅延回路１０３からの出力信号ＤＡＴ１とを入力して多重しデューティ５０の出力信号ＯＣＬＫ１を出力する第１の多重回路２０１と、第１の多重回路２０１の出力信号ＯＣＬＫ１を入力し、入力周期測定用の遅延回路１０１からの信号に基づき、ＯＣＬＫ１を位相９０度だけ遅延させた信号ＤＡＴ２を出力する第２の可変遅延回路（Ｖａｒｄｅｌａｙ２）１０４と、第１の多重回路２０１からの出力信号ＯＣＬＫ１と第２の可変遅延回路１０４からの出力信号ＤＡＴ２とを入力して多重し、出力信号ＯＣＬＫ２を出力する第２の多重回路２０２と、を備えている。図２の可変遅延回路（Ｖａｒｄｅｌａｙ１）１０３と可変遅延回路（Ｖａｒｄｅｌａｙ２〜）１０４は、遅延再現用の遅延回路１０２を構成しており、入力周期測定用の遅延回路１０１と、遅延再現用の遅延回路１０２とで、図１の同期式遅延回路（ＳＭＤ）１０を構成している。図２において、可変遅延回路（Ｖａｒｄｅｌａｙ２〜）は、可変遅延回路（Ｖａｒｄｅｌａｙ２）のほかに、可変遅延回路（Ｖａｒｄｅｌａｙ３）、可変遅延回路（Ｖａｒｄｅｌａｙ４）等が適宜配置されることを表わしている。

本実施例においては、制御回路３０（図１参照）の制御のもと、設定逓倍数によって、入力周期測定用の遅延回路１０１の遅延段数と、可変遅延回路１０３、１０４の遅延段数の設定比を制御する制御信号（Ｍ）が供給され、遅延回路１０１による入力クロック信号ＳＣＬＫの実測周期（１クロック周期分の遅延段数の数）と、設定逓倍数に応じた遅延段数の設定比に応じて、可変遅延回路１０３、１０４の遅延段数は可変に設定される。

例えば逓倍数が２の場合、周期測定用の遅延回路１０１、及び、第１、第２の可変遅延回路１０３、１０４の遅延段数の比（したがって遅延時間の比）は、遅延回路を構成するインバータ（ＣＭＯＳインバータ）を単位に、８：４：２とされる（なお、インバータ２段が正転バッファを構成するため遅延単位となる）。したがって、周期測定用の遅延回路１０１で測定された入力クロック信号ＳＣＬＫの１周期が遅延回路１０１を構成するインバータの段数で３２段の場合、第１、第２の可変遅延回路１０３、１０４の遅延段数は、それぞれ１６、８に設定される。

本実施例によれば、かかる構成により、同一の回路構成によって、複数の相異なる逓倍数の信号を出力することができる。また、入力クロック信号ＳＣＬＫの周期は任意とされる。入力クロック信号ＳＣＬＫの周期は変動してもよい。この場合も、入力クロック信号ＳＣＬＫに同期した逓倍信号が出力される。すなわち、逓倍信号は、逓倍数毎の周期で入力クロック信号ＳＣＬＫに同期する。

図３は、本発明の処理動作を説明するための流れ図である。図２及び図３を参照して、本発明の第１の実施例の動作について説明する。

周期測定用の遅延回路１０１で入力クロック信号ＳＣＬＫの１周期を測定し、１周期に対応する遅延回路でのインバータ（バッファ）の個数を算出する（ステップＳ１）。

入力クロック信号ＳＣＬＫのエッジに対して、１８０度遅延した位相の信号を作成する（ステップＳ２）。例えば、２逓倍の信号を生成する場合において、周期測定用の遅延回路１０１での入力クロック信号ＳＣＬＫの１クロック周期の測定によるインバータの段数が１６段のとき、１８０度の遅延を生成する可変遅延回路１０３の遅延単位の段数（インバータを単位とする）は８に設定される。入力クロック信号ＳＣＬＫを可変遅延回路１０３に入力し、１８０度位相波形を作成する。

なお、周期測定用の遅延回路１０１に入力クロック信号ＳＣＬＫが１周期進行した時点で、図示されない転送回路から出力され（前記特許文献３等参照）、１周期進行時点の遅延素子段数の半分の段数の位置から可変遅延回路１０３に、入力クロック信号を転送して入力し、遅延回路１０３の出力端から遅延段数８段分遅延させた信号を出力するようにしてもよい。

次に、入力クロック信号ＳＣＬＫと、可変遅延回路１０３からの１８０度位相波形からデューティ５０％の信号ＤＡＴ１を出力する（ステップＳ３）。

作成したデューティ５０％の信号ＤＡＴ１を、再度、可変遅延回路（Ｖａｒｄｅｌａｙ２〜）１０４以降に入力し、所望の位相の波形を作成する（ステップＳ４）。例えば、２逓倍の信号を生成する場合において、周期測定用の遅延回路１０１での入力クロック信号ＳＣＬＫの１クロック周期の測定によるインバータの段数が１６段のとき、可変遅延回路１０４で９０度の遅延を生成する場合、可変遅延回路１０４の遅延単位の段数は４に設定される。

なお、周期測定用の遅延回路１０１に入力クロック信号ＳＣＬＫが１周期進行した時点で、図示されない転送回路から出力され（前記特許文献３等参照）、１周期進行時点の遅延素子段数の１／４の段数の位置から可変遅延回路１０３に、入力クロック信号を転送して入力し、可変遅延回路１０３の出力端から遅延段数４段分遅延させた信号を出力するようにしてもよい。

デューティ５０％の信号ＤＡＴ１と、可変遅延回路１０４から作成した波形を用いて、所望の逓倍数を作成する（ステップＳ５）。

図４は、図２に示した本発明の一実施例の動作を示すタイミング図である。図４には、図２において、入力クロック信号の２逓倍のクロック信号を生成する場合の信号（ＳＣＬＫ、ＩＤＡＴ、ＦＣＬＫ、ＤＡＴ１、ＯＣＬＫ１、ＤＡＴ２、及び、ＯＣＬＫ２）のタイミング波形が示されている。２逓倍の場合、入力周期測定用の遅延回路１０１の遅延素子を構成するインバータ（ＣＭＯＳインバータ）の段数と、可変遅延回路１０３、１０４のインバータ（ＣＭＯＳインバータ）の段数の個数の比は８：４：２に設定される。なお、２逓倍の場合、図２において、可変遅延回路１０４のＶａｒｄｅｌａｙ２は用いられるが、Ｖａｒｄｅｌａｙ３以降の可変遅延回路は用いられない。

入力クロック信号ＳＣＬＫを２分周した信号ＩＤＡＴ、ＦＣＬＫから、入力クロック信号ＳＣＬＫの周期を測定する。入力周期測定用の遅延回路１０１に入力された信号ＩＤＡＴの立ち上がりエッジが入力周期測定用の遅延回路１０を進行し、信号ＦＣＬＫの立ち上がりエッジのタイミングまでに進行したインバータの個数が、入力クロック信号ＳＣＬＫの周期に対応する。

信号ＤＡＴ１は、入力クロック信号ＳＣＬＫから１８０度位相が送れた信号とされる。入力クロック信号ＳＣＬＫと信号ＤＡＴ１を入力とする第１の多重回路２０１は、入力クロック信号ＳＣＬＫの立ち上がりエッジで立ち上がり、信号ＤＡＴ１の立ち上がりで立ち下がる信号ＯＣＬＫ１（デューティ５０％）を出力する。

可変遅延回路１０４から出力される信号ＤＡＴ２は、入力クロック信号ＳＣＬＫから９０度位相が遅延した信号とされ、第２の多重回路２０２は、信号ＯＣＬＫ１の立ち上がりエッジで立ち上がり、信号ＤＡＴ２の立ち上がりで立ち下がる信号ＯＣＬＫ２（２逓倍クロック）を出力する。

本実施例によれば、スキュー等で入力クロック周期が可変した場合にも、逓倍信号ＯＣＬＫ２として、入力クロック信号ＳＣＬＫに同期し、且つ入力クロックＳＣＬＫの周期の変動等に追従した２逓倍クロックが出力される。さらに、制御信号Ｍにより、任意の逓倍数が設定される。

図５は、４逓倍クロックを生成する実施例の構成を示す図である。図５を参照すると、この実施例の逓倍回路において、遅延再現用の遅延回路１０２は、図２の構成に加えて、第２の多重回路２０２からの２逓倍クロック信号ＯＣＬＫ２を入力して４５度位相が遅れた信号を生成する第３の可変遅延回路（Ｖａｒｄｅｌａｙ３）１０５を備えている。さらに、第２の多重回路２０２からの２逓倍クロック信号ＯＣＬＫ２と、第３の可変遅延回路１０５からの出力信号ＤＡＴ３を多重する第３の多重回路２０３を備え、第３の多重回路２０３から４逓倍のクロック信号ＯＣＬＫ４が生成される。以下、同様にして可変遅延回路と、多重回路を追加することで、任意の逓倍数のクロックを生成することができる。なお、図５の構成において、遅延回路１０１、１０３、１０４、１０５の遅延時間の比は、インバータを単位に、１６：８：４：２とされる。

図６は、図２、図５等に示した本発明の一実施例の回路のシミュレーション結果を示す図である。信号ＲＥＳＥＴはハイレベルでアクティブとされ、フリップフロップをリセットする。ＤＵＴＹ５０は、図２及び図５のＯＣＬＫ１である。２逓倍は、図１のＯＣＬＫ２である。なお、図６の信号ＲＥＳＥＴはリセット信号であり、動作の初期化を行うものであり、図２、図５のＤ型フリップフロップ１１１、１１２等をリセットする。図６において、２逓倍、４逓倍については、図２、図５を参照して説明した構成が用いられる。

３逓倍のクロックの生成について説明する。この場合、図５の第１の可変遅延回路１０３で１８０度位相の信号を生成する。また、第２の可変遅延回路１０４で、ＯＣＬＫ１を１２０度位相を遅延させた信号を出力し、第２の多重回路２０２で、ＯＣＬＫ１とＤＡＴ２を多重化してＯＣＬＫ２とする。第３の可変遅延回路１０５でＯＣＬＫ２を入力して６０度位相が遅れた信号ＤＡＴ３を生成し、第３の多重回路２０３にてＯＣＬＫ２と該ＯＣＬＫ２を６０度位相を遅らせた信号ＤＡＴ３を多重して３逓倍のクロックが生成される。遅延回路１０１、１０３、１０４、１０５の遅延時間の比は、インバータの段数で、１２：６：４：２に設定される。

なお、上記した逓倍数２、３、４以外にも、上記した動作原理にしたがって、同期式遅延回路で生成された多相クロックに基づき、任意の逓倍クロック信号を生成することができる。本実施例は、ＰＬＬ回路を用いずに任意の逓倍クロック信号を生成することができ、ＰＬＬ回路等帰還構成に特有のジッタ等を有さず、半導体集積回路装置のクロック逓倍回路に適用して好適とされる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含む。

本発明の一実施形態の構成を示す図である。本発明の一実施例の構成を示す図である。本発明の一実施例の動作を説明するための流れ図である。本発明の一実施例の動作を説明するタイミング図である。本発明の他の実施例の構成を示す図である。本発明の一実施例のシミュレーション結果を示すタイミング波形図である。従来の同期式遅延回路の構成を示す図である。

符号の説明

１０同期式遅延回路
２０多重回路
３０制御回路
１０１入力周期測定用の遅延回路（Ｍｅａｓｄｅｌａｙ）
１０２遅延再現用の遅延回路
１０３、１０４、１０５可変遅延回路
１１１、１１２Ｄ型フリップフロップ
２０１、２０２、２０３多重回路
９０１、９０２遅延回路列
９０３入力バッファ
９０５ダミー遅延回路
９０５Ａ入力バッファダミー
９０５Ｂクロックドライバダミー
９０６外部クロック
９０７内部クロック

Claims

入力信号の周期を測定する周期測定用の遅延回路と、前記周期測定用の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を、設定された遅延時間を遅延させて出力する、遅延再現用の複数の遅延回路と、を備えた同期遅延回路と、
前記同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路と、
設定逓倍値にしたがって、前記周期測定用の遅延回路の遅延段数と前記遅延再現用の複数の遅延回路の遅延段数の比を可変に設定する制御回路と、
を備え、
前記多重回路から、前記入力信号の周波数を逓倍した出力信号が出力される、ことを特徴とする逓倍回路。
入力信号の周波数を逓倍した出力信号を出力し、逓倍数が可変とされる逓倍回路であって、
前記入力信号の周期を測定する周期測定用の第１の遅延回路と、
前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第２の遅延回路と、
前記入力信号と前記第２の遅延回路の出力信号とを多重化して出力する第１の多重回路と、
前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第１の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第３の遅延回路と、
前記第１の多重回路の出力信号と前記第３の遅延回路の出力信号とを多重化して出力する第２の多重回路と、
設定逓倍値にしたがって、前記第１乃至第３の遅延回路の遅延段数の比を可変に設定する制御回路と、
を備えている、ことを特徴とする逓倍回路。
前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第（ｎ−１）（ｎ＝３、４、５、…）の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第（ｎ＋１）（ｎ＝３、４、５、…）の遅延回路と、
前記第（ｎ−１）の多重回路の出力信号と前記第（ｎ＋１）の遅延回路の出力信号とを多重化して出力する第ｎ（ｎ＝３、４、５、…）の多重回路との組を１つ又は複数組さらに備えている、ことを特徴とする請求項２記載の逓倍回路。
入力信号の周波数を逓倍した出力信号を出力し、逓倍数が可変とされる逓倍回路であって、
前記入力信号の周期を測定する周期測定用の第１の遅延回路と、
前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第２の遅延回路と、
前記入力信号と前記第２の遅延回路の出力信号とを多重化して出力する第１の多重回路と、
前記第１の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第１の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第３の遅延回路と、
前記第１の多重回路の出力信号と前記第３の遅延回路の出力信号とを多重化して出力する第２の多重回路と、
前記第１の遅延回路で測定された周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第２の多重回路の出力信号を遅延出力する第４の遅延回路と、
前記第２の多重回路の出力信号と前記第３の遅延回路の出力信号を多重化して出力する第３の多重回路と、
設定逓倍値にしたがって、前記第１乃至第３の遅延回路の遅延段数の比を可変に設定する制御回路と、
を備えている、ことを特徴とする逓倍回路。
２逓倍の場合、前記第１乃至第３の遅延回路の遅延時間の比を４：２：１とする、ことを特徴とする請求項２又は４記載の逓倍回路。
３逓倍の場合、前記第１乃至第４の遅延回路の遅延時間の比を６：３：２：１とする、ことを特徴とする請求項４記載の逓倍回路。
４逓倍の場合、前記第１乃至第４の遅延回路の遅延時間の比を８：４：２：１とする、ことを特徴とする請求項４記載の逓倍回路。
前記入力信号の周波数を逓倍した出力信号は、設定逓倍数のサイクルを単位に、前記入力信号に同期している、ことを特徴とする請求項１乃至７のいずれか一に記載の逓倍回路。
請求項１乃至８のいずれか一に記載の逓倍回路を備えた半導体装置。