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KR100282526B1 - 적층 반도체 패키지 및 그 제조방법, 그리고 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구 - Google Patents

적층 반도체 패키지 및 그 제조방법, 그리고 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구 Download PDF

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KR100282526B1
KR100282526B1 KR1019990001661A KR19990001661A KR100282526B1 KR 100282526 B1 KR100282526 B1 KR 100282526B1 KR 1019990001661 A KR1019990001661 A KR 1019990001661A KR 19990001661 A KR19990001661 A KR 19990001661A KR 100282526 B1 KR100282526 B1 KR 100282526B1
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김영환
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Abstract

본발명은 초고밀도 반도체 패키지의 구조 및 제조방법에 관한 것으로, 시스템 기기의 소형 경량화 및 고성능화에 대응할 수 있는 적층 반도체 패키지 구조 및 제조방법과, 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구를 제공한다.
본발명의 적층 패키지는, 몰딩부(36)와, 상기 몰딩부(36)의 측면으로 뻗어 나오고, 'J'형을 갖는 리드(33)로 구성된 제1형 단층 패키지(P1)의 상부에, 몰딩부(136)과, 상기 몰딩부(136)의 하면에 노출된 리드를 갖는 제2형 단층 패키지(P2)를 마운팅하고, 상기 제1형 단층 패티지(P1)의 리드(33) 상면(33c)과, 상기 제2형 단층 패키지(P2)의 리드(133)의 하면(133d)이 솔더에 의해 용접 부착되어 있다.
본발명에 의한 적층 반도체 패키지는, 종래의 적층 패키지에 비하여 공정기간이 단축되고, 패키지 제조비용이 절감되는 효과가 있다.

Description

적층 반도체 패키지 및 그 제조방법, 그리고 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구{Stacked package for semiconductor device and fabrication method thereof, and apparatus for making the stacked package}
본발명은, 일반적으로는 반도체 패키지 및 그 제조방법에 관한 것이고, 더욱 상세히는 시스템 기기상에서 차지하는 평면적을 늘리지 않으면서, 반도체 칩의 실장밀도를 높일 수 있는 적층 반도체 패키지 및 그 제조방법, 그리고 적층 반도체 패키지를 제조하기 위해 이용되는 패키지 얼라인용 치구에 관한 것이다.
시스템 기기의 소형경량화, 고성능화에 대한 요구가 높아짐에 따라, 이에 대응하기 위하여, 종래와 같은 면적의 패키지안에 종래 보다 더 많은 집적회로를 수용하도록 하기 위해, 3차원 패키지 즉 적층 반도체 패키지에 대한 연구가 활발하다.
종래 알려져 있는 적층 반도체 패키지는, 평면적의 크기는 종래와 동일하지만, 두께가 종래의 표준적인 패키지에 비하여 1/2인 티에스오피(TSOP; Thin Small Outline Package)패키지를 적층한 패키지가 상용되고 있다.
종래 실용화 되어 있는 패키지(T)의 구조에 대해 도1을 참조하여 설명하면 다음과 같다.
개별 패키지 (P)가 여러층(도면에서는 4층)이 차례로 쌓여 있다. 상기 개별 패키지 (P)는 U자형(U-shape)의 외부리드(outer lead) (1)들을 갖고 있다. 상기 각 개별패키지의 외부리드(1)들중, 같은 칼럼에 위치한 외부리드들(1)은 하나의 레일(2)에 연결되어 있다. 그리하여, 동일한 칼럼에 있는 외부리드(1)과 인쇄회로기판(미도시) 사이의 신호 입출력은, 레일(2)를 개재하여 이루어 진다. 상기 외부리드(1) 들은 상기 레일(2)의 내측 에지에 형성되어 있는 슬롯(4)에 삽합됨으로써 연결된다.
도2는 상기 레일(2)과 패키지의 외부리드(1)들간의 연결관계를 보여주기 위한, 도1의 II-II선에 따른 부분 종단면도이다.
상기 레일(2)은 수직방향으로 세워져 있고, 상기 개별 패키지(P)의 일측 가장자리와 마주보고 있는 내측 에지(3)를 갖고 있다. 상기 상기 내측 에지(3)에는 상기 외부리드(1)과 동일한 모양의 슬롯 또는 리세스(4)가 형성되어 있다. 상기 레일(2)의 최상부에는 상기 레일(2)와 거의 직각을 이루는 방향(수평방향)으로 뻗어있는 연장부(5)가 연결되어 있다.
즉, 상기 개별 반도체 패키지(P)의 각각의 외부리드(1)들은 레일(2)의 리세스 또는 슬롯(4)에 삽합되어 고정되고, 상기 연장부(5)의 하면(5a)은 상기 개별 반도체 패키지(P)중의 최상층(uppermost) 패키지(P)의 상면(Pa)과 접착제에 의해 접착되어 있다.
따라서, 다수층의 개별 반도체 패키지(P)는 레일(2)와 연장부(5)에 의해 서로 개별적으로 분리되지 않고 적층 패키지(T)로 조립되어 있다.
상기 적층 반도체 패키지(T)의 제조방법은 다음과 같다.
먼저 U자형의 다수의 외부리드(1)를 갖는 개별 반도체 패키지(P)를 제조한다. 상기 개별 반도체 패키지(P)의 제조방법은 종래 이미 잘 알려져 있다. 즉 내부리드와 외부리드를 갖는 리드프레임위에, 반도체 칩을 부착하는 다이 어태치 공정과, 상기 반도체 칩 상면의 패드와 상기 내부리드를 와이어로 연결하는 와이어링 공정 과, 상기 반도체 칩과 상기 와이어와 상기 내부리드를 몰딩 컴파운드로 감싸는 몰딩 공정과, 외부리드(1)의 모양을 U자형으로 변형(shaping for forming)하는 공정을 순차 수행함으로써 제조할 수 있다.
다음으로, 상기 개별 반도체 패키지(P) 여러개를 상하층으로 여러층을 포개어 서로 상하로 놓인 반도체 패키지(P)를 접착제로 접착한다.
다음으로, 상기 개별반도체 패키지(P)의 각각의 외부리드(1)들을, 상기 외부리드(1)에 대응하는 슬롯을 갖는 레일(2)의 슬롯(4)에 삽입한 후, 레일의 상부에 연결된 연장부(5)의 하면을 최상층 개별 반도체 패키지의 상면에 부착시킨다.
다음으로, 상기 레일에 의해 일체형으로 고정되어 있는 다수의 개별반도체 패키지들을 패키지 바인더로 집어서, 상기 레일과 상기 외부리들들을 솔더액이 들어 있는 솔더 페이스트 박스내에 넣는다. 그리하여, 상기 외부리드의 끝부분에 솔더액을 묻힌다. 이 공정을 솔더 디핑 공정이라 한다.
다음으로 외부리드의 끝부분에 묻은 솔더를 리플로우하여, 레일과 외부리드들을 서로 분리되지 않도록 용접하여 종래의 고밀도 반도체 패키지의 제조를 완료한다.
상기 설명한 바와 같이, 레일이 인쇄회로기판상의 외부회로와 반도체 칩간의 신호입출력을 담당한다. 그런데 반도체 패키지의 외부리드 수가 증가할수록 리드 피치가 줄어들고 따라서 레일과 레일의 거리가 가까워지게 된다. 그리하여, 종래의 적층 반도체 패키지를 제조하기 위한 솔더 디핑 공정시, 이웃하는 레일들이 서로 솔더액에 의해 쇼트 되어, 반도체 소자가 정상적으로 신호 입출력 동작을 하지 못하 게 되어, 패키지 불량률이 높아지는 문제가 있었다.
한편, 상기 종래의 패키지 제조공정에서는, 각각의 레일에 외부리드들을 수작업으로 끼워넣어야 하기 때문에, 자동화가 불가능하여 패키지 조립공정이 길고 또한 인건비의 상승으로 패키지 제조비용이 높아지는 단점이 있었다.
또한, 상기 레일 및 외부리드들은 보통 솔더로 형성되는데, 종래 패키지에 비하여 외부리드 외에 레일을 필요로 하기 때문에 그 만큼 패키지 조립을 위한 재료(솔더)가 많이 필요하므로 패키지 제조비용이 상승하는 문제가 있었다.
본발명은, 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 다핀화로 인하여 좁은 리드 피치(파인 피치)를 갖는 패키지를 불량 률이 적고, 생산성이 높으며, 저가의 비용으로 제조할 수 있는 반도체 패키지 및 그 제조공정을 제공하는 것을 그 목적으로 한다.
또한 본발명의 적층 패키지를 제조하기 위하여 이용되는 패키지 얼라인용 치구를 제공하는 것을 그 목적으로 한다.
본발명은 또한 비엘피형 패키지를 이용한 적층 반도체 패키지를 제공하는 것을 그 목적으로 한다.
본발명의 목적을 달성하기 위하여, 상면 중앙부에 형성된 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드(32) 바깥측 반도체 칩 상면에 한쪽 끝이 부착되고 다른 쪽 끝이 반도체 칩의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31)과 패드(32)와 와이어(34) 및 리드의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지와; 하면 중앙부에 형성된 다수의 패드(132)를 갖는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드 바깥측(132) 상기 반도체 칩(131) 하면에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 칩 부착부(133a) 의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)로 구성된 제2형 단층 패키지로 구성되고;상기 제2형 단층 패키지의 리드의 기판 부착부(133b)의 하면(133d)과, 상기 제1형 단층 패키지의 리드중 몰딩부(36) 바깥측으로 뻗어나온 부분의 상면이 솔더에 의해 용접 부착되어 있는 적층 반도체 패키지를 제공한다.
본발명의 목적을 달성하기 위하여, 상면 중앙부에 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드 바깥측 반도체 칩 상면에 한쪽 끝이 부착되고, 다른 쪽이 끝이 반도체 칩(31)의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31)과 패드(32)와 와이어(34) 및 리드의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지를 제조하는 공정과;
하면 중앙부에 다수의 패드(132)를 갖는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드 바깥측(132)에 상기 반도체 칩(131) 하면에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)으로 구성된 제2형 단층 패키지를 제조하는 공정과;
상기 제1형 단층 패키지에 있어서, 리드중 몰딩부(36)로 감싸이지 않은 부분의 상면에, 상기 제2형 단층 패키지의 리드의 기판 부착부(133b)의 하면(133d)을 부착하는 공정을 포함하는 적층 반도체 패키지 제조방법을 제공한다.
본발명의 목적을 달성하기 위하여, 상기 제1형 단층 패키지에 있어서, 리드중 몰딩부(36)로 감싸이지 않은 부분의 상면에, 상기 제2형 단층 패키지의 리드의 기판 부착부(133b)의 하면(133d)을 부착하는 공정은,
상기 제2형 단층 패키지의 기판 부착부 하면(133d)에 플럭스(71)를 바르는 공정과; 상기 플럭스(71)에 다수의 솔더볼(73)을 부착하는 공정과;상기 제2형 단층 패키지를 상기 제1형 단층 패키지 위에 각각의 리드가 서로 대응하도록 위치정렬하여 마운팅 하는 공정과;상기 솔더볼을 리플로우 하는 공정을 포함하는 것을 특징으로 하는 적층 반도체 칩 패키지 제조방법을 제공한다.
본발명의 목적을 달성하기 위하여, 상기 제1형 단층 패키지와 제2형 단층 패키지의 몰딩부(36, 136)의 재질은 솔더 레지스트인 것을 특징으로 하는 적층 반도체 칩 패키지 제조방법을 제공한다.
본발명의 목적을 달성하기 위하여, 상기 제1형 단층 패키지 위에 제2형 단층 패키지를 마운팅 하는 공정전에 상기 제2형 단층 패키지의 몰딩부(36)의 상면에 접착제를 바르는 공정을 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조방 법.
본발명의 목적을 달성하기 위하여, 소정 높이를 갖는 절연성 몸체(51)와, 상기 몸체(51) 상부에 형성된 다수의 캐비티(53)와, 상기 캐비티(53) 중앙에 상기 몸체(51)를 관통하여 형성된 관통구(55)와, 상기 관통구몸체의 가장자리에 형성된 얼라인 막대(37)로 구성된 서브스트레이트(50)과; 마스크 몸체(61)와, 상기 마스크 몸체를 관통하여 형성된 다수의 개방부(62)와, 상기 마스크 몸체(61)의 가장자리의 각 구석에 형성된 얼라인홀(63)을 갖추고 있는 얼라인 마스크(60)로 구성되고;상기 얼라인 마스크(60)는 상기 서브스트레이트(50)의 상부에 부착되어 있는 것을 특징으로 하는 패키지 얼라인용 치구를 제공한다.
본발명의 목적을 달성하기 위하여, 소정 높이를 갖는 절연성 몸체(51)와, 상기 몸체(51) 상부에 형성된 다수의 캐비티(53)와, 상기 캐비티(53) 중앙에 상기 몸체(51)를 관통하여 형성된 관통구(55)와, 상기 관통구몸체의 가장자리에 형성된 얼라인 막대(37)로 구성된 서브스트레이트(50)과,
마스크 몸체(61)와, 상기 마스크 몸체를 관통하여 형성된 다수의 개방부(62)와, 상기 마스크 몸체(61)의 가장자리의 각 구석에 형성된 얼라인홀(63)을 갖추고 있는 얼라인 마스크(60)로 구성되고,
상기 얼라인 마스크(60)은 상기 서브스트레이트(50)의 상면에 부착되어 있는 패키지 얼라인용 치구를 준비하는 공정과;
상기 캐비티(53)안에, 상면 중앙부에 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드(32) 바깥측 반도체 칩(31) 상면에 일측 끝이 부착되고, 다른 쪽이 끝이 반 도체 칩의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31), 패드(32), 와이어(34) 및 리드의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지를 넣는 공정과;
하면 중앙부에 다수의 패드(132)를 갖는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드 바깥측(132) 상기 반도체 칩(131)에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)으로 구성된 제2형 단층 패키지를 준비하는 공정과;
상기 제2형 단층 패키지의 리드의 기판부착부의 하면(133d)에 솔더볼(73)을 부착하는 공정과;
상기 제2형 단층 패키지를 상기 패키지 얼라인용 치구의 개구부(62)안에 상기 제1형 단층 패키지의 상부에 마운팅 하는 공정과;
상기 솔더볼을 리플로우 하는 공정을 포함하는 적층 반도체 패키지 제조방법을 제공한다.
도1. 종래 적층 패키지의 외관 사시도이다.
도2. 도1의 II-II선에 따른 부분적인 종단면도이다.
도3a, 도3b. 본발명의 적층 반도체 패키지이다.
도4a. 본발명의 적층 반도체 패키지를 제조하기 위한 제1형 단층 패키지의 외관 사시도이다.
도4b. 도4a의 IVb-IVb선에 따른 종단면도이다.
도5a. 본발명의 적층 반도체 패키지를 제조하기 위한 제2형 단층 패키지의 외관 사시도이다.
도5b. 도5a의 Vb-Vb선에 따른 종단면도이다.
도6a. 패키지 얼라인용 치구의 구성요소인 서브스트레이트의 평면도이다.
도6b. 도6a의 VIb-VIb선에 따른 종단면도이다.
도6c. 패키지 얼라인용 치구의 구성요소인 얼라인 마스크 평면도이다.
도6d. 도6c의 VIIb-VIIb선에 따른 종단면도이다.
도6e. 패키지 얼라인용 치구의 종단면도이다.
도7a 내지 도7e는 본발명의 적층 반도체 패키지의 제조공정 순서이다.
*** 도면 번호에 대한 설명 ***
P : 개별 단층 패키지P1 : 제1형 단층 패키지
P2 : 제2형 단층 패키지1: 외부리드
2 : 레일3: 내측 에지
4 : 슬롯5 : 레일의 연장부
30 : 솔더31 : 반도체 칩
32 : 패드33, 33a, 33b : 리드
33c: 리드의 상면34 : 와이어
36 : 몰딩부131 : 반도체 칩
132 ; 패드133, 133a, 133b, 133c : 리드
133d : 리드의 하면134 : 와이어
136 : 몰딩부50 : 서브스트레이트
51 : 절연성 몸체53 ; 캐비티
55 : 관통구57 : 기둥
59 : 얼라인 막대60 : 얼라인 마스크
61 : 마스크 몸체63 : 개방부
65 : 얼라인 홀70 : 패키지 얼라인용 치구
71 : 플럭스73 : 솔더볼
다음으로 본발명의 일실시례에 따른 적층반도체 패키지의 구조에 대해 도3a을 참조하여 설명하면 다음과 같다.
먼저, 본발명의 적층 패키지는 하층에 놓인 제1형 단층 패키지(P1)위에 제2형 단층 패키지(P2)를 적층하여 형성한다. 제1형 단층 패키지(P1)의 외부리드(33b)의 최상면(33c)와 제2평 패키지(P2)의 리드(133)의 기판부착부(133b)의 하면(133d)이 솔더(30)에 의해 용접되어 일체형으로 붙어 있다. 또한 제1형 패키지(P1)과 제2형 패키지(P2)의 접착강도를 높이기 위해, 상기 제1형 패키지(P1)의 몰딩부(36)의 상면과 제2형 패키지(P2)의 몰딩부(136) 하면이 접착제에 의해 접착되어 있다.
다음으로, 본발명의 적층 반도체 패키지의 구성요소인 제1형 단층 패키지에 대해 설명하면 다음과 같다.
도4a는 제1형 단층 패키지(P1)의 외관 사시도이다. 몰딩부(36)의 측면을 따라 다수의 리드(33)이 뻗어 나와 있고, 상기 리드(33)는 'J'자 형상으로 되어 있다.
도4b는 도4a 의 IVb-IVb선에 따른 종단면도이다.
상기 제1형 단층 패키지(P1) 는 도4b에 도시된 바와 같이, 반도체 칩(31) 상면 중앙에 패드(32)가 형성되어 있고, 상기 패드 들의 바깥측에 반도체 칩(31) 상면에 접착제를 개재하여 리드(33)가 부착되어 있다. 상기 리드(33)의 일측 끝과 상기 패드(32)가 와이어(34)에 의해 연결되어 있다. 상기 리드(33)는 상기 반도체 칩(31)상에 한쪽 끝에서 연장되어, 반도체 칩 바깥측에까지 뻗어 있고, 상기 반도체 칩 바깥측에서 'J'형을 이루고 있다. 상기 반도체 칩(31), 와이어(34) 및 리드(33)의 일부분을 몰딩부(36)가 감싸고 있다. 이때, 상기 몰딩부(36) 내측의 리드(33)부를 내부리드(33a)라 하고, 몰딩부(36) 바깥측으로 뻗어나온 리드(33)부를 외부리드(33b)라 한다. 이때, 외부리드(33b)는 그 최상면(33c)을 갖는다.
또한 제1형 단층 패키지 즉 완성된 적층 패키지의 하층에 위치하고, 이후 인쇄회로 기판에 실장이 될 패키지는 'J'형 외부리드를 갖는다. 'J'형 외부리드는, 종래의 적층 패키지에 이용되는 'L'형 또는 '걸윙'형 외부리드를 갖는 패키지에 비하여, 인쇄회로기판에의 실장이 용이하다. 따라서, 본발명의 제1형 패키지에서는 'J'형 리드를 갖는 패키지를 이용하였다.
상기 제1형 단층 패키지(P1)의 제조방법은 다음과 같다. 즉 상면에 다수의 패드를 갖는 반도체 칩을 준비하고, 상기 반도체 칩의 상면 소정부위에 상기 패드수에 대응하는 수의 리드를 얹어 놓는다. 다음으로, 상기 패드와 상기 리드를 각각 와이어로 연결시킨다. 다음으로, 상기 반도체 칩과 와이어를 완전히 감싸고, 또한 리드의 소정부분을 감싸도록 몰딩법을 이용하여 몰딩부를 형성한다.
다음으로, 본발명의 적층 반도체 패키지의 구성요소인 제2형 단층 패키지에 대해 도5a, 도5b를 참조하여 설명하면 다음과 같다. 도5a는 제2형 단층 패키지(P2)의 외관사시도이고, 도5b는 도5a의 Vb-Vb선에 따른 종단면도이다.
즉 반도체 칩(131) 하면 중앙에 다수의 패드(132)가 형성되어 있다. 또한 칩 부착부(133a)와 기판 부착부(133b)와 상기 칩 부착부(133a)와 기판 부착부(133b)를 연결하는 연결부(133c)로 구성된 리드(133)의 칩부착부(133a)의 상면이 상기 패드(132)의 바깥측에 반도체 칩(131) 하면에 부착되어 있다. 상기 리드(133)은 'S'자와 유사한 모양을 갖는다. 상기 리드(133)의 기판 부착부(133b)의 하면은 반도체 칩(131)의 가장자리 바깥측으로까지 뻗어 있다. 상기 리드(133)의 일측 끝과 상기 패드(132)가 와이어(134)에 의해 연결되어 있다. 상기 반도체 칩(131)), 와이어(134) 및 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸고, 기판 부착부(133b)의 상면을 덮고 있다. 상기 몰딩부(136)의 하면과 상기 리드(133)의 기판부착부(133b)의 하면(133d)는 동일 평면을 갖도록 형성되어 있다.
상기 제2형 단층 패키지(P2)는 몰딩부(136)의 바닥면(bottom surface)(136a)으로 리드(133)의 일부가 노출되어 상기 노출된 부위 즉 기판 부착부(133b)의 하면(133d)가 외부 리드의 역할을 하기 때문에 비엘피(bottom leaded package; BLP)라고도 한다. 그러한 비엘피 제조방법에 대해서는 미국특허번호 5,363,279에 기재되어 있다.
도3b는 본발명의 제2실시례에 따른 적층 반도체 패키지를 도시하고 있따. 도3a와 같은 도면부호가 붙여진 부분은 도3a의 요소와 같은 구성요소를 나타낸다. 도3b에서의 본발명의 제1형 단층 패키지(P1)에서 리드(33)의 상면(33c)이 몰딩부(36)의 상면에서 노출되어 있는 점을 제외하고는 도3a에서와 다른 모든 구성요소가 같다. 본발명의 제2실시례에서는 제1형 단층 패키지(P1)의 리드(33)과 제2형 단층 패키지(P2)의 리드(133)의 접촉면적이 넓기 때문에 전기적인 접촉 신뢰성이 제1실시례보다 우수하다.
다음으로 본발명의 적층 반도체 패키지 제조방법에 대해 설명한다.
먼저, 본발명의 반도체 패키지를 제작하기 위하여 필요한 패키지 얼라인용 치구에 대하여 설명한다.
우선, 패키지 얼라인용 서브스트레이트가 필요하다. 상기 패키지 얼라인용 서브스트레이트(50)의 구조를 도6a, 도6b에 도시했다. 도6a는 평면도이며, 도6b는 도6a의 VIb-VIb선에 따른 종단면도이다.
도6a, 도6b에 도시된 바와 같이, 서브스트레이트(50)은 절연성 물질로 된 몸체(51)를 갖고, 상기 몸체(51)에는 다수의 캐비티(53)가 형성되어 있다. 이때, 상기 캐비티(53)는 가로, 세로의 길이 및 그 높이가 본발명의 제1형 패키지(P1)의 외형 칫수와 거의 유사한 크기를 갖는다. 상기 캐비티(53)의 중앙부에는 상기 몸체(51)를 관통하는 관통구(55)가 형성되어 있다. 상기 관통구(55) 둘레에는 캐비티(53)내에 놓일 패키지(P1)를 받치기 위한 기둥(57)이 소정 높이로 형성되어 있다. 즉 패키지의 'J'형 외부리드의 휨을 방지하기 위하여, 외부리드가 상기 캐비티(53)의 바닥에 닿지 않도록, 상기 기등(57)이 패키지의 바닥면을 떠받치는 역할을 한다. 상기 관통구(55)는 진공 펌프(미도시)와 연결되어 있다. 따라서, 상기 캐비티(53)에 놓인 패키지(예를들면 P1)는 상기 관통구(55)를 통해, 진공흡입에 의해 고정된다. 또한, 상기 몸체(51)의 양측 가장자리에 얼라인 막대(59)가 형성되어 있다.
다음으로, 도6c, 도6d와 같은 얼라인 마스크를 준비한다. 도6c는 얼라인 마스크의 평면도이고, 도6d는 도6c의 VId-VId선에 따른 종단면도이다. 얼라인 마스크(60)은 마스크 마스크 몸체(61)와 상기 마스크 몸체(61)를 관통하여 형성된 복수개의 개방부(63)와 상기 얼라인 마스크(60)을 상기 서브스트레이트(50)을 고정할 때, 위치 정렬하기 위한 얼라인 홀(65)을 갖고 있다. 상기 개방부(63)의 크기는 사용할 패키지-예를들면 본발명의 제2형 단층 패키지(P2)-의 외형치수와 유사한 크기를 갖도록 형성한다. 또한 상기 개방부(63)는, 상기 서브스트레이트(50)의 캐비티(51)의 위치와 서로 상응하는 위치에 형성되고, 그 크기 또한 같다. 상기 얼라인 홀(65)은 상기 얼라인 막대(59)의 위치와 각각 대응하는 위치에 형성한다.
도6e는 상기 서브스트레이트(50) 위에 상기 얼라인 마스크(60)를 올려 놓은 패키지 얼라인용 치구(70)를 도시하고 있으며, 도6e의 구조를 지그(jig)라고도 한다. 상기 얼라인 마스크(60)의 얼라인 홀(65)내에 얼라인 막대(59)가 삽입되고, 상기 얼라인 막대(59)와, 상기 얼라인 마스크(60)의 상면 사이에 라킹 장치(67)를하여, 상기 서브스트레이트(50)과 얼라인 마스크(60)가 안정되게 고정되도록 하였다.
상기 패키지 얼라인용 치구는, 적층 반도체 패키지를 제조하는 공정동안 상하층으로 놓인 개개의 개별 패키지가 움직이지 않도록 고정하는 역할을 한다.
본발명의 적층 반도체 패키지의 제조방법에 대해, 도7a 내지 도7e를 참조하여 설명하면 다음과 같다.
먼저, 도7a와 같이, 상기 도6e의 패키지 얼라인용 치구(70)의 캐비티(53)안에 도3에 도시한 제1형 패키지(P1)를 관통부를 둘러싼 기둥(57)위에 올려 놓는다.
다음으로, 상기 관통구(55)에 연결되어 있는 진공흡입기(미도시)를 작동시켜, 상기 제1형 패키지(P1)의 바닥면을 진공흡입에 의해 움직이지 않도록 고정된다.
다음으로 도7b와 같이, 도5a의 제2형 단층 패키지(P2)의 리드의 칩 부착부 하면(133d)에 플럭스(71)을 바른다.
다음으로 도7c와 같이, 상기 제2형 단층 패키지(P2) 상면에 진공흡입기(72)(vacuum picker)를 대고 상기 제2형 단층 패키지를 집어서, 상기 제2형 단층 패키지(P2)를 다수의 작은 솔더볼(73)들이 들어 있는 솔더볼 박스(74)에 넣어, 플럭스(71)를 개재하여 상기 리드의 기판 부착부 하면(133d)에 솔더볼(73)들을 부착시킨다.
다음으로 도7d와 같이, 도7c의 제2형 단층 패키지(P2)를 얼라인 마스크(60)의 개방 부(62) 안에 넣고, 상기 제1형 단층 패키지(P1) 위에 마운팅한다.
다음으로, 상기 솔더볼(73)의 리플로우 공정을 진행한다. 그리하여, 제1형 패키지(P1)의 외부리드(33b)의 최상면(33c)과 제2형 패키지(P2)의 리드의 기판부착부(133b)의 하면(133d)이 솔더볼이 리플로우되면서 달라붙게 된다.
다음으로, 상기 패키지 얼라인용 치구(70)를 제거함으로써, 도7e의 본발명의 적층 반도체 패키지(T)의 제조가 완료된다.
한편, 상기 제1형 단층 패키지와 제2형 단층 패키지의 접착력을 향상시키고, 또 변형된 제1형 단층 패키지와 변형된 제2형 단층 패키지의 접착력을 향상시키기 위해, 도7a의 공정 이후에, 제1형 패키지(P1)의 몰딩부(136)의 상면에 접착제를 바르는 공정을 포함할 수 있다.
한편, 상기 제1형 단층 패키지, 제2형 단층 패키지 등의 몰딩부(36, 136)는 그 표면에 솔더가 달라 붙기 어려운 재질즉 레지스트가 도포되어 있는 것이 바람직하다. 또는 몰딩부의 재료가 솔더 레지스트이어도 된다. 그이유는 다음과 같다. 즉 도7c의 공정에서, 외부리드에 솔더볼 부착 공정시, 솔더볼은 외부리드 뿐만 아니라, 몰딩부에도 부착이 될 수 있다. 이후 도7d의 솔더볼 리플로우 공정시, 외부리드와 외부리드 사이의 몰딩부에 솔더볼이 부착되어 있다가 리플로우 공정시 용융되어, 리드간의 쇼트를 발생시킬 수 있다. 그러나, 몰딩부 표면의 재질을 솔더 레지스트로 형성하면, 몰딩부 표면에 붙어 있던 솔더볼들은 리플로우 되면서, 몰딩부에는 솔더가 달라 붙기 어렵기 때문에, 리플로우된 솔더가 외부리드로 모이게 된다. 따라서, 리드간 쇼트를 방지할 수 있는 효과가 있다.
본발명의 적층 반도체 패키지에 의하면, 솔더 디핑 공정을 이용하지 않기 때문에, 인접하는 리드들이 서로 붙어서 초고집적회로가 정상적인 동작을 하지 못하게 되는 패키지 불량률을 현저히 낮추어 생산성을 높이는 효과가 있다.
또한 본발명에 의한 적층 반도체 패키지는, 종래와 달리 수작업을 필요로 하지 않기 때문에, 공정의 자동화에 의한 패키지 조립속도의 향상 및 패키지 조립 비용의 저감을 가져오는 효과가 있다.
또한, 본발명에 의한 적층 반도체 패키지에 의하면, 종래에 비하여 패키지 조립을 위한 재료의 비용이 낮아져, 패키지 조립 원가가 절감되는 효과가 있다.

Claims (7)

  1. 상면 중앙부에 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드(32) 바깥측 반도체 칩(31) 상면에 일측 끝이 부착되고, 다른 쪽이 끝이 반도체 칩의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31)과 패드(32)와 와이어(34) 및 리드(33)의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지와;
    하면 중앙부에 다수의 패드(132)가 형성되어 있는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드 바깥측(132) 상기 반도체 칩(131) 하면에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)으로 구성된 제2형 단층 패키지를 갖추고 있고;
    상기 제2형 단층 패키지의 리드의 기판 부착부(133b)의 하면(133d)과, 상기 제1형 단층 패키지의 리드중 몰딩부(36)로 감싸이지 않은 부분의 리드 상면이 솔더에 의해 용접 부착되어 있는 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 제1형 단층 패키지(P1)의 리드(33)의 적어도 일부가 상기 몰딩부(36)의 상면으로 노출되는 것을 특징으로 하는 적층 반도체 패키지.
  3. 상면 중앙부에 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드 바깥측에 반도체 칩 상면에 일측 끝이 부착되고 다른 쪽이 끝이 반도체 칩의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31), 패드(32), 와이어(34) 및 리드의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지를 제조하는 공정과;
    하면 중앙부 다수의 패드(132)를 갖는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드 바깥측(132)에 상기 반도체 칩(131) 하면에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 칩 부착부(133a)의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)으로 구성된 제2형 단층 패키지를 제조하는 공정과;
    상기 제2형 단층 패키지의 리드의 기판 부착부(133b)의 하면(133d)에 솔더볼을 부착하는 공정과;
    상기 제2형 단층 패키지를 제1형 단층 패키지 상부에 마운팅 하는 공정과;
    상기 솔더볼을 리플로우 하는 공정을 포함하는 적층 반도체 패키지 제조방법.
  4. 제3항에 있어서, 상기 제2형 단층 패키지의 리드의 기판 부착부(133b) 하면에 플럭스를 바르는 공정과;
    상기 제2형 단층 패키지를 솔더볼 박스에 넣는 공정을 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  5. 제3항에 있어서, 제1형 단층 패키지와 제2형 단층 패키지의 몰딩부(36, 136)의 재질은 솔더 레지스트인 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  6. 소정 높이를 갖는 절연성 몸체(51)와, 상기 몸체(51) 상부에 형성된 다수의 캐비티(53)와, 상기 캐비티(53) 중앙에 상기 몸체(51)를 관통하여 형성된 관통구(55)와, 상기 관통구 둘레에 상기 절연성 몸체의 가장자리에 형성된 기둥(57)과, 상기 절연성 몸체 가장자리에 형성된 얼라인 막대(37)로 구성된 서브스트레이트(50)과;
    마스크 몸체(61)와, 상기 마스크 몸체를 관통하여 형성된 다수의 개방부(62)와, 상기 마스크 몸체(61)의 가장자리의 각 구석에 형성된 얼라인홀(63)을 갖추고 있는 얼라인 마스크(60)로 구성되고;
    상기 얼라인 마스크(60)는 상기 서브스트레이트(50)의 상부에 부착되어 있는 것을 특징으로 하는 패키지 얼라인용 치구.
  7. 소정 높이를 갖는 절연성 몸체(51)와, 상기 몸체(51) 상부에 형성된 다수의 캐비티(53)와, 상기 캐비티(53) 중앙에 상기 몸체(51)를 관통하여 형성된 관통구(55)와, 상기 관통구몸체의 가장자리에 형성된 얼라인 막대(37)로 구성된 서 브스트레이트(50)과,
    마스크 몸체(61)와, 상기 마스크 몸체를 관통하여 형성된 다수의 개방부(62)와, 상기 마스크 몸체(61)의 가장자리의 각 구석에 형성된 얼라인홀(63)을 갖추고 있는 얼라인 마스크(60)로 구성되고,
    상기 얼라인 마스크(60)은 상기 서브스트레이트(50)의 상면에 부착되어 있는 패키지 얼라인용 치구를 준비하는 공정과;
    상기 캐비티(53)안에, 상면 중앙부에 다수의 패드(32)를 갖는 반도체 칩(31)과, 상기 패드(32)의 바깥측에 상기 반도체 칩(31)의 상면에 일측 끝이 부착되고, 다른 쪽이 끝이 반도체 칩의 바깥측으로 뻗어 있는 리드(33)와, 상기 리드의 상기 일측 끝과 상기 패드를 연결하는 와이어(34)와, 상기 반도체 칩(31), 패드(32), 와이어(34) 및 리드의 일부를 감싸는 몰딩부(36)으로 구성되는 제1형 단층 패키지를 넣는 공정과;
    하면 중앙부에 다수의 패드(132)를 갖는 반도체 칩(131)과, 칩 부착부(133a)와 기판부착부(133b)와 연결부(133c)로 구성되고 상기 패드(132) 바깥측(132) 상기 반도체 칩(131) 하면에 칩 부착부(133a)의 상면이 부착된 'S'형 모양을 갖는 리드(133)와, 상기 리드(133)의 일측 끝과 상기 패드(132)를 연결하는 와이어와, 상기 반도체 칩(131)과 상기 패드(132)와 와이어(134)와 상기 리드(133)의 칩 부착부(133a)와 연결부(133c)를 감싸는 몰딩부(136)으로 구성된 제2형 단층 패키지를 준비하는 공정과;
    상기 제2형 단층 패키지의 리드의 기판부착부의 하면(133d)에 솔더볼(73)을 부착하 는 공정과;
    상기 제2형 단층 패키지를 상기 패키지 얼라인용 치구의 개구부(62)안에 상기 제1형 단층 패키지의 상부에 마운팅 하는 공정과;
    상기 솔더볼을 리플로우 하는 공정을 포함하는 적층 반도체 패키지 제조방법.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
KR100333388B1 (ko) * 1999-06-29 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조 방법
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6765287B1 (en) * 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
JP4651886B2 (ja) * 2001-09-14 2011-03-16 東北パイオニア株式会社 電子機器及び電子機器の製造方法
KR100730111B1 (ko) * 2001-10-26 2007-06-19 삼성에스디아이 주식회사 유기 ｅｌ 소자의 마스크용 프레임
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
KR100460063B1 (ko) * 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US7190062B1 (en) * 2004-06-15 2007-03-13 Amkor Technology, Inc. Embedded leadframe semiconductor package
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
JP2004281634A (ja) 2003-03-14 2004-10-07 Renesas Technology Corp 積層実装型半導体装置の製造方法
TWD102765S1 (zh) * 2003-08-05 2005-02-01 精工愛普生股份有限公司 水晶振盪器
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
KR100575590B1 (ko) * 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
TWI226110B (en) * 2004-03-17 2005-01-01 Cyntec Co Ltd Package with stacked substrates
WO2005109506A1 (ja) * 2004-05-11 2005-11-17 Spansion Llc 積層型半導体装置用キャリア及び積層型半導体装置の製造方法
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
US6972372B1 (en) * 2004-05-28 2005-12-06 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using outer lead portions and exposed inner lead portions to provide interconnection
JP2005347299A (ja) * 2004-05-31 2005-12-15 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
US7202106B2 (en) 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector and method
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
US7202554B1 (en) * 2004-08-19 2007-04-10 Amkor Technology, Inc. Semiconductor package and its manufacturing method
WO2006025084A1 (ja) * 2004-08-30 2006-03-09 Spansion Llc 積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装置の製造方法
KR100641625B1 (ko) * 2005-01-11 2006-11-06 주식회사 유니세미콘 메모리 적층패키지 및 그 제조방법
JP4675955B2 (ja) * 2005-01-28 2011-04-27 スパンション エルエルシー 積層型半導体装置用キャリア及び積層型半導体装置の製造方法
US20070029648A1 (en) * 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US8698294B2 (en) * 2006-01-24 2014-04-15 Stats Chippac Ltd. Integrated circuit package system including wide flange leadframe
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US8513542B2 (en) * 2006-03-08 2013-08-20 Stats Chippac Ltd. Integrated circuit leaded stacked package system
US7981702B2 (en) 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
US7926173B2 (en) 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
CN101682990A (zh) * 2007-05-08 2010-03-24 奥卡姆业务有限责任公司 无焊料电子组件及其制造方法
WO2008138015A2 (en) * 2007-05-08 2008-11-13 Occam Portfolio Llc Light-emitting diode assembly without solder
TW200931634A (en) 2008-01-10 2009-07-16 Abounion Technology Corp Multi-channel stacked semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
US20090277677A1 (en) * 2008-05-12 2009-11-12 Occam Portfolio Llc Electronic Assemblies without Solder and Method for their Design, Prototyping, and Manufacture
US20110211775A1 (en) * 2010-03-01 2011-09-01 Conwed Plastics Llc Mesh bag for automated filling and method for making same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG52794A1 (en) * 1990-04-26 1998-09-28 Hitachi Ltd Semiconductor device and method for manufacturing same
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame

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