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KR100575590B1 - 열방출형 적층 패키지 및 그들이 실장된 모듈 - Google Patents

열방출형 적층 패키지 및 그들이 실장된 모듈 Download PDF

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KR100575590B1
KR100575590B1 KR1020030092706A KR20030092706A KR100575590B1 KR 100575590 B1 KR100575590 B1 KR 100575590B1 KR 1020030092706 A KR1020030092706 A KR 1020030092706A KR 20030092706 A KR20030092706 A KR 20030092706A KR 100575590 B1 KR100575590 B1 KR 100575590B1
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KR
South Korea
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chip
lead
center
module
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KR1020030092706A
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백중현
송영희
박상욱
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삼성전자주식회사
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Publication date
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Priority to JP2004352654A priority patent/JP2005183951A/ja
Priority to US11/009,169 priority patent/US20050133897A1/en
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Abstract

본 발명은 열방출형 적층 패키지 및 그들이 실장된 모듈에 관한 것으로, 적층 패키지의 박형화와 더불어 열방출 특성을 향상시키기 위해서, 플렉서블 연결 기판을 중심으로 상하로 적층된 제 1 패키지 및 제 2 패키지를 갖는 적층 패키지에 있어서, 적층 패키지의 하부면으로 제 1 패키지에 내장된 제 1 칩의 배면이 노출되고, 적층 패키지의 상부면으로 제 2 패키지의 배면이 노출되는 적층 패키지 및 그들이 실장된 모듈을 제공한다. 또한 모듈용 기판과 적층 패키지 사이에 솔더 접합부를 더 형성할 수 있으며, 모듈용 기판에 실장된 적층 패키지의 상부면에 히트 싱크를 부착할 수도 있다.
적층 패키지, 박형, 모듈, 고용량, 방열

Description

열방출형 적층 패키지 및 그들이 실장된 모듈{Thermal emission type stack package and modules mounting the same}
도 1은 종래기술에 따른 적층 패키지를 보여주는 단면도이다.
도 2 및 도 3은 도 1의 적층 패키지가 실장된 모듈이 마더 보드의 슬롯에 결합된 상태를 보여주는 평면도이다.
도 4는 본 발명의 따른 열방출용 적층 패키지를 보여주는 단면도이다.
도 5는 일렬의 센터 패드를 갖는 반도체 칩을 포함하는 제 1 패키지 및 제 2 패키지의 와이어 본딩된 상태를 보여주는 평면도이다.
도 6은 2렬의 센터 패드를 갖는 반도체 칩을 포함하는 제 1 패키지 및 제 2 패키지의 와이어 본딩된 상태를 보여주는 평면도이다.
도 7은 도 4의 적층 패키지들이 모듈용 기판에 실장된 제 1 실시예에 따른 모듈을 보여주는 평면도이다.
도 8은 도 7의 8-8선 단면도이다.
도 9는 모듈용 기판에 실장된 도 4의 적층 패키지들에 히트 싱크가 부착된 제 2 실시예에 따른 모듈을 보여주는 단면도이다.
도 10은 도 4의 적층 패키지들이 모듈용 기판에 실장된 제 3 실시예에 따른 모듈을 보여주는 단면도이다.
도 11은 도 10의 "A" 부분의 확대도이다.
도 12는 도 10의 하부 패키지의 하부면에 노출된 제 1 칩의 저면도이다.
도 13은 모듈용 기판에 실장된 도 4의 적층 패키지들에 히트 싱크가 부착된 제 4 실시예에 따른 모듈을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
60 : 적층 패키지 64, 304 : 솔더 접합층
65 : 금속층 66 : 보이드 패드
67 : 보이드 구멍 68 : 보이드
70 : 제 1 패키지 80 : 제 2 패키지
90 : 플렉서블 연결 기판 100, 200, 300 : 모듈
101, 201, 301 : 모듈용 기판 102, 202, 302 : 기판 패드
207, 407 : 히트 싱크 206 : 열전도성 접착제
303 : 솔더 접합부 305 : 솔더층
본 발명은 적층 패키지 및 그들이 실장된 모듈에 관한 것으로, 더욱 상세하게는 적층 패키지의 두께 감소와 더불어 열방출성이 우수한 적층 패키지 및 그들이 실장된 모듈에 관한 것이다.
최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형 화, 박형화 및 경량화를 추구하고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구되는 데, 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 현재 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집화를 구현할 수 있는 방법 예컨대, 반도체 칩을 3차원으로 적층한 적층 칩 패키지나 반도체 패키지를 3차원으로 적층한 적층 패키지에 대한 연구가 활발히 진행되고 있다.
복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나지만, 적층된 반도체 칩들에 대한 신뢰성 확보가 되지 않을 경우 수율이 떨어지는 문제점을 안고 있다. 즉, 적층된 반도체 칩 중에서 하나라도 불량인 반도체 칩이 포함될 경우 불량 처리되며, 수리작업이 불가능하다.
반면에 복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 적층 칩 패키지에 비해서 두께가 두꺼운 문제점은 있지만, 고집적화를 이룰 수 있고, 신뢰성 검사가 완료된 단위 패키지를 사용함으로써 3차원으로 적층한 적층 패키지의 수율이 떨어지는 문제점을 극복할 수 있다.
도 1은 종래기술에 따른 적층 패키지(10)를 보여주는 단면도이다. 도 1을 참조하면, 적층 패키지(10)는 두 개의 반도체 패키지(20)가 플렉서블 연결 기판(40)을 매개로 3차원으로 적층된 구조를 갖는다.
반도체 패키지(20)는 통상적인 TSOP(Thin Small Outline Package)로서, 센터 패드(22)를 갖는 반도체 칩(21)의 활성면에 내부 리드(23)가 부착된 LOC(Lead On Chip) 타입의 반도체 패키지로서, 내부 리드(23)와 센터 패드(22)는 본딩 와이어(24)에 의해 전기적으로 연결되고, 반도체 칩(21), 내부 리드(23) 및 본딩 와이어(24)가 성형 수지에 의해 봉합되어 패키지 몸체(26)를 형성한다. 그리고 내부 리드(23)와 연결된 외부 리드(25)는 패키지 몸체(26) 밖으로 돌출되어 걸 윙 타입(gull wing type)으로 절곡되어 있다. 한편, 이하의 설명에 있어서 아래쪽에 위치하는 반도체 패키지(20)를 제 1 패키지(20a)라 하고, 제 1 패키지(20b) 위쪽에 적층된 반도체 패키지를 제 2 패키지(20b)라 한다.
제 1 패키지(20a)와 제 2 패키지(20b) 사이에 양면 접착성을 갖는 플렉서블 연결 기판(40)이 개재되어 부착되며, 제 1 패키지의 외부 리드(25a)와 제 2 패키지의 외부 리드(25b)는 플렉서블 연결 기판의 연결 리드(43)를 매개로 전기적으로 연결된다.
이때, 제 1 및 제 2 패키지(20a, 20b)의 두께는 약 1.2mm이고, 플렉서블 연결 기판(40)의 두께는 약 0.2mm이기 때문에, 적층 패키지(10)의 두께는 2.4mm 내지 2.6mm 정도가 된다.
그런데 이와 같은 적층 패키지(10)를 구성하는 제 1 및 제 2 패키지(20a, 20b)는 열전도성이 낮은 패키지 몸체(26) 내부에 반도체 칩(21)이 내장된 구조를 갖기 때문에, 열방출성이 떨어진다. 더욱이 이들을 적층할 경우 열방출성은 더욱 떨어지게 된다.
특히 전술된 적층 패키지들(10)은 단품 형태보다 도 2에 도시된 바와 같이 모듈(50; module)로 구현되어 마더 보드(58; mother board)의 슬롯(59; slot)에 결합하여 사용하게 되는데, 모듈(50)은 모듈용 기판(51)의 양면에 적층 패키지들(10)이 소정의 간격을 두고 실장된 구조를 갖는다. 모듈용 기판(51)의 두께가 약 1.27mm이고, 슬롯(59) 사이의 거리(t1)가 9.5 내지 10mm 정도이기 때문에, 슬롯(59)에 결합된 모듈(50) 사이의 간격(t2)이 3.4 내지 3.9mm로 좁아 모듈(50) 사이의 유속에 의한 열방출 효과가 떨어진다.
더욱이 도 3에 도시된 바와 같이, 열특성 향상을 위해 외장형 히트 싱크(57)를 부착시 모듈(50) 사이의 간격(t3)이 더욱 좁아져 유속효과가 급격히 떨어져 오히려 열이 외부로 잘 빠져나가지 못하는 문제가 발생될 수 있다. 또한 히트 싱크(57)는 열전도성이 낮은 적층 패키지(10)의 패키지 몸체(도 1의 26)의 상부면에 부착되기 때문에, 양호한 열방출 특성을 확보할 수 없다.
그리고 적층 패키지의 외부 리드(25a)만이 모듈용 기판의 기판 패드(52)에 솔더 접합되기 때문에, 적층 패키지(10)와 모듈용 기판(51)의 열팽창계수의 차이에 의한 열적 스트레스가 솔더 접합된 부분에 집중되어 솔더 접합성이 떨어질 수 있다.
따라서, 본 발명의 제 1 목적은 적층 패키지의 열방출 특성을 향상시키는 데 있다.
본 발명의 제 2 목적은 단품 패키지의 두께를 감소시켜 박형화된 적층 패키 지를 제공하는 데 있다.
본 발명의 제 3 목적은 단품 패키지의 두께를 감소시켜 히트 싱크의 부착에 따른 모듈 사이의 공간에서 유속 효과가 떨어지는 것을 억제할 수 있도록 하는 데 있다.
본 발명의 제 4 목적은 히티 싱크를 통한 열방출 특성을 향상시키는 데 있다.
본 발명의 제 5 목적은 모듈과 근접한 적층 패키지의 하부면을 통하여 열방출 특성을 향상시키는 데 있다.
그리고 본 발명의 제 6 목적은 모듈용 기판에 대한 적층 패키지의 솔더 접합성을 향상시키는 데 있다.
상기 목적을 달성하기 위하여, 하부면으로 제 1 칩의 배면이 노출되게 상기 제 1 칩을 내장하는 제 1 패키지 몸체와, 상기 제 1 칩과 전기적으로 연결되며 상기 제 1 패키지 몸체의 외측으로 돌출된 제 1 외부 리드를 갖는 제 1 패키지와; 하부면이 상기 제 1 패키지의 상부면에 적층되며, 상부면으로 제 2 칩의 배면이 노출되게 상기 제 2 칩을 내장하는 제 2 패키지 몸체와, 상기 제 2 칩과 전기적으로 연결되며 상기 제 2 패키지 몸체의 외측으로 돌출된 제 2 외부 리드를 갖는 제 2 패키지와; 상기 제 1 패키지와 상기 제 2 패키지 사이에 개재되어 상기 제 1 패키지 위에 상기 제 2 패키지를 적층하며, 상기 제 1 외부 리드와 상기 제 2 외부 리드를 전기적으로 연결하는 연결 리드를 갖는 플렉서블 연결 기판;을 포함하는 것을 특징으로 하는 적층 패키지를 제공한다.
그리고 본 발명은 또한 전술된 적층 패키지들을 모듈용 기판에 실장한 모듈을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 4는 본 발명의 따른 열방출형 적층 패키지(60)를 보여주는 단면도이다. 도 4를 참조하면, 본 발명에 따른 열방출형 적층 패키지(60)는 플렉서블 연결 기판(90)을 사이에 두고 상하로 적층된 제 1 패키지(70)와 제 2 패키지(80)를 포함한다. 특히 플렉서블 연결 기판(90)의 하부면에 부착되는 제 1 패키지(70)는 하부면으로 내장된 제 1 칩(71)의 배면(71a)이 노출되고, 플렉서블 연결 기판(90)의 상부면에 부착되는 제 2 패키지(80)는 상부면으로 내장된 제 2 칩(81)의 배면(81a)이 노출된다. 따라서, 본 발명에 따른 적층 패키지(60)의 상부면과 하부면으로 제 1 및 제 2 칩(71, 81)의 배면(71a, 81a)이 노출되기 때문에, 종래의 적층 패키지에 비해서 열방출성이 뛰어나다.
제 1 패키지(70)는 하부면으로 제 1 칩의 배면(71a)이 노출되게 제 1 칩(71)을 내장하는 제 1 패키지 몸체(76)와, 제 1 칩(71)과 전기적으로 연결되며 제 1 패키지 몸체(76)의 외측으로 돌출된 제 1 외부 리드(75)를 갖는다. 구체적으로 설명하면, 제 1 칩(71)은 활성면(71b)의 중심 부분에 다수개의 제 1 센터 패드(72)가 형성된 센터 패드형 반도체 칩이다. 제 1 내부 리드(73)는 제 1 센터 패드(72)를 중심으로 제 1 칩의 활성면(71b) 양쪽에 부착되며, 통상적으로 이런 구조를 LOC 구 조라 한다. 제 1 센터 패드(72)에 근접한 제 1 내부 리드(73)는 제 1 본딩 와이어(74)에 의해 전기적으로 연결된다. 제 1 칩(71), 제 1 내부 리드(73) 및 제 1 본딩 와이어(74)를 외부 환경으로부터 보호하기 위해서 액상의 성형 수지로 봉합하여 제 1 패키지 몸체(76)를 형성한다. 이때, 패키지 몸체(76)의 하부면으로 제 1 칩의 배면(71a)이 노출되게 제 1 패키지 몸체(76)를 형성한다. 그리고 제 1 내부 리드(73)와 각기 연결되어 제 1 패키지 몸체(76) 밖으로 노출되며 제 1 패키지 몸체(76)의 하부면을 향하여 절곡된 제 1 외부 리드(75)를 포함한다. 이때 제 1 외부 리드(75)는 걸 윙 타입으로 절곡되어 있다.
따라서 제 1 패키지(70)는 하부면으로 제 1 칩의 배면(71a)이 노출되게 제 1 패키지 몸체(76)가 형성되기 때문에, 도 1에 개시된 일반적인 TSOP 타입의 반도체 패키지(20)에 비하여 제 1 칩(70) 아래의 제 1 패키지 몸체의 두께에 대응되는 만큼 두께의 감소가 가능하여 박형화된 반도체 패키지의 구현이 가능하다. 예컨대, 통상적인 TSOP의 두께가 약 1.2mm인 반하여, 제 1 패키지(70)는 두께가 약 0.8mm 이하로 구현이 가능하다. 제 1 칩의 배면(71a)이 외부에 노출된 구조를 갖기 때문에, 외부로의 효과적인 열방출 효과를 기대할 수 있다.
제 2 패키지(80)는 하부면이 제 1 패키지(70)의 상부면에 플렉서블 연결 기판(90)을 매개로 적층되며, 상부면으로 제 2 칩(81)의 배면(81a)이 노출되게 내장하는 제 2 패키지 몸체(86)와, 제 2 칩(81)과 전기적으로 연결되며 제 2 패키지 몸체(86)의 외측으로 돌출된 제 2 외부 리드(85)를 포함한다. 구체적으로 설명하면, 제 2 칩(81)은 활성면(81b)의 중심 부분에 다수개의 제 2 센터 패드(82)가 형성된 센터 패드형 반도체 칩이다. 제 2 내부 리드(83)는 제 2 센터 패드(82)를 중심으로 제 2 칩의 활성면(81b)의 양쪽에 부착된다. 제 2 센터 패드(82)에 근접한 제 2 내부 리드(83)는 제 2 본딩 와이어(84)에 의해 전기적으로 연결된다. 제 2 칩(81), 제 2 내부 리드(83) 및 제 2 본딩 와이어(84)를 외부 환경으로부터 보호하기 위해서 액상의 성형 수지로 봉합하여 제 2 패키지 몸체(86)를 형성하며, 상부면으로 제 2 칩의 배면(81a)이 노출되게 제 2 패키지 몸체(86)를 형성한다. 그리고 제 2 내부 리드(83)와 각기 연결되어 제 2 패키지 몸체(86) 밖으로 노출되며 제 2 패키지 몸체(86)의 하부면을 향하여 절곡된 제 2 외부 리드(85)를 포함한다. 이때 제 2 외부 리드(85)는 걸 윙 타입으로 절곡되어 있다.
따라서 제 2 패키지(80) 또한 상부면으로 제 2 칩의 배면(81a)이 노출되게 제 2 패키지 몸체(86)를 형성하기 때문에, 제 1 패키지(70)와 동일하게 제 2 패키지 몸체(86)의 두께의 감소가 가능하여 박형화된 반도체 패키지의 구현이 가능하다. 제 2 칩의 배면(81a)이 외부에 노출된 구조를 갖기 때문에, 외부로의 효과적인 열방출 효과를 기대할 수 있다.
한편 제 1 패키지(70)와 제 2 패키지(80)를 비교하면, 제 2 패키지(80)는 제 2 외부 리드(85)의 절곡된 방향이 반대이다. 이유는 제 2 패키지(80)를 제 1 패키지(70)에 뒤집어진 형태로 적층시켜 궁극적으로 적층 패키지(60)의 하부면으로 제 1 칩의 배면(71a)을 노출시키고, 적층 패키지(60)의 상부면으로 제 2 칩의 배면(81a)을 노출시킴으로써, 적층 패키지(60)의 열방출 효율을 극대화하기 위해서이다. 이때 서로 대응되는 제 1 외부 리드(75)와 제 2 외부 리드(85)를 연결할 수 있도록 제 2 패키지(80)는 크로스 본딩(cross bonding)을 행하며, 상세한 설명은 후술하겠다.
그리고 플렉서블 연결 기판(90)은 제 1 패키지(70)의 상부면과 제 2 패키지(80)의 하부면이 부착될 수 있도록 양면이 접착성을 갖는 테이프 부재(91)와, 테이프 부재(91) 사이에 배선 패턴(92)이 형성된 구조를 갖는다. 그리고 배선 패턴(92)은 테이프 부재(91) 외측으로 돌출되어 제 1 외부 리드(75)와 제 2 외부 리드(85)를 연결하는 연결 리드(93)를 포함한다. 연결 리드(93)는 "⊂" 형태로 절곡되어 제 1 외부 리드(75)의 상단과 제 2 외부 리드(85)의 끝단에 위치하여 솔더와 같은 본딩 부재(94)로 전기적으로 연결된다.
한편 제 1 칩(71)과 제 2 칩(81)이 동일 칩 예컨대, 동일 용량의 메모리 칩인 경우에는 서로 대응되는 제 1 센터 패드(72)와 제 2 센터 패드(82)가 연결될 수 있도록 수평 대칭되게 와이어 본딩된다. 즉, 제 1 패키지(70)에 대해서 제 2 패키지(80)가 뒤집어진 형태로 적층되기 때문에, 서로 대응되는 제 1 및 제 2 외부 리드(75, 85)를 연결하기 위해서는 제 2 패키지(80)의 와이어 본딩은 제 1 패키지(70)와의 와이어 본딩과는 역전된 방향(수평 대칭)으로 본딩한다.
예컨대, 도 5에 도시된 바와 같이, 활성면(71b, 81b)에 일렬로 제 1 및 제 2 센터 패드(72, 82)가 형성된 경우에, 제 1 및 제 2 본딩 와이어(74, 84)에 대한 와이어 본딩만 서로 수평 대칭되게 와이어 본딩한다.
도 6에 도시된 바와 같이, 활성면(71b, 81b)에 2렬로 제 1 및 제 2 센터 패드(72, 82)가 형성된 경우에도 전술된 바와 같이 수평 대칭되게 와이어 본딩을 한 다. 이때, 제 2 센터 패드(82)에서는 크로스 본딩이 이루어지게 된다. 제 2 센터 패드(82)를 제 1 센터 패드(72)와 같이 행과 열을 맞추어 형성할 경우 크로스 본딩되는 제 2 본딩 와이어 사이에 쇼트가 발생될 수 있기 때문에, 제 2 센터 패드들(82)은 서로 지그제그로 형성하는 것이 바람직하다.
이와 같은 구조를 갖는 적층 패키지들(60)을 이용한 제 1 실시예에 따른 모듈(100)이 도 7 및 도 8에 개시되어 있다. 제 1 실시예에 따른 모듈(100)은 모듈용 기판(101)의 일면에 다수개의 적층 패키지들(60)이 소정의 간격을 두고 실장된 구조를 갖는다. 이때, 모듈용 기판(101)과 마주보는 적층 패키지들(60)의 하부면으로 제 1 칩의 배면(71a)이 노출되고, 적층 패키지들(60)의 상부면으로 제 2 칩의 배면(81a)이 노출되기 때문에, 모듈(100)이 구동하는 과정에서 제 1 및 제 2 칩(71, 81)에서 발생되는 열이 적층 패키지(60)의 하부면과 상부면으로 효과적으로 방출된다.
한편 제 1 실시예에서는 모듈용 기판(101)의 일면에 적층 패키지들(60)이 실장된 구조를 개시하였지만, 종래기술에 개시된 모듈과 같이 모듈용 기판의 양면에 적층 패키지들을 실장할 수 있음은 물론이다.
또한 도 8에 도시된 바와 같이, 제 2 실시예에 따른 모듈(200)은 적층 패키지들(60)의 상부면에 일괄적으로 히트 싱크(207)가 부착된 구조로 구현된다. 한편, 본 발명에 따른 적층 패키지(60)의 두께가 종래의 적층 패키지에 비해서 얇아졌기 때문에, 히트 싱크(207)를 부착된 모듈(200)을 사용하더라도 마더 보드의 슬롯들에 결합된 모듈 사이의 간격이 좁아져 유속효과가 급격히 떨어지는 것을 방지 할 수 있다. 따라서, 히트 싱크(207) 부착으로 인한 모듈(200)의 양호한 열방출 특성을 확보할 수 있다.
히트 싱크(207)로는 열전도성이 우수한 소재 예컨대, 철, 알루미늄, 구리, 얼로이(alloy) 합금, 구리 합금, 다이아몬드가 첨가된 열전도성 부재, 상변화를 갖는 히트 파이프(heat pipe) 또는 마이크로 히트 파이프(micro heat pipe)가 사용될 수 있다. 적층 패키지(60)의 상부면에 히트 싱크(207)를 부착하는 접착제로는 열전도성 접착제(206)를 사용하는 것이 바람직하며, 열전도성 접착제(206)로 테이프, 써말 그레이스(thermal grease), 에폭시(epoxy) 또는 PCM 타입의 접착제가 사용될 수 있다. 이때 적층 패키지(60)의 상부면에서 히트 싱크(207)로의 양호한 열전도성을 확보하기 위해서, 열전도성 접착제(206)의 두께는 약 0.5mm 두께 이하로 형성하는 것이 바람직하다.
다음으로 도 10 내지 도 12는 본 발명에 따른 적층 패키지들(60)을 이용한 제 3 실시예에 따른 모듈(300)이 개시되어 있다. 제 3 실시예에 따른 모듈(300)은 적층 패키지들(60)이 모듈용 기판(301)에 실장되며, 적층 패키지들(60)의 하부면과 모듈용 기판(301)의 상부면 사이에 솔더 접합부(103)가 형성된다. 솔더 접합부(103)는 적층 패키지들(60)을 모듈용 기판(301)에 실장하는 솔더 리플로우 과정에서 함께 모듈용 기판(301)에 형성된다.
따라서 적층 패키지들(60)과 모듈용 기판(301) 사이에 솔더 접합부(103)를 형성함으로써, 적층 패키지들(60)의 하부면을 통한 열방출 특성 향상과 더불어 적층 패키지들(60)의 모듈용 기판(301)에 대한 양호한 솔더 접합성을 확보할 수 있 다.
솔더 접합부(303)는 적층 패키지의 제 1 칩의 배면(71a)과, 제 1 칩의 배면(71a)과 마주보는 모듈용 기판(301)의 상부면에 서로 대응되는 위치에 형성된 솔더와 젖음성이 좋은 솔더 접합층(64, 304)과, 마주보는 솔더 접합층(64, 304) 사이에 개재된 솔더층(305)을 포함한다.
이때, 제 1 칩의 배면(71a)과 모듈용 기판(301)의 상부면에 동일한 구조로 솔더 접합층(64, 304)이 형성되기 때문에, 제 1 칩의 배면(71a)에 형성된 솔더 접합층(64)을 중심으로 설명하겠다. 솔더 접합층(64)은 제 1 칩의 배면(71a)과 솔더층(305) 사이의 양호한 접합을 이루기 위해 형성하는 복수의 금속층(65)과, 금속층(65)에서 소정의 깊이로 형성된 보이드 패드(66)를 포함하며, 솔더 접합부(303)를 형성하는 과정에서 마주보는 보이드 패드(66)를 연결하는 보이드(68)가 균일하게 형성된다. 이때 금속층(65)으로는 구리 배선층(65a)과, 구리 배선층(655a) 위에 차례로 형성된 니켈 도금층(65b)과 금 도금층(65c)으로 구성된다. 보이드 패드들(66)은 구리 배선층(65a) 위의 니켈 및 금 도금층(65b, 65c)의 일부를 제거하여 형성된 보이드 구멍들(67)의 바닥면에 형성된다. 보이드 패드(66)로는 솔더와 젖음성이 없는 솔더 레지스트(solder resist)와 같은 물질로 형성된다. 보이드 패드들(66)은 제 1 칩의 배면(71a)의 가장자리 둘레에 형성하는 것이 바람직하다.
이와 같은 보이드(68)는 솔벤트가 함유된 플럭스(flux)를 사용한 일반적인 솔더 리플로우 공정에 기인하다. 즉, 솔더 리플로우 공정을 설명하면, 적층 패키 지들(60)의 제 1 외부 리드(75)가 실장된 기판 패드(102)와 모듈용 기판의 솔더 접착층(304)에 솔벤트 성분이 함유된 플럭스를 도포한 다음 그 위에 솔더 페이스트를 형성한다. 다음으로 적층 패키지들(60)을 모듈용 기판(301)에 정렬하여 탑재시킨 상태에서 소정의 온도에서 리플로우 공정을 진행하여 솔더층(305)을 형성한다. 이때 솔더층(305)이 형성될 때 플럭스에 함유된 솔벤트 성분이 휘발되면서 가스가 발생하고, 솔더와 젖음성이 없는 보이드 패드(66)로부터 보이드 형성이 시작되어 보이드 패드(66) 주위의 솔벤트 가스와 잔류 보이드가 보이드 패드(66)에 형성되는 보이드로 흡수되면서 소정의 크기를 갖는 보이드(68)가 형성된다.
이와 같이 솔더 접합부(303)의 가장자리 둘레에 균일하게 다수개의 보이드(68)를 형성함으로써, 모듈용 기판(301)과 적층 패키지들(60)의 열팽창계수의 차이에 따른 열적 스트레스를 솔더 접합부의 보이드들(68)이 흡수하기 때문에, 모듈용 기판(301)에 대한 적층 패키지들(60)의 양호한 솔더 접합성을 확보할 수 있다.
또한 도 13에 도시된 바와 같이, 제 4 실시예에 따른 모듈(400)은 적층 패키지들(60)의 상부면에 일괄적으로 히트 싱크(407)가 부착된 구조로 구현할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 적층 패키지의 하부면으로 제 1 패키지에 내장된 제 1 칩의 배면이 노출되고, 적층 패키지의 상부면으로 제 2 패키지에 내장된 제 2 칩의 배면이 노출된 구조를 갖기 때문에, 적층 패키지를 구성하는 제 1 및 제 2 패키지의 두께 감소에 따른 적층 패키지의 두께 감소와 더불어 열방출 특성을 향상시킬 수 있다.
적층 패키지의 두께 감소로 인해 모듈용 기판에 적층 패키지를 실장한 이후에 적층 패키지들의 상부면에 일괄적으로 히트 싱크를 부착하더라도, 마더 보드의 슬롯 사이의 공간 부족에 따른 열특성이 저하되는 것을 억제할 수 있다. 즉, 히티 싱크 부착으로 보다 향상된 열방출 특성을 확보할 수 있다.
그리고 적층 패키지들을 모듈용 기판에 실장할 때, 적층 패키지와 모듈용 기판 사이에 다수개의 보이드를 갖는 솔더 접합부를 형성함으로써, 열방출 특성 향상과 더불어 솔더 접합성을 향상시킬 수 있다.

Claims (16)

  1. 하부면으로 제 1 칩의 배면이 노출되게 상기 제 1 칩을 내장하는 제 1 패키지 몸체와, 상기 제 1 칩의 제 1 센터 패드와 제 1 본딩 와이어로 전기적으로 연결되며 상기 제 1 패키지 몸체의 외측으로 돌출된 제 1 외부 리드를 갖는 제 1 패키지와;
    하부면이 상기 제 1 패키지의 상부면에 적층되며, 상부면으로 제 2 칩의 배면이 노출되게 상기 제 2 칩을 내장하는 제 2 패키지 몸체와, 상기 제 2 칩의 제 2 센터 패드와 제 2 본딩 와이어로 전기적으로 연결되며 상기 제 2 패키지 몸체의 외측으로 돌출된 제 2 외부 리드를 갖는 제 2 패키지와;
    상기 제 1 패키지와 상기 제 2 패키지 사이에 개재되어 상기 제 1 패키지 위에 상기 제 2 패키지를 적층하며, 상기 제 1 외부 리드와 상기 제 2 외부 리드를 전기적으로 연결하는 연결 리드를 갖는 플렉서블 연결 기판;을 포함하며,
    상기 제 1 및 제 2 칩은 동일 칩이며, 서로 대응되는 상기 제 1 외부 리드와 상기 제 2 외부 리드를 연결할 수 있도록 상기 제 2 본딩 와이어는 크로스 본딩으로 형성된 것을 특징으로 하는 열방출형 적층 패키지.
  2. 제 1항에 있어서, 상기 제 1 패키지는,
    활성면의 중심 부분에 다수개의 제 1 센터 패드가 형성된 제 1 칩과;
    상기 제 1 센터 패드를 중심으로 상기 활성면의 양쪽에 부착된 제 1 내부 리드와;
    상기 제 1 센터 패드와 상기 제 1 내부 리드를 갖기 전기적으로 연결하는 제 1 본딩 와이어와;
    상기 제 1 칩, 제 1 내부 리드 및 제 1 본딩 와이어를 성형 수지로 봉합하되, 하부면으로 상기 제 1 칩의 배면이 노출되게 봉합하여 형성된 제 1 패키지 몸체; 및
    상기 제 1 내부 리드와 각기 연결되어 상기 제 1 패키지 몸체 밖으로 노출되며, 상기 패키지 몸체의 하부면을 향하여 절곡된 제 1 외부 리드;를 포함하는 것을 특징으로 하는 열방출형 적층 패키지.
  3. 제 2항에 있어서, 상기 제 2 패키지는,
    활성면의 중심 부분에 다수개의 제 2 센터 패드가 형성된 제 2 칩과;
    상기 제 2 센터 패드를 중심으로 상기 활셩면의 양쪽에 부착된 제 2 내부 리드와;
    상기 제 2 센터 패드와 상기 제 2 내부 리드를 갖기 전기적으로 연결하는 제 2 본딩 와이어와;
    상기 제 2 칩, 제 2 내부 리드 및 제 2 본딩 와이어를 성형 수지로 봉합하되, 상부면으로 상기 제 2 칩의 배면이 노출되게 봉합하여 형성된 제 2 패키지 몸체; 및
    상기 제 2 내부 리드와 각기 연결되어 상기 제 2 패키지 몸체 밖으로 노출되며, 상기 제 2 패키지 몸체의 하부면을 향하여 절곡된 제 2 외부 리드;를 포함하는 것을 특징으로 하는 열방출형 적층 패키지.
  4. 삭제
  5. 제 3항에 있어서, 상기 제 1 및 제 2 센터 패드는 활성면에 일렬로 형성되며, 서로 대응되는 제 1 센터 패드와 제 2 센터 패드를 연결하기 위해서, 상기 제 1 센터 패드와 제 2 센터 패드 중 한쪽은 상기 내부 리드와 크로스 본딩된 것을 특징으로 하는 열방출형 적층 패키지.
  6. 제 5항에 있어서, 상기 제 2 센터 패드와 상기 제 2 내부 리드가 크로스 본딩된 것을 특징으로 하는 열방출용 적층 패키지.
  7. 제 3항에 있어서, 상기 제 1 및 제 2 센터 패드는 활성면에 2열로 형성되며, 서로 대응되는 제 1 센터 패드와 제 2 센터 패드를 연결하기 위해서, 상기 제 1 센터 패드와 제 2 센터 패드 중 한쪽은 상기 내부 리드와 크로스 본딩되며, 크로스 본딩되는 센터 패드는 지그제그로 형성된 것을 특징으로 하는 열방출형 적층 패키지.
  8. 제 7항에 있어서, 상기 제 2 센터 패드와 상기 제 2 내부 리드가 크로스 본딩된 것을 특징으로 하는 열방출형 적층 패키지.
  9. 상기 제 1항, 제 2항, 제 3항, 제 5항, 제 6항, 제 7항 또는 제 8항 중 어느 한 항에 따른 적층 패키지들과;
    적어도 일면에 상기 적층 패키지들이 소정의 간격을 두고 실장된 모듈용 기판;을 포함하며,
    상기 적층 패키지의 제 1 외부 리드가 상기 모듈용 기판에 실장되는 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  10. 제 9항에 있어서, 상기 적층 패키지의 하부면과 상기 모듈용 기판의 상부면에 사이에 형성된 솔더 접합부;를 더 포함하는 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  11. 제 9항에 있어서, 상기 솔더 접합부는,
    상기 제 1 칩의 배면과, 상기 제 1 칩의 배면과 마주보는 상기 모듈용 기판의 상부면에 각기 형성된 솔더 접합층과;
    마주보는 상기 솔더 접합층 사이에 개재된 솔더층;을 포함하는 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  12. 제 11항에 있어서, 마주보는 상기 솔더 접합층에서 서로 대응되는 위치에 소정의 깊이에 형성된 복수개의 보이드 패드;를 포함하며,
    마주보는 상기 보이드 패드는 보이드로 연결된 것을 형성된 것을 특징으로 적층 패키지들이 실장된 모듈.
  13. 제 12항에 있어서, 상기 보이드 패드는 솔더 레지스트를 도포하여 형성한 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  14. 제 13항에 있어서, 상기 솔더 접합층은,
    상기 제 1 칩의 배면과, 상기 제 1 칩의 배면과 마주보는 상기 모듈용 기판의 상부면에 각기 형성된 구리 패턴층과;
    상기 구리 패턴층 위에 형성된 니켈/금 도금층;을 포함하며,
    상기 보이드 패드는 상기 구리 패턴층 위의 상기 니켈/금 도금층의 일부를 제거하여 형성된 보이드 구멍의 바닥면에 형성된 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  15. 제 14항에 있어서, 상기 보이드 패드들은 제 1 칩의 가장자리 둘레에 형성된 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
  16. 제 9항에 있어서, 상기 적층 패키지들의 제 2 패키지의 상부면에 일괄적으로 부착된 히트 싱크;를 더 포함하는 것을 특징으로 하는 적층 패키지들이 실장된 모듈.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951375B2 (ja) * 1990-07-31 1999-09-20 古河電気工業株式会社 低風騒音低コロナ騒音架空電線
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US20030234443A1 (en) 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7202555B2 (en) 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7485951B2 (en) 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6956284B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7656678B2 (en) * 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7542304B2 (en) 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US20060050492A1 (en) 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7579687B2 (en) 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7522421B2 (en) 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7606050B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7446410B2 (en) 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7616452B2 (en) 2004-09-03 2009-11-10 Entorian Technologies, Lp Flex circuit constructions for high capacity circuit module systems and methods
US7606049B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7606040B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US7289327B2 (en) 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7511968B2 (en) 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method
US7542297B2 (en) 2004-09-03 2009-06-02 Entorian Technologies, Lp Optimized mounting area circuit module system and method
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4400506B2 (ja) * 2005-04-28 2010-01-20 エルピーダメモリ株式会社 半導体装置及びその製造方法、並びに、回路基板の接続方法
US7033861B1 (en) 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
US7309911B2 (en) * 2005-05-26 2007-12-18 International Business Machines Corporation Method and stacked memory structure for implementing enhanced cooling of memory devices
KR100652518B1 (ko) * 2005-07-06 2006-12-01 삼성전자주식회사 수납식 적층 패키지 및 그를 이용한 반도체 모듈
US7576995B2 (en) 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7508058B2 (en) 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US7508069B2 (en) 2006-01-11 2009-03-24 Entorian Technologies, Lp Managed memory component
US7608920B2 (en) 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US7605454B2 (en) 2006-01-11 2009-10-20 Entorian Technologies, Lp Memory card and method for devising
US7304382B2 (en) 2006-01-11 2007-12-04 Staktek Group L.P. Managed memory component
US7511969B2 (en) 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7573129B2 (en) * 2006-06-14 2009-08-11 Entorian Technologies, Lp Contrast interposer stacking system and method
US7468553B2 (en) 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
JP4751351B2 (ja) * 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
TWI466247B (zh) * 2009-01-05 2014-12-21 Nanya Technology Corp 三維封裝結構
TWI496260B (zh) * 2011-07-26 2015-08-11 Paul T Lin 使用含有導線和／或支架和錫球的中介層的封裝連封裝堆疊
JP2013232445A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 半導体装置
US9601419B1 (en) * 2014-06-06 2017-03-21 Altera Corporation Stacked leadframe packages
ITUA20162740A1 (it) * 2016-04-20 2017-10-20 St Microelectronics Srl Dispositivo a semiconduttore e procedimento corrispondente

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771152A (en) * 1980-10-20 1982-05-01 Mitsubishi Electric Corp Integrated circuit package
KR19980022344A (ko) * 1996-09-21 1998-07-06 황인길 적층형 bga 반도체패키지
KR20000052093A (ko) * 1999-01-29 2000-08-16 로버트 에이치. 씨. 챠오 멀티-칩 칩 스케일 패키지
KR20010068290A (ko) * 2000-01-04 2001-07-23 박종섭 적층형 패키지 및 그 제조 방법
KR20040009679A (ko) * 2002-07-24 2004-01-31 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002167A (en) * 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JPH09237800A (ja) * 1996-02-29 1997-09-09 Toshiba Corp 半導体装置
JP2000068444A (ja) * 1998-08-26 2000-03-03 Mitsubishi Electric Corp 半導体装置
KR100282526B1 (ko) * 1999-01-20 2001-02-15 김영환 적층 반도체 패키지 및 그 제조방법, 그리고 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구
DE19933265A1 (de) * 1999-07-15 2001-02-01 Siemens Ag TSOP-Speicherchipgehäuseanordnung
KR100408616B1 (ko) * 2000-03-21 2003-12-03 미쓰비시덴키 가부시키가이샤 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771152A (en) * 1980-10-20 1982-05-01 Mitsubishi Electric Corp Integrated circuit package
KR19980022344A (ko) * 1996-09-21 1998-07-06 황인길 적층형 bga 반도체패키지
KR20000052093A (ko) * 1999-01-29 2000-08-16 로버트 에이치. 씨. 챠오 멀티-칩 칩 스케일 패키지
KR20010068290A (ko) * 2000-01-04 2001-07-23 박종섭 적층형 패키지 및 그 제조 방법
KR20040009679A (ko) * 2002-07-24 2004-01-31 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법

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