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KR100274838B1 - 공간 광 변조기 디스플레이 시스템을 제어하는 방법 및 시스템 제어기 - Google Patents

공간 광 변조기 디스플레이 시스템을 제어하는 방법 및 시스템 제어기 Download PDF

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KR100274838B1
KR100274838B1 KR1019920016086A KR920016086A KR100274838B1 KR 100274838 B1 KR100274838 B1 KR 100274838B1 KR 1019920016086 A KR1019920016086 A KR 1019920016086A KR 920016086 A KR920016086 A KR 920016086A KR 100274838 B1 KR100274838 B1 KR 100274838B1
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KR
South Korea
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modulator
data
formatter
memory
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KR1019920016086A
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디. 헨드릭스 헨리
엠. 어버너스 파울
아사하라 마사호
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

공간 광 변조기 디스플레이 시스템을 제어하는 방법 및 시스템 제어기가 기술되어 있다. 제어 기능부는 이들 사이에 제공된 제어 블럭 및 조정을 실행하기 위해 보다 작고 용이하게 분할된다. 소형 블럭은 메모리 제어기, 변조기 제어기 및 포매터 제어기이다.

Description

공간 광 변조기 디스플레이 시스템을 제어하는 방법 및 시스템 제어기
제1도는 시스템 제어기를 내장하는 전체 시스템을 도시한 도면.
제2도는 시스템 제어기의 기능 블럭도.
제3도는 공간 광 변조기 제어기를 도시한 블럭도.
제4도는 처리 모듈 제어기를 도시한 블럭도.
제5도는 메모리 제어기를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
22A, 22B, 22C : A/D컨버터 28, 52, 84 : 모듈
44A, 44B : 시스템 제어기 48A, 48B : 비디오 RAM
50 : 공간 광 변조기 어레이 58 : 데이타 포매터 제어기
60 : 메모리 제어기 70 : 공간 광 변조기 어레이 제어기
92 : 순차 메모리 94 : 상태 머신
96 : 기록 및 클리어 블럭 98 : 어드레스 제어기
100 : 리셋트 블럭 012 : 아날로그 멀티플렉서
본 발명은 디스플레이 시스템에 관한 것으로, 더울 상세히 말하면 디지탈 공간 광 변조기 디스플레이용 제어기에 관한 것이다.
표준 텔레비젼 시스템은 한 라인씩 래스터되는 방식으로 음극선관(CRT) 총을 구동시키는 아날로그 신호로부터 동작한다. 아날로그 신호의 디지탈 샘플링은 결함 또는 저질 전송 때문에 필요할 수 있는 신호의 정정을 고려한 것이다. 부수적으로, 이 샘플된 신호의 디지탈 신호 처리는 정정을 필요로 하지 않는 시스템에서도 화질을 향상시킬 수 있다.
디지탈 텔레비젼이 공간 광 변조기 디바이스의 어레이를 사용하는 경우에 독특한 문제점이 발생한다. 이들 공간 광 변조기들은 표준 래스터식 포맷과 상이한 데이타 입력열을 필요로 한다. 디지탈 샘플은 정정 데이타가 공간 광 변조기 어레이 내의 적절한 행과 열을 얻을 수 있도록 조작되어야 한다. 이러한 기능을 달성하는 모듈은 미합중국 특허 출원 제755,981호에 기재되어 있다. 이것이 작동할 수 있게 하는 메모리 관리 구조에 대해서는 미합중국 특허 출원 제755,833호 및 제756,026호에 기재되어 있다.
데이타 조작, 메모리 관리 구조, 및 공간 광 변조기 어레이를 달성하는 모듈의 조정에 전체적인 관심이 있다. 명확하게, 이러한 시스템을 모니터하여 조정하는데 필요한 독특한 신호를 제공하기 위해 소정의 시스템 제어기가 필요하게 되었다.
본 발명의 목적 및 장점은 디지탈 공간 광 변조기 디스플레이용 시스템 제어기를 제공하는 본 발명에 의해 달성될 수 있다. 제어기는 최소한 3개의 부제어기를 포함한다. 이들 부제어기는 시스템의 분리 부분들, 즉 공간 광 변조기, 메모리 및 데이타 처리 모듈 사이의 동작을 조정하여 통합한다. 본 발명의 장점은 적용가능하고, 효율적이며, 제어하는데 필요한 신호들의 수를 제한하는 스트림라인식 기능성을 갖고 있다는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다.
본 발명의 한 실시예가 전체 공간 광 변조기 텔레비젼 시스템의 부분으로서 도시되어 있다. 데이타는 비디오 소오스로부터 한 셋트의 입력 라인(12) 상에 수신된다. 시스템 제어기는 수평 및 수직 동기 신호 라인(14 및 16)을 비디오 소오스로부터 직접 수신한다. 수직 동기 신호는 컬러 휠에도 보내진다. 컬러 휠의 전류 상태에 관한 컬러 휠 로크 신호(18)은 컬러 휠로부터 수신된다. 또한, 전원 상태를 모니터하는 전원 장애 신호(20)은 제어기에 공급된다. 이들 신호들은 다음 도면에서 더욱 상세하게 설명될 것이다. 전위 또는 후위 투사에 융통성을 부여하기 위해, 입력(44A 및 44B)는 사용자가 선택한 스위치에 의해 결정될 때에 데이타의 수직 또는 수평 플립을 고려해야 한다. 시스템 제어기(10)으로부터 생성될 출력은 본 명세서에서 데이타 포매터로서 칭해지는 데이타 조작 처리기(24), 공간 광 변조기 어레이(50), 및 2개의 비디오 RAM(48A 및 48B)[여기에서, 비디오 RAM(48A)는 공간 광 변조기 어레이의 상부 절반용이고, 비디오 RAM(48B)는 공간 광 변조기 어레이의 하부 절반용이다.]로서 도시되어 있는 메모리 사이의 동작을 조정하는데 사용된다. 이들 출력들 중의 한 출력은 아날로그/디지탈(A/D) 컨버터(22A, 22B 및 22C)에 보내지는 샘플 클럭이다. 이들 A/D 컨버터들은 3개의 라인(20A, 20B 및 20C) 상에서 컨버터에 들어가는 디지탈화 컬러 데이타를 생성한다. 데이타는 3개의 컨버터로부터 라인(30, 32 및 34) 상에 패스된다. 적절한 포맷, 즉 640 샘플(화소 당 1 샘플)로 적절한 데이타를 제공하기 위해, 샘플 클럭이 사용된다. 라인(30, 32 및 34)의 크기는 설계자의 창의에 의해서만 제한된다. 이 실시예에 있어서, 데이타는 10 비트 샘플로 생성되므로, 라인은 10 비트 데이타 버스로 되어야 한다.
이들 신호들을 향상시키기 위해 여러 가지 형태의 신호 처리가 행해질 수 있다. 한가지 가능한 처리 방법은 모듈(28) 내에서 행해지는 감마 정정을 실행하는 것이다. 이것은 예를 들어, 데이타를 10 비트 샘플로 샘플링하면서, 다음에 데이타 8 비트 샘플로 맵핑함으로써 행해질 수 있다. 어떤 신호 처리가 행해 지든간에, 이 모듈은 동기용 시스템 제어기에 의해 발생된 샘플 클럭의 입력을 또한 필요로 한다. 데이타가 데이타 포매터 모듈(24)에 최종적으로 패스되면, 샘플 클럭은 2개의 모듈 사이의 전송을 조정하는데 사용된다.
부수적으로, 데이타 포매터는 데이타 버스(38) 상에 제어 신호를 갖추고 있다. 데이타 버스의 특정 내용은 다른 도면에서 더욱 상세하게 설명된다. 다른 셋트의 출력 신호는 버스(40)을 통해 공간 광 변조기 어레이(50)에 제공된다. 그 밖의 출력 신호는 버스(42)를 통해 메모리 모듈에서 비디오 RAM(48A 및 48B)에 제공되어야 한다.
시스템 제어기의 내부 기능부는 제2도에 도시되어 있다. 제어 기능부는 요구된 제어의 각각의 주요 영역의 분리 블럭, 즉 메모리 제어기(60), 공간 광 변조기 어레이 제어기(70), 및 데이타 포매터 제어기(58)로 나누어진다. 수평 동기 신호(14)는 라인(36) 상에 샘플 클럭 신호를 생성하기 위해 스위치(54)로부터 입력 신호를 갖는 모듈(52)내에서 사용된다. 또한, 수평 블랭킹 신호(56)은 모듈(52)로부터 생성되는데, 적절한 데이타 디스플레이가 요구될 때 라인의 블랭크 부분에 사용된다. 이 신호는 데이타 포매터 제어기(58) 및 비디오 메모리(RAM)제어기(60)에 제공된다.
클럭 발생기(62)는 최적 시스템 효율을 위해 그밖의 시스템과 상이한 속도로 동작할 수 있게 하는 포매터용 기록 신호를 구동시키기 위해 클럭을 발생시킨다. 제2 클럭 발생기는 2개의 클럭 신호를 제공하는데, 한 클럭 신호(64)는 데이타 포매터로부터 메모리 어레이로의 판독 동작을 조정하기 위해 포매터 제어기, 메모리 제어기, 및 변조기 제어기에 보내진다. 다른 클럭 신호(66)은 메모리 어레이로부터 변조기로의 판독 동작을 조정하기 위해 변조기 제어기에 보내진다.
컬리 휠 로크 신호는 시스템 초기화 유니트(74)에 입력되는데, 초기 개시시에 시스템의 초기 상태를 조정하거나, 채널 변경과 같은 디스플레이와 컬러 휠 사이의 소정의 다른 동기 손실시에 시스템의 초기 상태를 조정한다. 부수적인 입력 신호(72)(즉, 파워 온 리셋트)는 시스템의 전원 상승시에 제어기에 의해 발생된다. 이 모듈은 최소한 3개의 신호를 발생시킨다. 3개의 부제어기에 보내지는 시스템 리셋트 신호는 필요한 경우에 시스템을 리셋트시키기 위해 조정을 제공한다. 부수적인 신호(78 및 80)은 VRAM 제어기 및 변조기 제어기에 각각 제공된다. 신호(78)은 선입 선출(FIFO) 버퍼를 초기화시키기 위해 VRAM 제어기에 보내지는데, 다른 도면에서 더욱 상세하게 설명될 것이다. 변조기 어레이 블랭킹 신호(80)은 시스템 동기의 결핍으로 인한 부정확한 데이타의 디스플레이를 방지하기 위해 어레이를 블랭크 아웃하도록 변조기 어레이에 보내진다.
VRAM 제어기로의 부수적인 입력은 상술된 라인(44A 및 44B)이다. 이들은 전위 또는 후위 투사의 선택시에 융통성을 부여하기 위해 데이타의 저장을 관리하는데 사용되는데, 왜냐하면 데이타가 저장되어 억세스되는 순서는 데이타가 전위 또는 후위 투사 스크린에 디스플레이되는지의 여부를 결정하기 때문이다. 라인(44A)는 좌우 또는 동서로 데이타의 플립을 제공한다. 라인(44B)는 상하 또는 남북으로 데이타의 플립을 제공한다.
공간 광 변조기 제어기로의 입력에 대해서는 대부분 상술되었다. 수직 동기 입력 신호(16)으로부터 모듈(84)에 의해 생성된 디스플레이 카운트인 추가 신호(82)는 변조기 제어기에 입력된다. 전원 장애 신호(20)은 변조기 어레이의 전원 하강 동작을 조정하기 위해 변조기 제어기에 입력된다.
요약하면, 데이타 포매터 제어기(58)에 제공된 신호는 샘플 클럭(36), 수평 블랭킹 신호(56), 포매터 기록 클럭(62), 시스템 리셋트(76), 및 데이타 포매터 판독 클럭(64)이다. VRAM 제어기(60)에 제공된 신호는 동서 플립 신호(44A), 남북 플립 신호(44B), 수평 블랭킹 신호(56), 시스템 리셋트(76), FIFO 초기화 신호(78), 데이타 포매터 판독 클럭(64), 및 수직 동기 신호(16)이다. 변조기 제어기로의 입력은 데이타 포매터 판독 클럭(64), 메모리 판독 클럭(66), 블랭킹 신호(80), 전원 장애 신호(20), 및 디스플레이 카운트(82)이다. 각각의 부제어기로부터의 출력들, 즉 출력 그룹(86, 88 및 90)은 다음 도면에서 상세하게 설명된다.
공간 광 변조기 제어기 내에 포함된 기능부의 더욱 상세한 도면은 제3도에 도시되어 있다. 변조기 제어기는 이들의 다음 상태에서 미러의 리셋트를 제어하기 위해 순차 메모리(92)(이 예에서, 1k x 8 메모리), 상태 머신(94), 기록 및 클리어 블럭(96), 어드레스 제어기(98), 리셋트 블럭(100), 및 아날로그 멀티플렉서(102)로 구성된다.
순차 메모리(92)는 이것의 유일한 입력으로서 디스플레이 카운트 신호(82)를 갖는다. 순차 메모리는 라인(104)를 통해 상태 머신(94)에 리셋트 신호를 발생시킨다. 부수적으로, 순차 메모리는 기록 신호(106) 및 클리어 신호(108)을 상태 머신에 제공한다. 현재 사용되고 있는 비트 넘버 및 컬러 넘버를 포함하는 신호(110)은 순차 메모리(92)로부터 어드레스 제어기(98)에 보내진다. 이 메모리는 사건의 순차를 제어할 수 있게 한다. 이것은 상이한 순차를 부여할 수 있을 만큼 충분히 융통적이므로 어떠한 시스템에서도 조절될 수 있다.
상태 머신(94)는 변조기 제어기의 상태를 제어한다. 이것은 이것의 입력으로서 상술된 리셋트(104), 기록(106), 및 클리어(108) 신호를 갖고 있다. 부수적으로, 이것은 상태 머신에게 변조기 어레이의 바람직한 블랭킹 상태에 관해서 알려주는 변조기 블랭킹 신호(80)을 수신한다. 리셋트 블럭(100), 및 기록 및 클리어 블럭(96)으로부터 상태 머신으로 2개의 입력이 발생된다. 리셋트 블럭(100)은 리셋트 회로의 상태를 라인(112)를 통해 상태 머신에 제공한다. 기록 및 클리어 블럭은 변조기 블랭킹 동작의 상태를 나타내는 응답을 라인(114)를 통해 다시 보낸다. 이러한 모든 입력들은 어떤 동작, 즉 제어기가 갖게 될 어떤 상태를 결정하기 위해 상태 머신 내에서 사용된다. 이것이 상태 머신에 의해 결정된 후, 이것은 엔에이블 신호를 출력시킨다. 기록이 행해지는 경우, 기록 엔에이블이 라인(116)을 통해 기록 및 클리어 블럭에 보내진다. 변조기가 클리어되는 경우, 클리어 엔에이블이 라인(118)을 통해 기록 및 클리어 블럭(96)에 보내진다. 디바이스가 리셋트되는 경우, 리셋트 엔에이블이 라인(120)을 통해 리셋트 블럭(100)에 보내진다.
기록 및 클리어 블럭(96)은 변조기 어레이의 기록 또는 클리어 동작을 제어 한다. 이 블럭으로의 추가 입력은 변조기 블랭킹 신호(80) 및 전송 중지 신호(122)이다. 변조기에 디스플레이하는 데이타를 갖게 하기 위해, 이것은 비디오 RAM 제어기에 의해 비디오 RAM의 출력 레지스터에 전송될 데이타를 요청해야 한다. 데이타의 전송이 완료되어 데이타가 변조기 어레이 내에 로드될 수 있는 경우, 전송 중지 신호(122)는 데이타가 이용가능하다는 것을 나타내기 위해 기록 및 클리어 블럭에 보내진다. 그 다음, 기록 및 클리어 블럭은 데이타를 어레이에 기록할 수 있게 한다. 데이타가 기록되어 디스플레이된 경우, 새로운 데이타가 요구되고, 기록 및 클리어 블럭은 라인(124)를 통해 전송 요청을 발생시킨다. 또한, 이 라인은 전송 동작중에 VRAM에 의해 요구된 전송 어드레스를 엔에이블시키기 위해 어드레스 제어 블럭(98)로 진행한다. 기록 및 클리어 블럭의 다른 출력은 VRAM 내에서 직렬 클럭을 구동시키는 VRAM 직렬 클럭 신호(126)이다. VRMA 내의 바람직한 데이타는 활성 메모리로부터 시프트 레지스터 내로 전송된다.
그 다음, 시프트 레지스터 내의 데이타는 직렬 클럭 신호(126)의 제어하에 변조기의 입력 회로에 의해 직렬로 판독된다. 변조기 어레이의 기록 및 블랭킹을 제어하는데 필요한 신호는 변조기 제어 라인(128) 상에 제공된다. 기록 및 클리어 블럭에 의해 제공된 최종 출력 데이타의 수는 바람직한 블럭의 데이타를 내장하는 다수의 VRAM 행의 수이다. 이 신호는 라인(130)을 통해 어드레스 제어기(98)에 보내진다.
어드레스 제어기는 이것의 입력으로서 라인(110) 상의 비트 넘버 및 컬러 넘버, 라인(130) 상의 수직 행, 및 라인(124) 상의 전송 요청 신호를 취하여 라인(132) 상에 전송 어드레스를 발생시킨다. 전송 어드레스는 VRAM 내에서부터, 변조기에 최종적으로 출력될 수 있는 시프트 레지스터로 전송된다.
변조기 제어기에 의해 제공된 최종 2가지 기능부는 변형가능한 미러의 어레이를 사용하는 본 발명의 양호한 실시예에 따른 것이다. 어레이 내의 각각의 미러는 이 미러 자체의 분리 전극에 의해 어드레스되는데, 이에 의해 전극이 데이타로 로드되는 경우에 2가지 방향 중 한 방향으로 미러가 플립된다. 그 다음, 광원으로부터의 광은 어레이 상으로 향해지고, 한 방향으로 플립된 미러로부터 반사된 광은 디스플레이 내에 사용된다. 상술된 리셋트 신호는 미러가 이들의 새로운 데이타를 받아들일 수 있게 하는데 필요하다. 이것을 실행하기 위해서, 리셋트 블럭(100) 및 아날로그 멀티플렉서(102)가 사용된다. 리셋트 블럭(100)은 이것의 입력으로서 상태 머신(94)로부터의 리셋트 엔에이블 신호(120), 클럭 신호(64), 시스템 리셋트 신호(76), 및 전원 장애 신호(20)을 갖고 있다. 복귀시에, 이 블럭은 상태 머신에 제공되는 리셋트 실행 신호(112)를 발생시킨다. 또한, 이것은 리셋트 전압 엔에이블 및 바이어스 전압 엔에이블을 각각 라인(134 및 136)을 통해 아날로그 멀티프렉서에 제공한다. 아날로그 멀티플렉서는 접지 전압 신호(138)과 함께 이것의 2개의 입력으로서 리셋트 전압(140) 및 바이어스 전압(142)를 취하여, 미러를 이들의 새로운 데이타 상태로 리셋트시키는데 사용되는 아날로그 전압 레벨(144)를 발생시킨다.
제4도는 제2도의 데이타 포매터 제어기(58)을 더욱 상세하게 도시한 도면이다. 포매터 기능부는 입력 제어기(150), 출력 제어기(152) 및 어드레스 멀티플렉서(154)로 분할된다. 입력 제어기(150)은 이것의 입력으로서 어떤 부분의 라인이 블랭크될 것인지를 결정하는 수평 블랭킹 신호(56), 데이타가 포매터에 기록될 때를 제어하는 포매터 기록 클럭(62)를 갖고 있다. 추가 입력은 현재 사용되는 라인이 우수 라인인지 기수 라인인지의 여부를 결정하는 라인 넘버 최하위 비트(146)이다. 입력 제어기는 이것의 출력으로서 데이타 포매터의 정면에서 FIFO 버퍼에 기록하는데 사용되는 FIFO 제어 신호(156), 포매터 내의 메모리 블럭이 기록되는 지를 결정하는데 사용되는 기록 엔에이블 마스크(158)을 발생시킨다. 상술된 FIFO는 시스템의 동작에는 필요하지 않지만, 시스템에 양호한 조정을 부여하기 위해 FIFO 내에 데이타를 저장하는데 편리하다. 포매터 구조에 대해서는 미합중국 특허 출원 제755,981호에 상세하게 설명된다. 기록 엔에이블 마스크는 라인(160) 상에서 입력 제어기로부터의 기록 엔에이블 클럭 출력에 따라 사용된다. 입력 제어기의 최종 출력은 어드레스 멀티플렉서(154)에 보내지는 포매터용 기록 어드레스(162)이다.
출력 제어기(152)는 데이타를 VRAM에 제공하기 위해 데이타 포매터 메모리 블럭의 어떤 어드레스가 억세스될 것인지를 결정한다. 이 모듈로의 입력은 라인 넘버가 기수인지 우수인지를 결정하는 라인 넘버 최하위 비트(146), 시스템 리셋트 신호(76), 메모리 제어기로부터의 비트 및 컬러 넘버(130), VRAM 제어기로부터의 판독 엔에이블 신호, 및 포매터로부터 VRAM으로의 판독을 조정하는 신호(64)이다. 출력 제어기는 이것의 출력으로서 포매터가 판독되는 어드레스를 결정하는 판독 어드레스(164), 출력 워드의 비트가 어떤 순서로 VRAM에 전해지고 있는지를 결정하는 비트 선택 신호, 및 출력 동작 시간을 정하는 출력 클럭(170)을 갖고 있다. 어드레스 멀티플렉서(154)는 입력 제어기(150)으로부터의 기록 어드레스(162), 및 출력 제어기(152)로부터의 판독 어드레스(164)를 2개의 상이한 라인에서 사용한다. 이 실시예에서의 포매터는 내부에 2셋트의 포매터 회로를 실제로 갖고 있는 것으로 추정된다. 이것은 한 셋트 내로 독입될 데이타가 포맷될 수 있게 하고, 다른 셋트가 이것에서 독출될 포맷된 데이타를 VRAM에 제공한다. 그 다음, 어드레스 멀티플렉서(154)는 이것의 출력으로서 2개의 어드레스를 갖는다. 라인(172A)는 제1 셋트의 포매터 회로용 판독 또는 기록 어드레스를 내장하고, 라인(172B)는 제2 셋트의 포매터 회로용 판독 또는 기록 어드레스를 내장한다. 그 다음, 이들 출력들은 포매터에 보내진다.
VRAM 제어기에 의해 제공된 상세한 기능부는 제5도에 도시되어 있다. VRAM 제어기 기능부는 라인 카운터(174), 리프레시, 기록 및 전송 리퀘스터(176), 상태 머신(178), 리프레시, 기록 및 전송 제어기(180), 멀티플렉서/디멀티플렉서(182), 및 메모리 할당 블럭(184)로 나누어진다. 라인 카운터(174)는 현재 작동중인 라인의 라인 넘버를 트랙하고, 이 라인 넘버는 기록 어드레스를 발생시키기 위해 리프레시, 기록 및 전송 제어기에 의해 사용된다. 이 라인 카운터는 리프레시 또는 기록을 VRAM에 상세하게 지정하는 라인(186) 상의 신호를 리퀘스터(176)에 보낸다. 어느 신호가 보내지는지에 대해서는 여러 가지 방법들 중 한가지 방법에 의해 결정된다. 리프레시는 이 VRAM의 프레임마다 최소한 3번 완료되어야 하지만, 메모리의 실제 실행에 따라 리프레시한다. 기록은 비디오 프레임의 활성 부분의 라인마다 행해져야 한다. 이들 신호들은 어떤 요청이 처리되어야 하는지를 결정하는 라퀘스터 블럭(176)에 보내진다. 라인 카운터로의 추가입력은 남북 플립 입력(44A)이다. 이것은 남북 플립이 어느 라인 넘버가 어느시간에 판독되는지에 영향을 미치기 때문에 필요하다. 데이타가 라인 1-240(480 라인 어레이의 절반)에 저장되고, 남북 플립이 요구되면, 데이타는 240-1로서 독출되어야 한다.
리퀘스터 블럭(176)은 적절한 요청 코드를 상태 머신에 보낸다. 이것의 입력은 라인 카운터(186)으로부터의 요청 라인 및 라인(124)를 통하는 변조기 제어기로부터의 전송 요청이다. 리퀘스터는 이것의 요청을 상태 머신(178)에 보낸다. 그 다음, 상태 머신은 VRAM 제어기가 현재 어떤 상태인지를 지정하는 신호(188)을 다시 보낸다. 리퀘스터는 어떤 요청이 다음에 처리될지를 결정할 때 이 데이타를 사용한다. 전송 요청(124)는 출력 시프트 레지스터가 비워진 후에 처리되어야 한다. 이러한 예에 있어서, 출력 시프트 레지스터의 길이는 256 비트로 결정된다. 데이타의 각각의 이진 가중치의 16 비트튼 모든 이진 가중치용의 각각의 블럭 내의 각각의 라인에 저장된다. 그러므로, 16 라인용 데이타가 시프트 레지스터 내로 시프트될 수 있다. 그러므로, 전송 요청은 모든 16번째 라인이 판독된 후에 행해져야 한다.
또한, 상태 머신(178)은 신호(188)을 리프레시, 기록 및 전송 제어기(180)에 보낸다. 제어기는 다양한 동작을 시간에 맞추기 위해 상태 머신으로부터 입력을 사용하므로, 데이타는 적절한 시간에 판독 및 기록하는데 이용할 수 있다. 이 블럭으로의 부수적인 입력은 입력 신호(44B), 동서 플립 신호이다. 이 신호는 데이타가 각각의 라인에 대해 VRAM으로부터 어떤 순서로 저장되거나 판독되는지에 영향을 미치는데, 왜냐하면 이 순서는 데이타가 플립되는지의 여부를 결정하기 때문이다. 제어기(180)은 이것의 출력으로서 다양한 동작 시간을 맞추는데 사용되는 라인(190) 상의 소정의 제어 신호, 데이타가 보내질 곳을 결정하는 라인(192) 상의 어드레스, 데이타가 이용가능하다는 것을 변조기 제어기에 알려주는 전송 중지 신호(122), 및 포매터 제어기에게 데이타 출력을 시작하라고 신호해주는 판독 엔에이블 신호(148)을 갖고 있다.
제어 신호(190) 및 어드레서(192)는 멀티플렉서/디멀티플레서 블럭(182)에 보내진다. 블럭(182)에 입력을 제공하는 추가 블럭은 입력으로서 단지 FIFO 초기화 신호(78)만을 갖는 FIFO 초기화 블럭(194)이다. FIFO 초기화 블럭은 개시시에 적절한 동작을 위해 데이타를 메모리 할당 FIFO 내에 로드하는 제어/어드레스 입력을 제공한다. 이 FIFO는 포매터 내에 사용된 FIFO와 혼동되지 않는다. 그 다음, 멀티플렉서/디멀티플렉서 블럭은 현재 동작 상태에 기초하여 라인(196)을 통해 맵핑 테이블용 어드레스를 선택한다. 맵핑 테이블의 사용은 미합중국 특허 출원 제755,883호에 더욱 상세하게 설명된다. 그 다음, 추가 출력은 동적 메모리 할당 블럭(184)에 보내진다.
VRAM 어드레스(198), 맵핑 테이블 제어부(200), 및 VRAM 제어부(202)는 멀티플렉서/디멀티플렉서 블럭에 의해 모두 출력된다.
VRAM 제어 신호는 바로 VRAM에 보내진다. 메모리 할당 블럭(184)로의 최종 입력(204)는 변조기 제어기로부터 시작하여 VRAM 시프트 레지스터 내에 전송되는 데이타의 어드레스이다. 이러한 모든 입력은 데이타를 포매터 모듈로부터 기록하고 VRAM을 리프레시하며 데이타를 VRAM으로부터 판독하기 위해 최종 VRAM 어드레스를 결정하는데 사용된다. 전체 프레임에 대한 모든 어레이의 행 및 열의 데이타는 데이타가 변조기에 기록 되기 전에 VRAM 내에 저장된다. 모든 이러한 프레임의 데이타가 VRAM으로부터 독출되는 동안, 다른 프레임은 저장되고, 전체 신호 발생 처리가 반복된다.
그러므로, 공간 광 변조기 텔레비젼을 제어하는 방법 및 구조물에 대한 특정 실시예에 대해 설명하였지만, 본 발명의 범위를 제한하고자 하는 것이 아니다. 그러므로, 본 발명은 첨부된 특허 청구의 범위 내에서만 제한된다.

Claims (6)

  1. 공간 광 변조기 디스플레이 시스템을 제어하기 위한 방법에 있어서,
    a. 제2어 기능부를 데이타 포매터 제어기(data formatter controller), 메모리 제어기 및 변조기 제어기로 분할하는 단계,
    b. 데이타 포매터, 메모리 및 변조기 사이의 데이타의 판독, 기록 및 전송을 조정(coordinate)하기 위한 신호를 상기 제어기들 사이에 발생시켜 전송기들이 적절한 데이타를 적절한 시간에 변조기에 제공하도록 하는 단계, 및
    c. 가시 영상을 상기 변조기 상에 정확하게 나타내기 위해 신호를 상기 포매터, 상기 메모리 및 상기 변조기에 제공하는 단계
    를 포함하며,
    상기 분할 단계는 상기 포매터의 기입 어드레스를 통제(govern)하는 입력 제어기, 상기 포매터의 판독 어드레스를 통제하는 출력 제어기, 및 상기 입력 제어기와 상기 출력 제어기로부터의 상기 판독 어드레스와 상기 기입 어드레스를 멀티플렉싱하는 어드레스 멀티플렉서로 상기 데이타 포매터 제어기를 분할하는 단계를 더 포함하는 제어 방법.
  2. 제1항에 있어서, 상기 분할 단계는 상기 메모리 제어기를 라인 카운터, 리퀘스터(rwquester), 상태 머신, 동작 제어기, 멀티플렉서/디멀티플렉서, 선입 선출 버퍼 초기화기 및 동적 메모리 할당기로 분할하는 단계를 더 포함하는 제어 방법.
  3. 제1항에 있어서, 상기 분할 단계는 상기 변조기 제어기를 순차 메모리, 상태 머신, 기록 및 클리어 기능부, 리셋트 제어기, 어드레스 제어기 및 아날로그 멀티플렉서로 분할하는 단계를 더 포함하는 제어 방법.
  4. 공간 광 변조기 디스플레이 시스템용 시스템 제어기에 있어서,
    a. 변조기 제어기,
    b. 메모리 제어기,
    c. 포매터 제어기, 및
    d. 공간 광 변조기 상의 데이타의 디스플레이를 조정하기 위해, 상기 변조기 제어기와 상기 메모리 제어기 사이, 상기 변조기 제어기와 상기 포매터 제어기 사이, 및 상기 메모리 제어기와 상기 포매터 제어기 사이의 신호들
    을 포함하며,
    상기 포매터 제어기는 상기 데이타 포매터의 기입 어드레스를 통제하는 입력 제어기, 상기 데이타 포매터의 판독 어드레스를 통제하는 출력 제어기, 및 상기 판독 어드레스와 기입 어드레스를 멀티플렉싱하는 어드레서 멀티플렉서를 더 포함하는 시스템 제어기.
  5. 제4항에 있어서, 상기 메모리 제어기는 라인 카운터, 리퀘스터, 상태 머신, 동작 제어기, 멀티플렉서/디멀티플렉서, 선입선출 버퍼 초기화기 및 동적 메모리 할당기를 더 포함하는 시스템 제어기.
  6. 제4항에 있어서, 상기 변조기 제어기는 순차 메모리, 상태 머신, 기록 및 클리어 기능부, 리셋트 제어기, 어드레스 제어기 및 아날로그 멀티플렉서를 더 포함하는 시스템 제어기.
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