KR100272939B1 - 반도체 기억장치 - Google Patents

Abstract

메모리 셀 어레이의 구성에 관계 없이 테스트 시간을 단축할 수 있고 웨이퍼상태에서 번인 테스트하는 것이 가능한 반도체 기억장치를 제공한다.

외부로부터의 번인 모드 지정신호 SBT에 응답해서 활성화하는 링 발진기(128)부터의 출력에 따라서, 내부 행 어드레스 발생회로(122)로부터 출력된 행 어드레스 신호는 연산회로(124)에 의해 스크램블처리된 후에 행 디코더(102)에 부여된다. 한편, 신호 SBT의 활성화에 응답해서 데이터 출력회로(174)로부터 출력되는 신호는 데이터 스크램블러(176)에 의해 스크램블처리되어, 체커 패턴의 데이터가 메모리 셀 어레이의 물리 어드레스에 대응하여 메모리 셀 어레이에 주어진다.

Description

반도체 기억장치{SEMICONDUCTOR MEM0RY DEVICE}

본 발명은 반도체 기억장치에 관한 것으로, 특히, 반도체 기억장치의 테스트를 고속으로 행하기 위한 반도체 기억장치의 구성에 관한 것이다.

반도체 기억장치, 특히, 다이나믹형 RAM (이하, DRAM)의 메모리 용량의 대용량화에 따라, 반도체 기억장치의 테스트에 요하는 시간도 비약적으로 증대하고 있다.

이것은, 반도체 기억장치의 기억용량이 증대함에 따라, 거기에 포함되는 워드선의 수도 증대하기 때문에, 워드선을 순차적으로 선택 상태로 하면서 메모리 셀 정보의 기입 및 판독 동작을 실행하는 시간이 현격히 길어지게 된 것에 의해 생기는 문제이다.

상기의 문제는 번인 테스트(burn in test) 등의 가공 시험에 있어서, 보다 심각하다. 이 번인 테스트에 있어서는, 반도체 기억장치를 고온 고전압의 조건하에서 동작시켜, 구성 요소인 MOS트랜지스터의 게이트 절연막 불량, 배선 간의 층간 절연막 불량, 배선 불량 및 제조 공정시에 혼입한 파티클(particle)에 기인하는 불량 등의 잠재적인 초기 불량을 현재화(顯在化)시켜, 출하(出荷)전에 불량품을 배제하는 것이다.

상기와 같은 번인 테스트는, 출하 제품의 품질 유지상 필수의 시험으로, 이 테스트에 요하는 시간의 증대는 반도체 기억장치의 제조 코스트의 상승에 직접 결부되는 것으로 된다.

이러한 테스트 시간의 증대의 문제는, 또한, 수명 테스트 등의 신뢰성 시험에 있어서도 마찬가지로 생기는 문제이다.

또한, 상기와 같은 번인 테스트에 있어서는, 미리 각 메모리 셀에 소정의 기억 정보를 기입하고, 이것을, 워드선을 순차적으로 선택 상태로 하는 것에 의해 순차적으로 판독하여, 기입을 실행한 정보인 기대치와 비교함으로써, 데이터 비트의 오류를 검출하여 제품 불량을 발견한다. 이 때문에, 이러한 번인 테스트는, 외부로부터 소정의 어드레스의 메모리 셀에 소정의 기억정보를 기입하는 것이 가능하도록, 칩 분리를 한 뒤, 조립(assembly)을 한 상태에서, 각 반도체 기억장치에 대하여 행하여지는 것이 일반적이다. 즉, 예를 들면, 몰드 패키지(mold package)에 봉입되어, 최종 제품과 마찬가지의 형상까지 조립이 완료한 뒤의 반도체 기억장치에 대하여, 상기와 같은 번인 테스트가 행하여지는 것으로 된다.

그런데, DRAM 등에 있어서는, 메모리 셀, 워드선 및 비트선 쌍의 배치의 방법에 의해서, 반도체 기억장치상의 현실의 메모리 셀의 배치에 대응하는 물리 어드레스와, 외부에서 주어지는 어드레스 값이 반드시 일치하지 않은 구성으로 되어 있는 경우가 있다.

이하, 어드레스 스크램블(address scramble) 처리가 필요한 반도체 기억장치로의 데이터의 기입, 특히 체커 패턴(checker pattern)형상의 데이터의 기입에 관해서 보다 자세히 설명한다.

도 28은 종래의 DRAM(2000)의 데이터의 기입회로의 구성을 나타내는 개략적인 블록도이다.

종래의 DRAM(2000)은, 메모리 셀이 행렬 형상으로 배치되는 메모리 셀 어레이(100)와, 외부로부터 주어지는 행 어드레스 신호에 응답해서, 대응하는 워드선(행)을 선택하는 행 디코더(102)와, 외부에서 주어지는 열 어드레스 신호에 응답해서, 대응하는 비트선쌍(열)을 선택하는 열 디코더(104)와, 외부로부터의 행 어드레스 스트로브 신호 RAS 및 열 어드레스 스트로브 신호/CAS를 받아, 내부 제어신호를 출력하는 콘트롤 회로(118)와, 콘트롤 회로(118)로 제어되고, 외부로부터의 라이트 인에이블 신호 /WE를 받아, 기입 동작을 제어하는 라이트 콘트롤 회로(136)와, 외부 데이터 입출력단자(160)에 주어지는 외부 기입데이터 ext.DQ0∼ext.DQn을 받아, 버퍼처리하여 출력하는 데이터 입력버퍼(162)와, 라이트 콘트롤 회로(136)에 의해 제어되고, 데이터 입력버퍼(162)의 출력을 받아, 선택된 비트선 쌍의 전위 레벨을 기입 데이터에 따른 전위 레벨로 구동하는 라이트 드라이버 회로(164)를 포함한다.

외부 제어신호 입력단자(154)에 주어지는 신호 /WE는, 데이터 기입을 지정하는 라이트 인에이블 신호이다. 외부 제어신호 입력단자(152)에 주어지는 신호 /RAS는 반도체 기억장치의 내부 동작을 개시시키고, 또한 내부 동작의 활성시간을 결정하는 로우 어드레스 스트로브 신호이다.

이 신호 /RAS의 활성화시, 행 디코더(102) 등의 메모리 셀 어레이(100)의 행을 선택하는 동작에 관련하는 회로는 활성 상태로 된다. 외부 제어신호 입력단자(150)에 주어지는 신호 /CAS는 컬럼 어드레스 스트로브 신호이고, 메모리 셀 어레이(100)에 있어서의 열을 선택하는 회로를 활성상태로 한다.

도 29는, 외부로부터 주어지는 행 어드레스와, 메모리 셀 내부에서의 내부 행 어드레스 신호와의 대응을 나타내는 개념도이다.

도 29에 도시한 예에 있어서는, 어드레스 스크램블에 의해, 외부에서 주어지는 행 어드레스 신호 중, A0R 및 A1R 에 대하여 재조합한 경우를 도시하고 있다.

배타적 논리합 회로(142)는, 외부로부터 주어지는 행 어드레스 신호 중, 최하위로부터 2비트번째의 신호 AlR 및 최하위로부터 3비트번째의 A2R를 받아, 내부 행 어드레스 신호 중, 최하위로부터 2비트번째의 신호 RA1를 출력한다.

한편, 배타적 논리합 회로(140)는 외부에서 주어지는 행 어드레스 신호의 최하위비트 AOR 및 배타적 논리합회로(142)의 출력을 받아, 내부 행 어드레스 신호의 최하위 비트의 신호 RA0를 출력한다.

일반적으로, 워드선이나 비트선의 배치의 방법에 따라, 외부에서 주어지는 어드레스와, 메모리 셀 어레이(100)상에서 선택되는 메모리 셀의 물리 어드레스는 어떠한 논리 처리가 실시된 것과 동등한 대응관계를 갖고 있다.

이와 같이, 외부로부터 주어지는 어드레스 신호와, 내부에서 데이터 기입을 실행할 때에 선택되는 어드레스 신호의 사이에 재조합이 실행되면, 이하에 설명하는 것 같은 문제가 생긴다.

우선, 그 문제점에 관해서 설명하기 전에, 전형적인 DRAM에 있어서의 메모리셀 부분의 구조에 관해서 간단히 설명한다.

도 30은, 전형적인 DRAM에 있어서의 메모리 셀 부분의 구조를 나타내는 단면도이다. 도 30에 있어서, DRAM 메모리 셀(614)은, 비트선(611)이 접속되는 N형 고농도층(606), 워드선(605), 및 기억 노드(609)가 접속되는 N형 고농도층(606)이 형성되는 메모리 셀 트랜지스터와, 전하를 축적하는 기억 노드(609), 유전체막(615), 및 캐패시터의 대향전극인 셀 플레이트(610)가 형성하는 메모리 셀 캐패시터로 이루어진다. 또한, 각 소자 사이는 분리 산화막(604)로 분리되어 있고, 기판측은 P형의 웰(603) 및 N형의 웰(602)이 기판(1)상에 형성되어 있다. P형 웰(603)은, 그 전위를 고정하기 위해서 배선(613)으로부터 P형 고농도층을 통해 전압을 공급받고 있다.

도 31은 도 30의 메모리 셀부의 등가 회로도이다. 도 31에 있어서, 메모리셀의 축적 전하 캐패시터 전극인 기억 노드(609)는 다이오드 구성에 의해 P웰(603)과 접속되어 있다.

여기서, 도 30에 있어서, 인접하는 메모리 셀의 메모리 셀 캐패시터 간에 리크 전류가 존재하고 있던가, 혹은 그와 같은 리크가 생기는 것 같은 불량이 잠재하고 있는 경우에 관해서 생각한다.

이 경우, 이러한 리크 불량이 존재하는 것을 검출하기 위해서는, 인접하는 2개의 기억 노드(609)를 서로 다른 전위 레벨, 예를 들면 “H"레벨과 "L"레벨로 유지하면 좋다. 이와 같이 하는 것에 의해, 메모리 셀 사이에 리크가 존재하고 있는 경우는, 판독 데이터가 기대치와는 다른 불량 데이터가 판독되는 것으로 된다. 한편, 전압 스트레스가 인가되면, 이 인접 메모리 셀 사이에 불량이 잠재하고 있는 경우라도, 스트레스의 인가 시간의 증대와 동시에, 그와 같은 불량이 현재화된다.

도 32는 이와 같이 물리적으로 인접하는 메모리 셀에 대하여, 서로 다른 전위 레벨의 데이터를 기입한 경우의 데이터의 2차원적인 배열을 나타내는 개념도이다.

도 32에 있어서는, X 방향(행방향)에 대해서는, 2K 개(정확하게는, 2048개) 의 메모리셀이 배치되어 있는 것으로 한다.

상술한 바와 같이, 물리적으로 인접하는 메모리셀에 대하여, 서로 다른 전위레벨의 데이터를 기입한 경우는, 최종적으로는 기입된 데이터의 패턴은 소위 체커 플래그 형상의 패턴(이하, 체커 패턴이라고 부른다)으로 된다. 즉, 체커 플래그의 흑(黑)의 눈(升目)에 대응하여, “L"레벨이 기입되어 있고, 백(白)의 눈에 대응하여, “H"레벨이 기입되어 있는 것으로 된다.

그런데, 상술한 바와 같이, 외부로부터 이와 같은 체커패턴의 데이터를 기입하고자 하는 경우, 외부로부터 주어지는 행 어드레스 신호와, DRAM(2000)내에서 실제로 선택되는 내부 어드레스 사이에는 재조합이 존재하기 때문에, 외부에서 이와같은 체커 패턴을 기입하고자 하는 경우, 미리 내부 어드레스와의 대응을 고려한 뒤에, 외부로부터 어드레스신호가 주어지는 것이 필요하게 된다.

더우기, 도 32에 도시한 바와 같은 체커 패턴 형상의 데이터의 기입에 있어서는, 어드레스 신호에 대한 스크램블처리의 영향뿐만 아니라, 이하에 설명하는 것 같은 데이터 스크램블의 영향에 대해서도 고려할 필요가 있다.

도 33은 메모리 셀 어레이(100) 내의 특정한 열에 대응하는 비트선 쌍과 워드선 및 메모리 셀 및, 비트선 쌍에 접속되는 센스 앰프의 구성을 나타내는 회로도이다.

워드선 WL은 n+1개 존재하는 것으로 하고, 순번으로 0∼n의 번호가 할당되고 있는 것으로 한다.

비트선쌍 BL, /BL과 워드선 WL과의 교점에 대응하게 메모리 셀이 접속되어 있다. 각 메모리 셀은, 일단(一端)에 셀 플레이트 전위가 주어지는 메모리 셀 캐패시터 MC와, 메모리 셀 캐패시터 MC의 다른쪽 단과 대응하는 비트선 사이에 접속되어, 게이트가 대응하는 워드선 WL에 접속되는 메모리 셀 트랜지스터 MT를 각각 포함한다. 워드선 WL의 번호가 짝수번째인 메모리 셀은 비트선 BL에 접속되고, 대응하는 워드선 WL의 번호가 홀수번째인 메모리셀은 비트선 /BL에 접속되고 있다.

따라서, 예를 들면, 모든 메모리 셀에 “H"레벨을 기입하고자 하는 경우에 있어서도, 비트선쌍 BL, /BL에 인가되는 전위 레벨은, 그 메모리 셀이 짝수번째의 워드선 WL에 접속되고 있는가, 홀수번째의 워드선 WL에 접속되고 있는가에 의해 다른 것으로 된다.

도 34는 이러한 메모리 셀로의 데이터의 기입과 해당 메모리 셀로부터의 데이터 판독에 관해서 기입해야 될 데이터, 즉 예를 들면 비트선 BL에 주어지는 전위 레벨 및 비트선 BL로 출력되는 전위 레벨의 관계를 모식적으로 도시한 도면이다. 여기서, 상술한 바와 같이, 데이터를 기입하고자 하는 메모리 셀이 짝수번째의 워드선(짝수번째의 행)에 접속되고 있는가, 홀수번째의 워드선(홀수번째의 행)에 접속되고 있는가에 따라 동일한 데이터를 기입하는 경우라도, 비트선 BL에 주어지는 전위 레벨이 다르다.

그래서, 외부로부터 주어진 기입데이터 Din에 대하여, 비트선 BL에 주어지는 전위 레벨(논리레벨)을 결정하는 논리 연산을 이하, /η로 표시하기로 한다. 여기서, /는 논리 연산의 반전 연산을 표시하고, 연산/η은, 연산 η를 반전한 논리연산인 것을 나타낸다.

도 34를 참조하면, 이 논리 연산 /η는, 워드선 WL의 물리 어드레스의 최하위 비트 AOR와 기입 데이터 Din의 배타적 논리합 연산에 해당한다. 즉, 물리 어드레스의 최하위 비트 AOR이 “L"레벨, 즉 짝수번째의 워드선인 경우는, 외부로부터 주어진 기입데이터 Din은, 신호 AOR 및 신호 Din을 받는 배타적 논리합 연산 회로(144)를 통해, 그대로 메모리 셀에 주어진다. 이것에 대하여, 신호 AOR가 “H"레벨인 경우, 즉 홀수번째의 워드선에 해당하는 경우는, 기입 데이터 Din은 배타적 논리합 연산 회로(144)에 의해 반전되어 메모리 셀에 주어진다.

판독의 경우는 완전히 마찬가지로 하여, 메모리 셀로부터 출력되는 데이터와 신호 AOR를 함께 받는 배타적 논리합 연산 회로(146)의 출력이 판독 데이터 Dout로서 출력된다.

도 35는 이러한 데이터의 기입시에 있어서의 어드레스의 스크램블 및 기입 데이터의 스크램블처리가 행하여지는 과정을 모식적으로 도시하는 블록도이다.

도 35에 있어서는 도 28에 도시한 바와 같은 물리 어드레스로부터 내부 어드레스로의 변환을 실행하는 논리 연산을 /ψ로 나타내는 것으로 한다.

외부 어드레스 입력 단자(110)에 주어지는 A0∼Ai는, 논리 연산 /ψ가 행하여진 뒤, 메모리 셀(100)에 주어진다. 한편, 데이터 입력단자(160)에 주어진 기입 데이터 Din은 논리 연산/η이 행하여진 뒤, 메모리 셀에 주어진다.

현실적으로는, 이러한 연산 /ψ 또는 /η을 실행하는 회로가 존재하는 것은 아니고, 워드선이나 비트선의 배치 배열에 따라 결과적으로 이러한 연산을 실시한 것과 마찬가지의 결과로 되는 것에 지나지 않는다. 따라서, 이하에서는 설명을 간단히 하기 위해, 외부로부터 주어지는 어드레스 신호 A0∼Ai 및 외부에서 주어지는 기입 데이터 Din에 이러한 논리연산이 실시되는 것에 의해, 메모리 셀의 선택 및 데이터의 기입 등이 행하여진다고 생각된다.

이상 설명한 바와 같이, 메모리 셀로의 데이터의 기입에 있어서는, 외부에서 주어지는 어드레스 신호와, 메모리 셀상에서 실제로 선택되는 어드레스와의 사이에는, 일정한 대응관계를 가진 재조합 연산이 실행되는 것과 등가이다. 더우기, 데이터의 기입에 있어서도, 일정한 논리연산이 행하여진 결과가 기록되면 등가이다. 따라서, 메모리 셀 어레이에 대하여, 도 32에 도시한 것 같은 체커 패턴 형상의 데이터를 기입하기 위해서는, 외부에서 어드레스 신호 및 기입 데이터가 주어지는 경우, 내부에서 논리연산 /ψ 및 /η가 행하여지는 것을 고려하여, 미리 이것들의 반대(逆) 연산, 즉 어드레스 신호에 대해서는 연산 ψ, 기입 데이터에 대해서는 연산 η를 하여 두고, DRAM(2000)내부에 있어서의 어드레스 신호에 대하여 연산 /ψ, 기입 데이터에 대하여 연산 /η가 행하여지는 것에 의해, 원하는 메모리 셀에 원하는 데이터를 기입한다는 구성으로 하는 것이 필요하였다.

요컨대, DRAM의 구성에 따라서, 각각 고유의 데이터 기입용의 소프트웨어를 작성할 필요가 있다.

종래, 번인 테스트 등에 있어서는, 대상으로 되는 반도체 기억장치에 테스터를 접속하여, 메모리 셀 단위로 데이터의 판독/기입 처리를 하고 있다.

이러한 경우, 테스터는 페일 비트 맵(fail bit map)을 구비하고 있어, 각 메모리 셀의 페일/패스(fail/pass)등의 테스트 결과를, 상기 페일 비트 맵상의 대응하는 비트에 기록한다.

또한, 상기 테스터는 공급하는 어드레스의 값을, 테스트 대상으로 되는 반도체 기억장치의 어드레스 맵핑(mapping)에 대응하여 어드레스 스크램블을 실행하는 소프트웨어를 탑재한다. 상기와 같은 소프트웨어의 기능에 의해, 상기 각 메모리셀의 테스트 결과는 상기 페일 비트 맵상에 있어서, 해당 반도체 기억장치의 어드레스 디코드 논리에 근거하여 어드레스값에 대응하는 비트가 아니라, 물리적으로 대응하는 위치에 있는 비트에 기록된다. 이에 따라 상기 페일 비트 맵을 해석하는 것에 의해, 메모리셀 어레이상의 불량 비트의 물리적인 위치의 특정이 가능해진다. 예를 들면, 메모리 셀 상호 간의 간섭 등의 불량 원인의 해명을 하는 것이 가능해진다.

따라서, 테스터측에서 소프트웨어적으로 어드레스 스크램블 처리를 하는 종래의 기술로서는, 불량 비트의 위치를 특정하여 해석하는 데에 있어서 이하와 같은 문제점이 있다.

첫번째로는, 메모리 어레이의 어드레스 맵핑마다 각각 대응하는 소프트웨어를 작성하는 것이 필요하게 된다. 즉, 테스트 대상으로 되는 반도체 기억장치의 기능이나 구성이 다르면, 각 메모리 셀의 물리적인 배치 순서나 디코드 논리에 규정되는 어드레스 맵핑도 상위하다. 이 때문에, 반도체 기억장치 고유의 어드레스 맵핑마다 반도체 기억장치에 대응하는 어드레스 스크램블의 논리를 구비한 소프트웨어를 작성하는 것이 필요하게 된다.

두번째로는, 테스터의 처리능력에 의해서는 소프트웨어적으로 실현가능한 어드레스 스크램블 처리에 한계가 있다. 예를 들면, 계층적인 어드레스 맵핑 구성 등, 복잡한 어드레스 배치를 갖는 반도체 기억장치를 테스트하는 경우, 어드레스 스크램블처리를 하기 위한 소프트웨어가 복잡하게 된다. 이 때문에, 테스터의 수단에 의해서는 처리능력이 부족하여, 반도체 기억장치의 평가 테스트를 할 수 없는 경우가 생기는 것으로 된다.

세번째로는, 번인 테스트 등에 있어서는, 먼저 설명한 바와 같이, 메모리 셀 간의 리크 전류에 의한 초기 불량을 현재화시키기 때문에, 행렬 형상으로 배치된 메모리 셀에 대하여, 소위 체커 패턴 형상으로 데이터를 기입하는 것이 행하여진다. 즉, 물리적으로 인접하는 메모리 셀에는, 2차원적으로 “H"레벨과 “L"레벨이 번갈아 기록된다. 이에 따라, 물리적으로 인접하는 메모리 셀 사이에 전압 스트레스를 인가하는 것이 가능해진다.

따라서, 이와 같은 체커 패턴을 메모리 셀에 기입하는 경우에는, 상술한 바와 같은 어드레스 스크램블 처리를 고려하여, 이러한 데이터 기입을 실행하기 위한 소프트웨어를, 각 반도체 기억장치에 관해서 개별로 개발하는 것이 필요하게 된다.

또, 이상과 같은 어드레스 스크램블 처리가 필요하게 되는 것에 수반하는 테스터측의 소프트웨어의 문제외에, 이하와 같은 문제점도 존재한다.

즉, 종래의 번인 테스트에 있어서는, 몰드 패키지 등의 최종 조립공정 완료 후의 반도체 기억장치에 대하여 번인 테스트를 하고 있다. 따라서, 이러한 번인 테스트에 있어서, 초기 불량이 발견된 반도체 기억장치는, 최종적으로는 제품으로서 출하되지 않기 때문에, 이러한 칩에 대하여 조립을 실행한 제조 코스트가 낭비된다고 하는 문제가 있었다.

따라서, 예를 들면 웨이퍼 상태에서 번인 테스트를 실행하고, 조립공정 이전에 불량칩을 현재화시켜 배제하는 것이 가능해지면, 이러한 제조 코스트를 삭감하는 것이 가능하다.

따라서, 웨이퍼 상태에서 번인 테스트 등을 하기 위해서는, 통상, 각 칩마다 어드레스 신호나 제어 신호 및 기입 데이터 등을 부여하는 것이 필요하게 되고, 각 칩마다 상당수의 프로브 침(probe 針)을 접촉시킨 상태로 테스트를 하는 것이 필요하게 된다.

그런데, 웨이퍼의 전면에 걸쳐, 이러한 프로브 침을 각 칩에 접촉시키는 것은 기계적으로 곤란할 뿐만 아니라, 그와 같은 병렬 테스트 처리를 하는 테스터측의 부담도 과대한 것으로 된다.

본 발명의 목적은 이상과 같은 문제점을 해결하기 위해서 이루어진 것으로, 메모리 셀 어레이의 구성을 고려하는 일 없이 번인 테스트를 하는 것에 의해, 테스트 시간의 단축을 도모하는 것이 가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은, 메모리 셀 어레이의 구성을 고려하는 일 없이, 메모리 셀 어레이에 대하여 체커 패턴 데이터를 기입하는 것이 가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 또다른 목적은, 번인 테스트시에 있어, 각 반도체 기억장치에 대하여 외부로부터 공급하는 신호수를 삭감하는 것이 가능하고, 웨이퍼상태에 있어서도, 각 칩당 필요한 프로브 침의 갯수를 삭감하는 것이 가능한 반도체 기억장치, 즉 웨이퍼 상태에 있어서 번인 테스트를 하는 것이 가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 또다른 목적은, 웨이퍼 상태에 있어서의 번인 테스트에 있어서도, 메모리 셀 어레이에 대하여 체커패턴의 데이터를 기입하는 것이 가능한 반도체 기억장치를 제공하는 것이다.

도 1은 본 발명의 실시예1의 반도체 기억장치(1000)의 구성을 도시하는 개략적인 블록도,

도 2는 도 1에 도시한 카운터 회로(130)의 구성을 도시하는 개략적인 블록도,

도 3은 도 2에 도시한 2 비트 카운터의 구성을 도시하는 회로도,

도 4는 도 1에 도시한 링 발진기(128)의 구성의 일례를 도시하는 개략적인 블록도,

도 5는 도 1에 도시한 링 발진기(128)의 구성의 다른 예를 도시하는 개략적인 블록도,

도 6은 어드레스 스크램블 처리에 상당하는 논리회로를 도시하는 회로도,

도 7은 도 6에 도시한 논리회로의 동작을 설명하기 위한 도면,

도 8은 어드레스 스크램블처리의 역연산처리에 대응하는 논리회로를 도시하는 회로도,

도 9는 도 8에 도시한 논리회로의 동작을 설명하기 위한 도면,

도 10은 데이터 스크램블 처리에 대응하는 논리회로를 도시하는 회로도,

도 11은 도 10에 도시한 논리회로의 동작을 설명하기 위한 도면,

도 12는 데이터 스크램블 처리의 역연산처리에 대응하는 논리회로의 구성을 도시하는 회로도,

도 13은 도 12에 도시한 논리회로의 동작을 설명하기 위한 도면,

도 14는 메모리 셀에 기입되는 데이터 Dcel1와 외부에서 부여되는 기입 데이터 Din과의 관계를 도시하는 제 1 대응도,

도 15는 데이터 Dcel1와 데이터 Din과의 대응을 도시하는 제 2 대응도,

도 16은 입력 제어회로(172), 데이터 출력회로(174), 데이터 스크램블 회로(176) 및 전환 스위치(178)의 구성을 도시하는 개략적인 블록도,

도 17은 도 16에 도시한 2 비트 카운터의 구성을 도시하는 개략적인 블록도,

도 18은 도 17에 도시한 2 비트 카운터의 동작을 설명하기 위한 타이밍도,

도 19는 번인 모드에 있어서의 반도체 기억장치(1000)의 동작을 설명하기 위한 타이밍도,

도 20은 도 1에 도시한 테스트 모드 설정회로(120)의 일례를 도시하는 회로도,

도 21은 본 발명의 실시예2의 테스트 모드 설정회로(121)의 구성을 도시하는 회로도,

도 22는 실시예2의 반도체 기억장치에 대한 프로브 카드의 구성을 도시하는 평면도,

도 23은 도 22에 도시한 프로브 카드의 측면도,

도 24는 본 발명의 실시예3의 반도체 기억장치가 웨이퍼상에 배치되어 있는 경우를 도시하는 평면도,

도 25는 도 24의 부분 확대도,

도 26은 도 24에 도시한 반도체 칩의 분리후의 구성을 도시하는 평면도,

도 27은 도 26의 AA′선에 따른 단면도,

도 28은 종래의 반도체 기억장치(2000)의 데이터 기입회로의 구성을 도시하는 개략적인 블록도,

도 29는 종래의 반도체 기억장치의 어드레스 스크램블의 일례를 도시하는 개념도,

도 30은 종래의 반도체 기억장치의 메모리 셀부의 단면 구조를 도시하는 단면도,

도 31은 도 30에 도시한 단면도에 대한 등가회로도,

도 32는 번인 테스트시에 메모리 셀에 기입되는 체커 패턴을 도시한 도면,

도 33은 메모리 셀, 워드선 및 비트선 쌍의 배치를 도시하는 개략적인 블록도,

도 34는 데이터 스크램블을 설명하기 위한 개념도,

도 35는 메모리 셀로의 데이터 기입 동작시의 스크램블처리를 도시하기 위한 개념도,

도면의 주요 부분에 대한 부호의 설명

100 ; 메모리 셀 어레이 102 ; 행 디코더

104 ; 열 디코더 110 ; 어드레스 신호 입력단자

120 ; 테스트 모드 설정회로 122 ; 내부 행 어드레스 발생회로

124 ; 연산회로 126 ; 어드레스 전환회로

128 ; 링 발진기 130 ; 카운터 회로

132 ; 내부 RAS 발생회로 134 ; 내부 CAS 발생회로

136 ; 내부/WE 발생회로 160 ; 외부 데이터 입력단자

162 ; 데이터 입력버퍼 164 ; 라이트 드라이버회로

172 ; 입력 제어회로 174 ; 데이터 출력회로

176 ; 데이터 스크램블 회로 178 ; 전환 스위치

1000 , 2000 ; 반도체 기억장치

청구항 1에 기재된 반도체 기억장치는, 복수의 비트선쌍과, 상기 복수의 비트선쌍에 교차하는 워드선과, 상기 비트선쌍과 워드선의 교점에 대응하여 행렬 형상으로 배치되어, 각각이 2치 데이터의 어느 하나를 유지하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 외부로부터의 지시에 응답해서, 제 1 동작 모드 신호를 활성화하는 동작 모드 설정수단과, 상기 제 1 동작 모드 신호의 활성화에 응답해서, 상기 메모리 셀을 물리 어드레스에 대응하여 순차적으로 선택하는 내부 어드레스를 순회하도록 출력하는 내부 어드레스 발생수단과, 상기 내부 어드레스 신호에 응답해서 대응하는 메모리셀을 선택하여, 데이터의 기입을 실행하는 메모리 셀 선택수단과, 상기 복수의 비트선쌍, 복수의 워드선 및 복수의 메모리셀의 배열에 따라, 상기 내부 어드레스 신호에 의해 순차적으로 선택되는 메모리 셀에 대하여, 체커 패턴 형상으로 상기 2치 데이터가 기입되도록 상기 메모리 셀 선택수단에 내부 기입 데이터를 출력하는 내부 데이터 발생수단을 포함한다.

청구항 2에 기재된 반도체 기억장치는, 청구항 1에 기재된 반도체 기억장치의 구성에 있어서, 내부 어드레스 발생수단은 상기 제 1 동작 모드 신호의 활성화에 응답해서, 상기 메모리 셀 어레이의 행을 물리 어드레스에 대응하게 순차적으로 선택하는 내부 행 어드레스 신호를 출력하는 내부 행 어드레스 발생수단과, 상기 내부 행 어드레스 발생수단에 의한 행 선택이 일순(一巡)할 때마다, 순차적으로 선택하는 내부 열 어드레스를 갱신한 내부 열 어드레스 신호를 출력하는 내부 열 어드레스 발생수단을 포함하며, 상기 메모리 셀 선택수단은, 상기 내부 행 어드레스 신호에 응답해서, 대응하는 워드선을 선택하는 행 선택 수단과 상기 내부 열 어드레스 신호에 응답해서 대응하는 비트선 쌍을 선택하여, 데이터의 기입을 실행하는 열 선택 수단을 포함한다.

청구항 3에 기재된 반도체 기억장치는, 청구항 2에 기재된 반도체 기억장치의 구성에 있어서, 선택된 메모리 셀의 기억 정보에 응답해서, 대응하는 비트선 쌍의 전위를 상보적으로 구동하는 복수의 감지 증폭 수단을 더 포함하며, 상기 내부 행 어드레스 발생 수단은, 내부 클록 발생수단과, 상기 내부 클록 발생 수단의 출력에 응답해서, 내부 행 어드레스 신호를 순회하도록 출력하는 행 어드레스 카운트 수단을 포함하며, 상기 동작 모드 설정 수단은, 외부로부터의 지시에 응답해서, 상기 제 1 동작모드 신호 및 제 2 동작모드 신호 중 어느 하나를 활성화하고, 상기 제 1 동작모드 신호의 활성화에 응답해서, 상기 행 선택수단 및 열 선택수단에 의해 선택되는 메모리 셀에 대하여, 상기 내부 데이터 발생회로의 출력이 기입되고, 상기 제 2 동작모드 신호의 활성화에 응답해서 상기 열 선택수단은 불활성화하고 상기 행 선택수단은 상기 내부 행어드레스신호에 응답해서 대응하는 워드선을 선택하며, 상기 감지 증폭 수단은 선택된 상기 워드선에 접속하는 복수의 메모리 셀에 기억 정보의 재기입을 실행한다.

청구항 4에 기재된 반도체 기억장치는, 청구항 3에 기재된 반도체 기억장치의 구성에 있어서의 내부 클록 발생수단이, 상기 제 2 동작 모드신호의 활성화시보다도, 상기 제 1 동작모드신호의 활성화시에 출력하는 내부 클록 신호 주기를 짧게 하는 분주 수단을 더 포함한다.

청구항 5에 기재된 반도체 기억장치는, 청구항 1에 기재된 반도체 기억장치의 구성에 있어서, 상기 외부로부터의 지시를 전압 신호로서 받는 테스트 단자와, 상기 테스트 단자에 부여되는 전위를 상기 반도체 기억장치에 전원 전압으로서 공급하는 전원 전위 공급수단을 더 포함하며, 상기 동작 모드 설정 수단은, 상기 테스트 단자에 부여되는 전위에 응답해서, 상기 제 1 동작 모드신호를 활성화한다.

청구항 6에 기재된 반도체 기억장치는, 형성된 반도체 기판으로부터 칩으로서 분리되는 반도체 기억장치에 있어서, 상기 칩표면의 최외주부(最外周部)에 존재하는, 분리가공할 때의 가공 여유 영역과, 상기 가공 여유 영역에 둘러싸이는 칩 표면의 내부 영역에 배치되어, 외부에서 전원 전위가 공급되는 전원 단자와, 상기 전원 단자로부터 상기 가공 여유 영역까지 연장되는 배선을 포함한다.

이하, 본 발명을 도면을 참조로 하여 설명한다.

(실시예1)

도 1은, 본 발명의 실시예1의 반도체 기억장치(1000)의 구성을 도시하는 개략적인 블록도이다.

도 1을 참조하면, 반도체 기억장치(1000)는, 외부제어신호 EXT. /WE, EXT. /RAS, 및 EXT. /CAS를 받아, 각종 내부 제어 신호를 발생하는 콘트롤 회로(118)와, 메모리 셀이 행렬 형상으로 배열되는 메모리 셀 어레이(100)와, 콘트롤 회로(118)의 제어하에, 리프레쉬 동작시 또는 번인 테스트 동작시에 선택되는 행을 지정하는 내부 행 어드레스 신호를 발생하는 내부 행 어드레스 발생회로(122)와, 내부 행 어드레스 발생회로(122)의 출력을 받아, 연산 ψ를 실행하여 출력하는 연산 회로(124)와, 콘트롤 회로(118)의 제어하에, 어드레스 신호 입력 단자(110)를 통해 주어지는 외부 어드레스 신호 A0∼Ai와, 내부 행 어드레스 발생회로(122)의 출력 및 연산 회로(124)의 출력을 받아, 통상 동작시에서는, 어드레스 신호 입력 단자(110)에 주어진 어드레스 신호를 신호 SBT에 의해, 번인 모드가 지정되어 있는 경우에는 연산 회로(124)로부터의 출력을, 콘트롤 회로(118)로부터 출력되는 셀프 리프레쉬 모드 지정신호 SRF가 활성화하고 있는 기간은 내부 행 어드레스 발생회로(122)로부터 출력되는 신호를, 각각 전환하여 행 디코더(102)에 부여하는 어드레스 전환 회로(126)를 포함한다.

반도체 기억장치(1000)는, 또, 번인 모드가 지정되어 있는 경우, 또는 셀프 리프레쉬 모드가 지정되어 있는 경우에는, 소정의 주파수의 내부 클록 int.CLK을 출력하는 링 발진기(128)와, 내부 클록 int.CLK을 받아 소정수의 주기를 카운트하는 카운터(130)와, 카운터(130)의 출력 및 외부로부터의 행 어드레스 스트로브 신호 EXT.RAS를 받고, 통상 동작에 있어서는 신호 EXT./RAS에 따른 내부 행 어드레스 스트로브신호 int./RAS를, 번인 테스트 모드 또는 셀프 리프레쉬 모드가 지정되어 있는 경우에는, 카운터(130)으로부터의 출력에 따른 신호 int./RAS를 출력하는 내부 RAS 발생회로(132)와, 외부에서 주어지는 EXT.CAS 및 카운터(130)으로부터의 출력을 받고, 통상 동작시에는, 신호 EXT./CAS에 따른 내부 열 어드레스 스트로브 신호 int./CAS를, 번인 모드가 지정되어 있는 경우에는, 카운터(130)으로부터의 출력에 따른 신호 int./CAS를 출력하는 내부 CAS 발생회로(134)와, 외부로부터의 라이트 인에이블 신호 EXT./WE를 받아, 기입 동작을 활성으로 하는 내부 라이트 인에이블 신호 int./WE를 출력하는 내부 /WE 발생회로(136)와, 콘트롤 회로(118)의 제어하에 활성화되어, 어드레스 전환회로(126)로부터 주어지는 행 어드레스 신호를 디코드하여 메모리 셀 어레이(100)의 행을 선택하는 행 디코더(102)를 포함한다.

여기서, 신호 EXT./WE는 데이터 기입을 지정하는 라이트 인에이블 신호이고, 신호/RAS는, 반도체 기억장치(1000)의 내부 동작을 개시시키고, 또한 내부 동작의 활성 시간을 결정하는 로우 어드레스 스트로브 신호이다.

이 신호 EXT./RAS의 활성화시, 행 디코더(102) 등의 메모리 셀 어레이(100)의 행을 선택하는 동작에 관련하는 회로는 활성 상태로 된다. 신호 EXT./CAS는 컬럼 어드레스 스트로브 신호이고, 메모리 셀 어레이(100)에 있어서의 열을 선택하는 회로를 활성 상태로 한다.

반도체 기억장치(1000)는 또, 콘트롤 회로(118)의 제어하에 활성화되고, 어드레스 전환회로(126)부터의 열 어드레스 신호를 디코드하여, 메모리 셀 어레이(100)의 열을 선택하는 열 선택신호를 발생하는 열 디코더(104)와, 콘트롤 회로(118)의 제어하에, 데이터 기입시에 있어 데이터 입력단자(160)에 주어진 외부 기입데이터 EXT.DQ를 받아 출력하는 입력 제어회로(172)를 포함한다. 입력 제어회로(172)는 신호 SBT가 활성 상태로서, 번인 모드가 지정되어 있는 기간은 불활성화한다.

반도체기억 장치(1000)는 또, 번인 모드가 지정되었을 때에 외부 기입 데이터를 출력하는 데이터 출력회로(174)와, 데이터 출력회로의 데이터에 대하여, 소정의 논리 연산을 행하는 데이터 스크램블러(data scrambler)(176)와, 입력 제어회로(172) 및 데이터 스크램블러(176)로부터의 출력을 받고, 번인 모드에 있어서는 데이터 스크램블러(176)로부터의 출력을, 통상 동작에 있어서는 입력 제어회로(172)로부터의 출력을 각각 전환하여 출력하는 전환 스위치(178)와, 전환 스위치(178)의 출력을 받아 버퍼처리하여 출력하는 데이터 입력버퍼(162)와, 데이터 입력버퍼(162)의 출력을 받고, 신호 int./WE에 응답해서 활성화되어 내부 기입 데이터를 메모리 셀 어레이(100)에 대하여 출력하는 라이트 드라이버(164)를 포함한다.

또, 반도체 기억장치(1000)에는, 외부에서 외부 전원전압 ext.Vcc 및 접지전위 GND가 주어지고 있다.

또한, 도 35에 있어서 설명한 바와 같이, 메모리 셀 어레이(100)에 대해서는, 주어진 어드레스 신호는 논리연산/ψ가 행하여진 것과 등가이고, 기입 데이터에 대해서는 논리연산/η이 행하여진 것과 등가인 구성으로 되어있는 것으로 한다.

따라서, 번인 테스트 모드가 지정되어 있을 때에, 내부 행 어드레스 발생회로(122)로부터 출력되는 내부 행 어드레스 신호에 대하여, 연산회로(124)에 있어서 논리연산ψ가 행하여진 데이터에 따라서 메모리 셀의 선택이 행하여지는 경우, 메모리 셀 어레이(100)에 있어서는, 내부 행 어드레스 발생회로에서 발생한 어드레스를 물리 어드레스로 하는 메모리 셀이 선택되는 것으로 된다.

한편, 데이터 스크램블러(176)에 있어서는, 기입을 하는 데이터의 패턴에 따라 데이터 출력회로(174)의 출력에 대한 논리연산을 행하고 있기 때문에, 메모리 셀 어레이(100)에 대한 데이터 기입이 행하여질 때에, 논리연산/η가 행하여진 뒤에, 원하는 데이터 패턴, 예를 들면 체커 패턴을 메모리 셀 어레이의 물리 어드레스에 대응하여 기입하는 것이 가능하다.

도 2는 도 1에 도시한 링 발진기(128) 및 카운터(130)의 구성을 도시하는 개략적인 블록도이다.

링 발진기(128)는 후술하는 바와 같이, 신호 SBT 또는 신호 SRF의 활성화에 응답해서 활성화되어 소정의 내부 클록신호 int.CLK을 출력한다.

카운터(130)는 서로 직렬로 접속되어 링 발진기(128)로부터 출력을 받고, 순차적으로 행 어드레스 신호를 출력하는 2 비트 카운터(1300.1)∼(1300.n+1)를 포함한다. (1300.1)는 링 발진회로(128)로부터의 출력을, 신호 SBT 또는 신호 SRF의 활성화에 응답해서 도통 상태로 되는 트랜지스터(200)를 통해 받고, 신호 RA0를 내부 RAS 발생회로(132)에 준다. 2 비트 카운터(1300.1)에 접속하는 2 비트 카운터(1300.2)는 신호 RA1를 내부 RAS 발생회로(132)에 준다. 이하, 마찬가지로 하여, 2 비트 카운터(1300.n)는 신호 RAn을 출력한다.

또, 2 비트 카운터(1300.n+1)는 캐리 신호 RAP를 출력한다. 카운터(130)는 또 캐리신호 RAP를 받고, 신호 SBT의 활성화시에는 캐리신호 RAP를 또 다음단의 2 비트 카운터(1302.0)로 출력하는 전환 스위치(202)를 포함한다.

카운터 회로(130)는 또, 서로 직렬로 접속되는 2 비트 카운터(1302.0)∼(1302.m+1)를 포함한다. 2 비트 카운터(1302.0)로부터는 열어드레스신호 CA0가, 그것에 직렬로 접속하는 2 비트 카운터(1302.2)로부터는 열 어드레스 신호 CA1가 각각 출력된다. 이하, 마찬가지로 하여, 2 비트 카운터(1300.m)에서는 열 어드레스 신호 CAm이 출력된다.

또, 2 비트 카운터(1300.m+1)는 캐리신호 CAP를 출력한다.

따라서, 카운터 회로(130)로부터는, 셀프 번인 테스트 모드가 지정되어 있지 않은 경우, 행 어드레스 RA0∼RAn이 링 발진기(128)로부터의 출력에 따라 순차적으로 카운트 업(count up)되면서 출력된다.

한편, 번인 모드가 지정되어 있는 경우는, 행 어드레스가 순차적으로 카운트 업되어, 모든 워드선이 선택된 후에, 열 어드레스가 1만큼 증가하는 구성으로 되어 있다.

이러한 구성으로 하는 것에 의해, 번인 모드에 있어서는, 모든 메모리 셀을 순차적으로 선택하는 구성으로 하는 것이 가능하다. 이 때, 행의 선택이 일순(一巡)하는 기간 동안은 열 어드레스는 고정되어 있다.

도 3은 도 2에 도시한 2 비트 카운터(1300.0)∼(1300.n+1) 또는 (1302.0∼(1302.m+1)의 구성을 도시하는 회로도이다.

2 비트 카운터는 신호 Qn-1를 입력으로서 받아, 신호 Qn-1가 2주기 변화할 때마다, 출력신호 Qn의 레벨을 반전시킨다. 기본적으로는, 2개의 래치회로(302) 및 (300)이 직렬로 접속되고, 입력신호 Qn-1에 응답해서, 초단의 래치회로(302) 및 다음 단의 래치회로(300)의 상태가 순차적으로 반전하는 것에 의해, 대응하는 출력신호 Qn이 출력된다.

이러한 2 비트 카운터의 구성은 주지된 것이기 때문에, 그 구성 및 동작에 관해서의 설명은 생략한다.

도 4는 도 2에 도시한 링 발진기의 구성의 일례를 도시하는 회로도이다.

링 발진기(128)는 신호 SBT 및 신호 SRF의 논리합을 한쪽의 입력으로서 받는 NAND 회로(1282)와, NAND 회로(1282)의 출력을 받는, 서로 직렬로 접속된 인버터(1284)∼(1290)를 포함한다. (1290)의 출력이 내부 클록신호 int.CLK에 상당한다. 한편, 인버터(1290)의 출력은, NAND 회로(1282)의 다른쪽의 입력 노드와 접속하고 있다.

따라서, 도 4에 도시한 바와 같은 구성에서는, 신호 SBT의 활성화에 응답해서 내부 클록신호 int.CLK이 출력되는 것으로 된다.

또, 내부 클록신호 int.CLK의 주기를 소정의 값으로 하기 때문에, 인버터의 단수를 증감하는 것이 가능하다.

도 5는 도 2에 도시한 링 발진기(128)의 다른 구성예를 도시하는 개략적인 블록도이다.

도 4에 도시한 링 발진기의 구성과 다른 점은, 인버터 회로(1290)의 출력을 받아 분주하는 분주기(1292)와, 인버터(1290)의 출력 및 분주기(1292)의 출력을 받아, 신호 SBT가 활성으로서 번인 모드가 지정되어 있는 경우에는 분주기(1292)의 출력을, 신호 SRAF가 활성으로서 셀프 리프레쉬 모드가 지정되어 있는 경우는 인버터(1290)의 출력을 그대로 출력하는 전환 회로(1294)를 포함하는 구성으로 되어 있는 것이다.

따라서, 도 5에 도시한 바와 같은 링 발진기의 구성에서는, 번인 모드 테스트 기간중의 편이 보다 고속으로 내부 어드레스가 변화하는 것으로 된다.

요컨대, 번인 테스트 기간 중은, 고속으로 변화하는 어드레스 신호에 응답해서 메모리 셀 어레이(100)내의 메모리 셀이 선택되어, 데이터 출력회로(174)로부터 출력된 데이터가 대응하는 메로리 셀에 기입된다. 한편, 셀프 리프레쉬 모드에 있어서는, 메모리 셀 어레이(100)의 각 행이 인버터(1290)로부터 출력되는 발진 주파수에 응답해서 순차적으로 선택되어, 메모리 셀 어레이(100)에 대한 리프레쉬 동작이 행하여진다.

도 6은 행 디코더(102)에 있어서, 외부에서 주어지는 어드레스 신호에 응답해서, 메모리 셀 어레이를 실제로 선택하는 어드레스 신호를 생성하는 연산/ψ를 실행하는 논리 연산회로의 구성을 도시하는 회로도이다. 도 6에 있어서는, 어드레스를 재조합하는 것이 발생하는 하위 3비트에 관해서만 나타내고 있다. 즉, 주어진 어드레스 신호중 하위로부터 2비트번째의 신호 AlR 및 하위로부터 3비트번째의 신호 A2R를 받는 배타적 논리합 회로(142)의 출력이 메모리 셀의 선택을 실행하는 어드레스 RA1로서 출력된다. 신호 RA1와 외부에서 주어지는 어드레스 신호 AOR를 받는 배타적 논리합 회로(140)의 출력이 신호 RA0로서 출력되는 것으로 된다.

도 7은 이러한 하위 3비트의 어드레스 신호를 재조합하는 모양을 도시하는 대응도이다.

도 7에 도시한 바와 같이, 연산/ψ에 의해 데이터 0, 1, 2, 3, 4, 5, 6, 7은 0, 1, 3, 2, 7, 6, 4, 5로 치환된다.

도 8은 도 6에 도시한 논리 연산/ψ의 역연산인 ψ를 실행하는 회로를 도시하는 회로도이다. 입력신호의 최하위 비트의 신호 RA0 및 하위로부터 2비트번째의 신호 RA1를 받는 배타적 논리합 회로(310)의 출력이 신호 AOR으로서 출력된다. 한편, RA2 및 신호 RA1를 받는 배타적 논리합 회로(312)의 출력이 신호 AlR로서 출력된다.

도 9는 도 8에 도시한 논리연산ψ의 입력 및 출력의 대응관계를 도시하는 대응도이다.

논리연산ψ에 의해, 입력데이터 0, 1, 2, 3, 4, 5, 6, 7은 각각 0, 1, 3, 2, 6, 7, 5, 4로 치환된다.

도 9에 도시한 바와 같은 논리연산ψ를 도 1에 도시한 연산회로(124)가 실행하여 출력하는 것으로 된다. 또, 도 9에 있어서는, 논리연산/ψ에 있어서, 치환이 행하여지는 것이 어드레스 신호의 하위 3비트만이기 때문에, 그것에 대한 역연산도 하위 3비트에 대해서만 보이고 있다.

도 1에 도시한 바와 같이, 셀프 번인 테스트 모드에 있어서는, 연산회로(124)로부터의 출력이 어드레스 전환회로(126)로부터 행 디코더(102)에 대하여 주어지기 때문에, 메모리 셀의 선택에 대하여 등가적으로 연산/ψ가 실행되는 것으로 된다. 따라서, 내부 행 어드레스 발생회로(122)로부터 보면, 출력한 어드레스 신호에, 연산회로(124)에 있어서 논리연산ψ가 행하여진 후에, 실제의 메모리 셀의 선택 동작에 있어서 논리연산ψ의 역연산인 /ψ가 행하여져 메모리 셀의 선택이 행하여지는 것으로 된다. 따라서, 내부 행 어드레스 발생회로(122)로부터 출력된 어드레스가, 메모리 셀 어레이(100)에서 선택되는 메모리 셀의 물리 어드레스와 일치하는 것으로 된다.

도 10은 메모리 셀 어레이에 대한 데이터 기입시에, 실효적으로 외부에서 주어진 기입 데이터 Din에 대하여 행하여지는 데이터 스크램블 처리에 대응하는 논리연산/η에 대응하는 논리회로의 구성을 도시한다. 즉, 기입 데이터 Din에 대하여, 어드레스 신호 AOR와의 배타적 논리합 연산을 행한 결과가, 메모리셀에 대하여 기입되는 데이터 Dce11로 된다.

도 11은 도 10에 도시한 /η 논리 연산회로의 동작을 설명하는 도면이다. 즉, 행 어드레스의 최하위 비트 AOR가 0인 경우는, 외부에서 부여되는 기입 데이터 Din과 메모리 셀에 기입되는 데이터 Dcel1는 일치한다.

한편, 행 어드레스 신호의 최하위 비트의 AOR가 1인 경우는, 외부에서 부여되는 기입 데이터 Din에 대하여, 메모리 셀에 기입되는 데이터 Dcel1는 반전한 데이터로 되어 있다.

도 11은 도 10에 도시한 논리연산/η의 반전논리연산η을 실행하는 회로를 도시한 도면이다.

즉, 행 어드레스 신호의 최하위 비트의 신호 AOR와 메모리 셀로의 기입 데이터 Dcel1와의 배타적 논리합 연산결과가, 외부에서 부여되는 기입 데이터 Din에 대응한다.

도 13은 도 12에 도시한 논리연산회로η의 동작을 설명하는 도면이다. 신호 AOR가 1인 경우는 신호 Dcel1가 반전된 신호가 신호 Din으로 되기 때문에, 도 11과 대비하는 것에 의해, 도 12의 회로동작이 논리연산/η의 반전논리연산으로 되어있는 것을 알 수 있다.

도 14는 도 32에 도시한 바와 같은 체커 패턴을 메모리 셀에 기입하는 경우에, 외부로부터 부어되어야 할 기입 데이터를 도시한 도면이다. 즉, 도 14에 있어서는, 홀수번째의 워드선에 접속되는 메모리셀에 대하여 “L"레벨의 데이터 Dcel1를, 홀수번째의 워드선에 접속되는 메모리셀에 대하여 “H"레벨의 데이터 Dcel1를 각각 기입하는 경우에 관해서 나타내고 있다. 도 12에 있어서 설명한 바와 같이, 신호 Dce11에 대하여 논리연산η를 실행한 결과가, 외부데이터로서 기입되야할 데이터 Din으로 된다. 도 13를 참조하면, 이러한 논리연산을 Dcel1에 대하여 실행하면, 기입 데이터 Din으로서는, 모든 워드선에 접속되는 메모리 셀에 대하여 “L"레벨 고정으로도 무방한 것을 알 수 있다.

도 15는 도 14의 경우와는 반대로, 짝수번째의 워드선에 접속되는 메모리 셀에 대하여 “H"레벨의 데이터 Dce11을, 홀수번째의 워드선에 접속되는 메모리 셀에 대하여 "L"레벨의 데이터 Dcel1를 기입하는 경우에 관해서의, 데이터 Dcel1와 데이터 Din과의 대응을 도시한 도면이다.

도 14에 있어서와 마찬가지로, 데이터 Dcel1에 대하여 논리연산η을 실행하면, 기입 데이터 Din으로서는 “H"레벨 고정으로도 무방한 것을 알 수 있다.

요컨대, 도 32에 도시한 바와 같은 체커 패턴을 메모리 셀에 대하여 기입하기 위해서는, 각 열마다 기입 데이터를 번갈아 “H"레벨 고정으로 하던가, “L"레벨 고정으로 하면 무방한 것으로 된다.

또, 이상 설명한 바와 같은 논리연산ψ 또는 η는 메모리 셀 어레이에 있어서의 메모리 셀, 워드선 및 비트선 쌍의 배치 방법에 따라 변화한다.

따라서, 도 32에 도시한 바와 같은 체커 패턴을 메모리 셀에 기입하는 경우에 기입 데이터로서 부여하는 데이터의 레벨은, 각 반도체 기억장치의 구성에 따라 변화시킬 필요가 있다.

도 16은 도 1에 도시한 입력 제어회로(172), 데이터 출력회로(174), 데이터 스크램블러(176) 및 전환 회로(178)의 구성을 도시하는 개략적인 블록도이다.

입력 제어회로(172)는, 외부로부터 부여되는 기입 데이터 Din을 한쪽의 입력으로 신호 SBT를 인버터(1722)에 의해 반전한 신호를 다른쪽의 입력으로서 받는 NAND 회로(1724)와, NAND 회로(1724)의 출력을 반전하여 출력하는 인버터(1726)을 포함한다.

따라서, 신호 SBT가 불활성인 기간은, NAND 게이트(1724)는 닫힌 상태이다.

한편, 데이터 출력회로(174)는 카운터 회로(130)로부터 출력되는 행 어드레스 신호의 최상위 비트의 RAn을 받는 2 비트 카운터(1742)를 포함한다.

데이터 스크램블러 회로(176)는 2 비트 카운터(1742)의 출력 신호 ZAQ0와 행 어드레스 신호의 최하위 비트 AOR를 받는 배타적 논리합 회로(1762)를 포함한다. 전환 스위치(178)는, 신호 SBT의 활성화(“H"로의 변화)에 응답해서, 라이트 드라이버 회로(182)와 인버터 회로(1726)의 접속을 차단상태로 하는 p 채널 MOS 트랜지스터(1782)와, 신호 SBT의 활성화에 응답해서 데이터 스크램블러(176)의 출력과 라이트 드라이버 회로(182)를 도통상태로 하는 n 채널 MOS 트랜지스터(1784)를 포함한다.

따라서, 신호 SBT가 불활성인 기간은, 외부에서 부여된 기입 데이터 Din이 라이트 드라이버 회로(182)에 부여된다. 이것에 대하여, 신호 SBT가 활성인 기간은 데이터 출력회로(174)부터의 데이터가 라이트 드라이버 회로(182)에 부여되는 구성으로 되어있다.

도 17은 도 16에 도시한 2 비트 카운터(1742)의 구성을 도시하는 개략적인 블록도이다.

도 17에 도시하는 2 비트 카운터도, 기본적으로는 초단의 래치회로(1744)와 다음단의 래치회로(1746)이 직렬로 접속된 구성으로 되어있다. 이 2 비트 카운터회로는 신호 RAn의 변화를 카운트하는 구성으로 되어 있는 것, 및 신호 SBT의 활성화(그 반전신호인 신호/SBT가 “L"레벨로 된다)구성으로 되어있는 것 이외에는, 주지된 구성이기 때문에, 그 구성의 설명 및 동작의 설명에 대해서는 생략한다.

제 1 래치회로(1744)로부터 출력되는 신호 ZAQ0가 데이터 출력회로(174)로부터 데이터 스크램블러(176)에 대하여 출력된다.

도 18은 도 17에 도시한 2 비트 카운터의 동작을 설명하는 타이밍도이다.

시각 t1에 있어서, 신호/SBT가 “L"레벨(신호 SBT가 활성화한 것에 대응, 즉, 번인모드로 들어 간 것에 대응한다)에 응답해서, 래치회로(1744) 및 래치회로(1746)가 활성화하여 래치회로(1744)의 출력신호 AQ0 및 신호 ZAQ0가 각각 상태를 반전시킨다. 즉, 신호 AQ0는“L"레벨로부터 "H"레벨로, 신호 ZAQ0는“H"레벨로부터 “L"레벨로 변화한다.

한편, 번인모드에 들어간 것에 의해, 카운터(130)로부터 행 어드레스 신호 RA0∼RAn이 순차적으로 활성화되어 출력된다. 도 2에 도시한 카운터 회로에서, 모든 행 선택은 종료하고, 캐리 신호 RAP가 활성("H"레벨)로 되는것에 응답해서, 시각 t2에 있어서 신호 Q0의 레벨이 반전한다. 또, 시각 t2로부터 소정시각 경과후에, 신호 RAP가 다시 불활성 상태("L"레벨)로 되는것에 응답해서, 신호 AQ0 및 ZAQ0의 레벨이 반전한다. 따라서, 신호 ZAQ0의 레벨은 번인 테스트 모드에 있어서, 모든 행에 대한 선택동작이 일순할 때마다 반전하는 것으로 된다.

모든 행에 대한 선택동작이 일순하는 기간은 열 어드레스가 고정되어 있기 때문에, 예를 들면, 시각 t1 ∼ 시각 t2의 기간에 있어서, 데이터 출력회로에서는 “L"레벨의 데이터가 출력되는 것에 의해, 도 14에 도시한 바와 같이, 메모리 셀에 기입되는 Dcel1는 "L"레벨과 "H"레벨을 교대로 반복하는 것으로 된다.

행 선택동작이 일순한 뒤, 다시 최초의 행으로부터의 선택동작이 시작될 때에는, 도 2에 있어서 설명한 바와 같이 열 어드레스는 1개 증가하고 있다. 한편, 도 18에 있어서 설명한 바와 같이, 기입신호 Din은 그 레벨을 반전하여 “H"레벨로 되어 있다.

따라서, 도 15에 있어서 설명한 바와같이, 최초의 1열째와는 반전한 데이터가 2열째의 메모리 셀에 대하여 순차적으로 기입된다.

이상과 같이 하여, 도 32에 도시한 바와 같은 체커 패턴을 메모리 셀에 기입하는 것이 가능해진다.

도 19는 번인모드에 있어서의 반도체 기억장치(1000)의 동작을 설명하는 타이밍도이다.

시각 t1에 있어서, 번인모드 지정신호 SBT가 활성상태(“H"레벨)로 되는 것에 따라서, 도 18에 있어서 설명한 바와 같이, 데이터 출력회로(174)의 출력레벨은 시각 t2에 있어서 "L"레벨로 변화한다. 한편, 링 발진기(228)이 발진동작을 개시하고, 내부 클록신호 int.CLK을 받아 카운터(130)가 카운트 동작을 행한다. 내부 행 어드레스 발생회로(122)로부터는, 카운터 회로(130)로부터의 출력에 응답해서, 우선 제 0 번째의 행을 선택하는 행 어드레스 신호가 출력된다. 한편, 카운터(130)으로부터 출력되는 열 어드레스 신호는 제 0 번째의 열에 대응하는 것으로 되어 있다.

상술한 바와 같이, 열 어드레스는 모든 행에 대한 선택동작이 일순할 때까지, 이 CA = 0의 상태를 유지하는 것으로 된다.

한편, 내부 행 어드레스 발생회로(122)로부터는 소정의 시간주기, 예를 들면 1㎲로 변화하는 내부/RAS 신호가 출력된다. 시각 t3에 있어서, 내부/RAS 신호가 활성상태("L"레벨)로 되는 것에 따라서, 대응하는 행의 워드선 WL0이 선택상태("H"레벨)로 된다. 한편, 시각 t2에 있어서의 내부/RAS 신호의 활성화에 따라서, 내부 CAS 발생회로(134)로부터 출력되는 내부/CAS 신호도 활성상태(“L"레벨)로 변화한다. 한편, 열 어드레스 CA = 0를 선택하는 열 선택신호 CSL도 활성상태("H"레벨)로 되어, 대응하는 열에 접속하는 메모리 셀에 대하여 데이터 출력회로(174)로부터의 출력 데이터의 기입이 행하여진다.

시각 t4에 있어서, 내부 /RAS가 불활성 상태(“H"레벨)로 되는 것에 따라서, 내부/CAS 신호가 불활성 상태(“H"레벨)로 변화한다. 한편, 이 시각 t4에 있어서의 내부/RAS 신호의 상승 에지에 따라, 즉 링 발진기(128)로부터 출력되는 내부 클록신호 int.CLK의 상승에 응답해서, 카운터(130)로부터 출력되는 행 어드레스 신호가 1만큼 증가한다. 내부 /RAS의 불활성화에 따라 워드선 WL0은 비선택상태로 되고, 열 선택신호 CSL도 불활성으로 된다.

이하 마찬가지로 하여, 내부/RAS 신호의 활성화("L"레벨의 변화)에 따라서, 대응하는 워드선 WL의 선택이 행하여져, 대응하는 열(도 19에 도시한 범위에서는 열 어드레스 CA=0)을 선택하는 열 선택신호 CSL이 활성화한다.

도 18에 있어서 설명한 바와 같이, 모든 행에 대한 선택동작이 일순할 때까지는, 데이터 출력회로(174)로부터의 출력 데이터는 “L"레벨을 유지한다.

번인 테스트 모드에 있어서는, 외부로부터의 지시에 응답해서, 반도체 기억장치(1000)내에서 발생한 내부 어드레스에 대응하는 메모리 셀에 대하여, 데이터 출력회로(174)로부터 출력되는 데이터가 순차적으로 기록되어, 도 32에 도시한 바와 같은 체커 패턴의 기입이 행하여진다.

따라서, 외부로부터 반도체 기억장치(1000)에 대해서는, 외부 전원전위 ext.Vcc와 접지전위 GND와 테스트 모드신호 TS의 3개를 부여하는 것만에 의해, 번인 테스트동작을 실행시키는 것이 가능해진다.

도 20은 도 1에 도시한 테스트 모드 설정회로(120)의 구성의 일부를 도시하는 회로도이다.

도 20에 도시한 바와 같이, 테스트 모드 신호 입력단자로부터 서로 직렬로 접속하여 각각이 다이오드 접속된 n 채널 MOS트랜지스터가 n개 마련된다. 테스트 모드 입력단자에 대하여 이하의 관계가 만족되는 경우에, n 개로 직렬접속한 최종단의 n 채널 MOS 트랜지스터(1206)의 소스 전위가 전원전위 Vcc 이상으로 된다.

VTS> Vcc+ n×Vth

여기서, VTS는 테스트 모드신호 입력단자에 주어지는 신호전압이다.

직렬 접속된 n 채널 MOS 트랜지스터의 최종단의 트랜지스터(1206)의 소스 전위를 신호 SBT로서 사용하는 것에 의해, 예를 들면 테스트 신호 입력단자를 다른 신호의 입력 단자와 공용하는 구성으로 하는 것도 가능하다.

이상 설명한 바와 같이, 실시예1의 반도체 기억장치(1000)에서는 외부로부터 외부 전원전위 ext.Vcc, 접지전위 GND 및 테스트 모드 지정신호 TS만을 부여하는 것만에 의해, 메모리 셀 어레이에 대하여 체커 패턴을 기입하는 번인 테스트를 하는 것이 가능하다.

따라서, 번인 테스트를 하는 경우에, 테스터의 측에서 소프트웨어적으로 스크램블 처리를 고려한 어드레스 신호의 발생 및 기입 데이터의 발생을 실행할 필요가 없어진다.

요컨대, 고속이고 또한 용이하게 반도체 기억장치(1000)의 번인 테스트를 하는 것이 가능하다.

또, 외부로부터 주어지는 신호가 3개로 하여도 무방하기 때문에, 예를 들면, 웨이퍼 상태에 있어서도, 각 칩마다 필요하게 되는 프로브침의 갯수는 3개로 해도 무방하며, 웨이퍼 상태에 있어서 번인 테스트를 하는 것도 가능하다.

(실시예2)

도 21은 본 발명의 실시예2의 테스트 모드 설정회로(121)의 구성을 도시하는 회로도이다.

실시예1의 반도체 기억장치(1000)의 구성과 다른 점은 외부 전원전위 입력단자 이외에, 테스트 모드신호 입력 단자를 거쳐서도, 전원전위를 내부회로에 공급하는 것이 가능한 구성으로 하고 있는 점이다.

테스트 모드 설정회로(121)는 테스트 모드신호 입력단자와 접지전위 GND와의 사이에 접속하는 고저항 소자 R1와, 테스트 모드 입력단자와 접지전위와의 사이에 마련되는 다이오드 접속된 트랜지스터 TD와, 테스트 모드신호 입력단자와 전원공급선과의 사이에 접속되는 다이오드 D1를 포함한다.

테스트 모드신호 입력단자에 외부전원전위 ext.Vcc 이상의 전위를 부여하는 것에 의해, 신호 SBT는 활성상태의 "H"레벨로 되어, 반도체 기억장치(1000)의 내부회로에 전원전위를 공급하는 전원공급선에는, 테스트 모드신호입력단자를 통해 이 단자에 주어진 전위보다도 다이오드 D1의 상승 전압만큼 강하한 내부전원전위 int.Vcc가 공급된다.

그 밖의 점은 도 1에 도시한 반도체 기억장치(1000)의 구성과 같다.

이상과 같은 구성으로 하는 것에 의해, 번인 테스트를 할 때에 외부에서는 테스트 모드 신호 입력단자 및 접지전위 공급단자의 2개에 소정의 전위를 공급하는 것만으로 좋게 된다.

따라서, 번인 테스트시에 칩당 필요하게 되는 프로브침의 갯수를 더 삭감하는 것이 가능해진다.

도 22는, 상술한 바와 같은 각 칩에 관하여, 2개의 프로브침을 사용하는 경우의 프로브 카드를 프로브침의 방향으로 부터 본 평면도이고, 도 23은 프로브카드의 측면도이다.

도 22에 도시한 바와 같이, 프로브 카드는 웨이퍼 상에 배열된 칩위치에 대응하여, 접지전위를 공급하는 프로브침(도면중 검은 동그라미) 및 테스트모드신호입력단자에 전원전위를 공급하는 프로브침(도면중 흰 동그라미)을 칩마다 갖는 구성으로 되어있다.

마찬가지의 구성을 종래의 반도체 기억장치에 대하여 실행하기 위해서는, 예를 들면 전원 공급용의 프로브침, 접지전위 공급용의 프로브침, 접지전위 공급용의 프로브침, 테스트 모드 신호용의 프로브침, 어드레스 신호공급용의 프로브침, 신호 ext.RAS 등의 제어 신호를 공급하기 위한 프로브침 등이 필요하게 되어, 1칩당 필요하게 되는 프로브침의 갯수는 본 실시예의 경우에 비해 현저히 증가하여 버린다.

이상과 같은 구성으로 하는 것에 의해, 웨이퍼 상태에 있어서 번인 테스트를 하는 것이 가능해져, 병렬로 다수의 칩에 관해서 테스트를 할 수 있기 때문에, 테스트 시간의 단축 및 테스트 코스트의 삭감을 도모하는 것이 가능해진다.

더구나, 웨이퍼 상태로 번인 테스트를 실행하는 것에 의해, 불량칩에 대한 몰드화(mold 化)를 위한 코스트를 삭감하는 것도 가능해진다.

(실시예3)

도 24는 본 발명의 실시예3의 반도체 기억장치가 웨이퍼 상에 형성되어 있을 때의 구성을 도시하는 평면도이다.

도 24에 있어서는, 웨이퍼 내에 2차원적으로 배열된 각 반도체 기억장치 칩에 대하여, 이들 칩을 다이서(dicer)에 의해 분리 가공할 때의 여유영역(余裕領域)인 다이싱부(dicing部)에, 전원전위 및 접지전위를 공급하는 배선이 마련되는 구성으로 되어 있다.

즉, 실시예3의 반도체 기억 장치에있어서는, 웨이퍼 상태로서 칩분리되기 전에, 웨이퍼 표면 상의, 예를 들면 패시트(facet) 부분에 전원 공급용의 패드(400) 및 접지 전위 공급용의 패드(402)를 구비하는 구성으로 되어 있다. 전원전위 공급 패드로부터는 각 칩간에 존재하는 다이싱부를 통해 각 칩에 전원 전위를 공급하는 배선이 마련되고, 접지전위 공급패드(402)로부터는, 마찬가지로 다이싱부에 각 칩에 대하여 접지전위를 공급하기 위한 배선이 마련되어 있다.

도 25는 도 24에 도시한 평면도에 있어서, 점선의 원내를 확대한 부분 확대도이다.

전원전위 공급용패드(400)로부터 다이싱부를 경유하여, 각 칩에 대하여 전원전위를 공급하는 전원 전위 공급배선이 마련된다.

한편, 접지전위 공급용 패드(402)로부터는 다이싱부를 경유하여 각 칩에 접지전위를 공급하기 위한 접지전위 공급배선이 마련된다.

이러한 구성으로 하는 것에 의해, 웨이퍼상태에 있어서의 번인테스트에 있어서, 각 칩마다 전원전위 내지 접지전위를 공급할 필요가 없어진다.

실시예 1의 반도체 기억장치(1000)를 도 24에 도시한 바와 같이 웨이퍼상에 배치하고 있는 경우, 웨이퍼 상태에서의 번인 테스트를 행하기 위해서는, 프로브 카드에는 각 칩마다 테스트 모드 지정신호를 공급하는 프로브침이 1개씩 배치되는 구성으로 되어 있으면 좋다.

한편, 실시예 2에 있어서의 반도체 기억 장치를 도 24에 도시한 바와 같이 웨이퍼상에 배치하고 있는 경우는, 전원공급용 패드(400) 및 접지전위공급용 패드(402)로부터 각각 외부전원전위 및 접지전위를 공급하는 것만에 의해 번인 테스트를 웨이퍼 상태에서 실행하는 것이 가능해진다.

따라서, 이 경우에는 프로브침으로부터 신호를 칩에 공급하는 것은 불필요하게 된다.

이상과 같은 구성으로 하는 것에 의해, 웨이퍼 상태에 있어서도 용이하게 각 칩마다 번인 테스트를 하는 것이 가능해져, 테스트 시간의 단축 및 테스트 코스트의 삭감을 도모하는 것이 가능해진다.

도 26은 웨이퍼 상태에 있어서 도 25에 도시한 바와 같이 배치된 반도체 기억장치 칩을 다이서에 의해 분리 가공한 뒤의 칩의 구성을 도시하는 평면도이다.

칩의 주위에는, 칩의 분리 가공 후에도 잔존하고 있는 다이싱부(칩 분리 가공시의 가공여유영역)가 존재하고 있다. 도 25와 같은 구성으로 되어있는 것에 의해, 칩분리 후에도, 반도체 기억장치 칩에 있어서는 전원공급단자 내지 테스트모드 지정신호입력단자(412)로부터 다이싱부로 향하는 배선이 잔존하고 있어, 접지전위공급용단자(410)으로부터 다이싱부로 향하는 표면상에도 배선이 잔존하고 있는 것으로 된다.

도 27은 도 26에 도시한 AA′선에 따른 단면을 도시하는 단면도이다.

도 27에 있어서는, 테스트 모드지정신호 입력단자 내지 전원전압 입력단자는 2층째의 알루미늄 배선에 의해 형성되는 구성으로 되어 있는 것으로 한다. 2층째의 알루미늄 배선의 하층에는, 절연층을 통해 1층째의 알루미늄 배선이 존재하고 있어, 양자는 층간 절연막에 개구된 접속 구멍을 통해 접속되어 있다. 한편, 1층째의 알루미늄배선의 하층에는 층간 절연막을 통해 다른 폴리실리콘배선층 PS가 존재하고 있다. 이 폴리실리콘배선층 PS가 다이싱부에 도달하는 배선을 형성하고 있다.

물론, 이러한 다이싱부에 도달하는 배선을 알루미늄 배선에 의해서 형성하는 것도 가능하지만, 이와 같은 폴리실리콘배선으로 하는 것에 의해, 번인 테스트 등을 할 때의 칩의 내습성을 확보하는 것이 가능해진다.

따라서, 도 27에 도시한 바와 같은 반도체칩이 도 25에 도시한 바와 같이 배열되어 있는 경우는, 전원공급용패드(400)에 도달하는 배선은 이 폴리실리콘배선층에 의해 형성하는 것이 가능하다.

단, 폴리실리콘 배선부의 저항치가 문제로 되는 경우는, 예를 들면 전원전위 공급용 패드(400)나 접지전위 공급용 패드(402)를 웨이퍼의 여러 곳에 배치하는 것에 의해, 이들 각 패드로부터 반도체 기억장치 칩까지의 실효적인 거리를 저감하는 구성으로 하는 것도 가능하다.

청구항 1 및 2에 기재된 반도체 기억장치는 외부로부터의 지시에 응답해서, 메모리 셀에 체커 패턴 형상으로 2치 데이터가 기입되므로, 메모리 셀 어레이의 구성을 외부로부터 고려하는 일없이, 번인 테스트를 행할 수 있다. 따라서, 테스트 시간의 단축 및 테스트 코스트의 삭감을 도모하는 것이 가능해진다.

청구항 3에 기재된 반도체 기억장치는 셀프 리프레쉬 동작을 행하는 회로와, 외부로부터의 지시에 따라 메모리 셀에 체커 패턴을 기입하는 회로를 공용하는 구성으로 하였기 때문에, 칩 면적의 삭감을 도모하는 것이 가능하고, 제조 코스트의 저감을 도모하는 것이 가능하다.

청구항 4에 기재된 반도체 기억장치는 청구항 3에 기재된 반도체 기억장치의 구성에 있어서, 번인 테스트 기간중은 내부 클록신호주기가 단축되기 때문에, 보다 고속으로 번인 테스트를 하는 것이 가능해진다.

청구항 5에 기재된 반도체 기억장치는 동작모드의 설정 및 내부 회로로의 전원전위 공급을 동일한 테스트 단자로부터 행하는 구성으로 하였기 때문에, 번인 테스트시에 1칩당 필요한 프로브침의 수를 삭감하는 것이 가능하다.

따라서, 웨이퍼 상태에 있어서도 번인 테스트를 행하는 것이 가능하고, 병렬 테스트에 의해 테스트 코스트의 삭감을 도모하는 것이 가능하고, 불량 칩에 대한 조립 코스트의 삭감을 도모하는 것도 가능하다.

청구항 6에 기재된 반도체 기억장치는 칩 분리시의 가공여유영역(다이싱부)에 배치된 배선에 의해, 각 칩에 대하여 전원전위 및 접지전위를 공급하는 것이 가능하고, 번인 테스트 등에 있어서 칩당 필요한 프로브침의 수를 삭감하는 것이 가능하다. 따라서, 웨이퍼 상태에서 테스트를 하는 것이 용이하게 된다.

Claims (5)

1. 복수의 비트선 쌍과,

   상기 복수의 비트선 쌍에 교차하는 워드선과,

   상기 비트선 쌍과 워드선의 교점에 대응하여 행렬 형상으로 배치되어, 각각이 2치 데이터의 어느 하나를 유지하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,

   외부로부터의 지시에 응답해서 제 1 동작모드 신호를 활성화하는 동작모드 설정수단과,

   상기 제 1 동작모드 신호의 활성화에 응답해서, 상기 메모리 셀을 물리 어드레스에 대응하여 순차적으로 선택하는 내부 어드레스를 순회하도록 출력하는 내부 어드레스 발생수단과,

   상기 내부 어드레스 신호에 응답해서 대응하는 메모리 셀을 선택하여, 데이터의 기입을 실행하는 메모리 셀 선택수단과,

   상기 복수의 비트선 쌍, 복수의 워드선 및 복수의 메모리 셀의 배열에 따라 상기 내부 어드레스 신호에 의해 순차적으로 선택되는 메모리 셀에 대하여, 체커 패턴 형상으로 상기 2치 데이터가 기입되도록, 상기 메모리 셀 선택수단에 내부 기입 데이터를 출력하는 내부 데이터 발생수단을 포함하는 반도체 기억장치.
2. 제 1 항에 있어서,

   상기 내부 어드레스 발생수단은

   상기 제 1 동작모드 신호의 활성화에 응답하여, 상기 메모리 셀 어레이의 행을 물리 어드레스에 대응하게 순차적으로 선택하는 내부 행 어드레스 신호를 출력하는 내부 행 어드레스 발생수단과,

   상기 내부 행 어드레스 발생수단에 의한 행 선택이 일순(一巡)할 때마다, 순차적으로 선택하는 내부 열 어드레스를 갱신하는 내부 열 어드레스 신호를 출력하는 내부 열 어드레스 발생수단을 포함하며,

   상기 메모리 셀 선택수단은,

   상기 내부 행 어드레스 신호에 응답하여, 대응하는 워드선을 선택하는 행 선택수단과 상기 내부 열 어드레스 신호에 응답하여 대응하는 비트선 쌍을 선택하여, 데이터의 기입을 실행하는 열 선택수단을 포함하는 반도체 기억장치.
3. 제 2 항에 있어서,

   선택된 메모리 셀의 기억정보에 응답하여, 대응하는 비트선 쌍의 전위를 상보적으로 구동하는 복수의 감지증폭수단을 더 포함하며,

   상기 내부 행 어드레스발생수단은,

   내부 클록 발생수단과,

   상기 내부 클록 발생수단의 출력에 응답하여, 내부 행 어드레스 신호를 순회하도록 출력하는 행 어드레스 카운트수단을 포함하며,

   상기 동작모드 설정수단은,

   외부로부터의 지시에 응답하여, 상기 제 1 동작모드 신호 및 제 2 동작모드 신호 중 어느 하나를 활성화하고,

   상기 제 1 동작모드 신호의 활성화에 응답하여, 상기 행 선택수단 및 열 선택수단에 의해 선택되는 메모리 셀에 대하여, 상기 내부 데이터 발생회로의 출력이 기입되고,

   상기 제 2 동작모드 신호의 활성화에 응답하여 상기 열 선택수단은 불활성화되고, 상기 행 선택수단은 상기 내부 행 어드레스 신호에 응답하여 대응하는 워드선을 선택하며, 상기 감지증폭수단은 선택된 상기 워드선에 접속하는 복수의 메모리 셀에 기억정보의 재기입을 실행하는 반도체 기억장치.
4. 제 3 항에 있어서,

   상기 내부 클록 발생수단은,

   상기 제 2 동작모드 신호의 활성화시보다도, 상기 제 1 동작모드 신호의 활성화시에 출력되는 내부 클록신호 주기를 짧게 하는 분주수단을 더 포함하는 반도체 기억장치.
5. 제 1 항에 있어서,

   상기 외부로부터의 지시를 전압신호로서 받는 테스트 단자와,

   상기 테스트 단자에 부여되는 전위를 상기 반도체 기억장치에 전원전압으로서 공급하는 전원 전위 공급수단을 더 포함하며,

   상기 동작모드 설정수단은, 상기 테스트 단자에 부여되는 전위에 응답하여 상기 제 1 동작모드 신호를 활성화하는 반도체 기억장치.

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