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KR100258913B1 - 플라즈마 표시 패널 및 그 구동 방법 - Google Patents

플라즈마 표시 패널 및 그 구동 방법 Download PDF

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KR100258913B1 KR1019970045383A KR19970045383A KR100258913B1 KR 100258913 B1 KR100258913 B1 KR 100258913B1 KR 1019970045383 A KR1019970045383 A KR 1019970045383A KR 19970045383 A KR19970045383 A KR 19970045383A KR 100258913 B1 KR100258913 B1 KR 100258913B1
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Abstract

본 발명은 AC형 면방전 구조 플라즈마 표시 패널(plasma display panel) 및 그 구동 방법에 관한 것으로, 상세하게는 전극 결선 구조에 따른 면방전 구조 플라즈마 표시 패널 및 그 계조 표시를 위한 구동 방법에 관한 것이다. 본 발명에 따른 AC형 면방전 플라즈마 표시 패널의 구동 방법은, 어드레스와 방전유지를 분리하는 분리구동에 비하여 휘도 특성이 우수하다고 알려진 어드레스와 방전유지를 병행하는 병행 구동 방식을 이용하되, 종래의 어드레스와 방전유지 병행 구동 방법이 가지고 있는 결점인 주사 가능한 수평주사선수의 제약을 해결하기 위하여 주사전극 및 공통전극에 인가되는 방전유지펄스들의 사이를 어드레스 타임 슬랏으로 정하고, 이 어드레스 타임 슬랏 기간에 복수개의 데이터 펄스를 인가하며, 이 데이터 펄스의 개수 만큼의 공통전극들을 각각 하나의 공통전극군으로 결선하여 구동하는 방법을 사용한다.

Description

플라즈마 표시 패널 및 그 구동 방법
본 발명은 AC형 면방전 구조 플라즈마 표시 패널(plasma display panel) 및 그 구동 방법에 관한 것으로, 상세하게는 전극 결선 구조에 따른 면방전 구조 플라즈마 표시 패널 및 그 계조 표시를 위한 구동 방법에 관한 것이다.
플라즈마 표시 패널(Plasma display panel)은 복수개의 방전관을 매트릭스(matrix) 형상으로 배열하여 이를 선택적으로 발광시킴으로써 전기신호로 입력된 화상 데이타를 복원시키는 표시 소자(display device)의 한 종류이다. 이 플라즈마 표시 패널의 구동 방식은 방전을 유지시키기 위하여 인가하는 펄스 전압의 극성이 시간에 따라 변화하는가의 여부에 따라 크게 DC 구동 방식과 AC 구동 방식으로 나누어진다.
도 1a는 DC형 대향방전구조 플라즈마 표시 패널의 단면도이고, 도 2a 및 도 2b는 각각 AC형 면방전구조 플라즈마 표시 패널의 단면도 및 분해 사시도이다. 도시된 바와 같이, DC형 대향 방전 구조 플라즈마 표시 패널이든 AC형 면방전 구조 플라즈마 표시 패널이든 상판유리(1, 7)와 하판유리(4, 12)의 속에 방전공간을 형성하게 되어 있는 점은 동일하다. 다만, DC형 플라즈마 표시 패널은 주사전극(2)과 어드레스 전극(5)이 직접 방전공간(3)에 노출되어 있어, 두 전극 중 음극에서 공급되는 전자의 흐름이 방전을 유지시키는 주된 에너지원이 되는 반면에 AC형 플라즈마 표시 패널은 방전을 유지시키는 주사전극(6a)과 공통전극(6b)이 유전층(8) 내에 있어 전기적으로 방전공간(10)과 격리되는 차이점이 있다. AC형 플라즈마 표시 패널의 경우 방전은 잘 알려진 벽전하 효과에 의하여 유지된다. 즉, 방전개시전압은 벽전압과 인가전압의 합이 되므로 벽전하가 존재하는 곳에서만 방전이 일어나게 된다. 이 방전은 또다시 벽전하를 축적시키므로 한 번 방전이 일어난 곳에서는 반복되어 방전이 유지되게 된다.
또한, 방전을 발생시키는 전극들의 구성 방법에 따라 대향방전구조와 면방전구조의 두 종류로 분류된다. 즉, 대향 방전 구조는 도 1a에 도시된 바와 같이 방전을 발생시키는 전극들이 서로 다른 평면 즉 대향면에 각각 배치된 구조이고, 면방전 구조는 방전을 발생시키는 전극들이 도 2a에 도시된 바와 같이 동일 평면 상에 배치된 구조이다. 그리고 각 구조들은 방전현상을 용이하게 구현하기 위하여 설치되는 전극의 수에 따라 2전극구조, 3전극구조등으로 나누어진다.
도 2b는 이미 상용화된 플라즈마 표시 패널의 3전극 면방전구조를 나타낸 것으로 격벽으로 형성된 방전공간 안에 나란히 형성된 2개의 표시전극인 주사전극(6a) 및 공통전극(6b)과 마주보며 교차하는 어드레스 전극(11)이 설치된다. 이 구조는 어드레스 전극(11)과 주사 전극(6a) 사이에서 화소를 선택하기 위하여 벽전하를 생성시키는 방전이 일어나고 그 후 주사전극(6a)과 공통전극(6b) 사이에서 화상표시를 하기위한 방전이 일정시간 반복되어 일어나게 된다. 격벽(17)은 방전공간을 형성하는 기능과 함께 방전시 발생한 광을 차단하여 인근 화소에 크로스토크(cross talk)를 발생시키는 것을 방지하는 역할을 한다. 이러한 단위구조를 하나의 기판 위에 매트릭스 형상으로 복수개 형성하고 각 단위 구조에 형광물질을 도포하여 하나의 화소를 구성하고, 이 화소들이 모여서 하나의 플라즈마 표시 패널이 된다. 현재 상용화되고 있는 플라즈마 표시 패널은 각 화소 안에서 방전을 일으키고 방전에 의해 발생한 자외선이 화소 내벽에 도포되어 있는 형광물질을 여기시켜 원하는 색을 구현하게 된다.
플라즈마 표시 패널이 컬러 표시 소자로서의 기능을 나타내기 위해서는 계조를 구현하게 되는 데 현재 이의 구현방법으로 1TV 필드(field)를 복수개의 보조 필드로 나누어 이를 시분할제어하는 계조 구현 방법이 사용되고 있다. 도 3은 현재 상품에 적용되고 있는 AC형 플라즈마표시 패널의 계조 표시 방법을 설명하기 위한도면이다. 이 것은 6비트(bit) 계조 표시 방법으로서 하나의 영상(TV) 필드를 6개의 보조필드로 나누고 있으며, 각 보조field 마다 어드레스 기간(A1, A2,..A6)과 방전유지기간(S1, S2, S3,...S6)으로 분리되어 구성되어 있다. 여기서, 어드레스 기간(A1, A2,..A6)에 표시 패널의 화소를 선택하고, 방전유지기간(S1, S2, S3,...S6)의 조합으로 어드레스 기간에 선택된 화소의 계조를 표시하게 된다. 이 방법으로 총 26=64 개의 계조를 표시할 수 있다. 즉, 480개의 주사라인(Y1, Y2,...,Y480)으로 구성된 플라즈마 표시 패널에서 선택된 화소의 계조는 0레벨부터 63레벨 까지 총 64개의 계조를 만들게 된다. 예를들면, 0(0T), 1(1T), 2(2T), 3(1T+2T), 4(4T), 5(1T+4T), 6(2T+4T), 7(1T+2T+4T), 8(8T), 9(1T+8T),..., 27(1T+2T+8T+16T),...,63(1T+2T+4T+8T+16T+32T)과 같은 방법으로 계조가 표시된다.
도 4는 상용화된 AC형 플라즈마 표시 패널의 전극 결선 구조의 일례를 나타내는 도면으로, 수평 방향으로 마주보며 평행한 두 전극쌍(X, Y 전극쌍)과 이에 수직인 어드레스 전극(21)들로 구성되어 있다. 여기서 두개의 수평 전극쌍 中 공통으로 결선되어 있는 전극들이 공통전극(X전극)이며 또 한쪽의 전극들은 주사전극(Y전극)이다. 이와 같은 결선 구조의 AC형 플라즈마 표시패널을 구동하기 위한 구동 신호의 파형도가 도 5에 도시되어 있다. 이 구동 신호는 어드레스 방전 및 유지 방전을 분리(ADS)하여 구동하는 방법이다. 도 5에는 각각 어드레스 전극 구동 신호(A), 주사전극 구동 신호(Y1, Y2,...,Y480) 및 공통 전극 구동 신호의 파형(타이밍(timing))이 도시되어 있다. 여기에는 제1서브필드(SF1)의 신호만 도시되어 있다. A1은 제1어드레스 기간을 나타내며, S1은 제1방전 유지 기간을 나타낸다. 어드레스 기간(제1어드레스 기간)은 전면소거기간(A11), 기입기간(A12) 및 전면소거기간(A13)의 소거 기간과 실제로 화소를 선택하는 실제 어드레스기간(A14)을로 구성된다. 소거기간(A11,A12,A13)은 정확한 계조 표시를 위하여 약한 방전을 일으켜 이전의 방전에 의한 벽전하를 전면소거(A11)하고 전면기입(A12)을 한다음 적절한 벽전하만 남도록 벽전하량을 조절하는 전면소거(A13)를 실시하여 다음 보조 필드의 동작을 원활하게 한다. 어드레스 기간(A14)은 교차된 어드레스 전극과 주사 전극의 사이에 기입 펄스에 의한 선택적 방전에 의해서 플라즈마 표시 패널 전화면 중 선택된 장소의 주사전극에 벽전하를 형성시켜 전기 신호화된 정보를 써 넣는 작용을 한다. 방전유지기간(S1)은 연속된 방전유지펄스에 의한 방전으로써 실제 화면상에 영상정보를 실제 계조대로 구현하는 발광을 유지하는 기간이다.
그러나 이와 같이 상용화된 플라즈마 표시 패널의 계조구현방법은 어드레스 방전과 유지 방전을 분리하여 구동하는 방법을 적용한 관계로 방전유지기간은 6 비트(bit) 계조의 NTSC급 기준으로 1 프레임(frame) 영상 표시 기간의 30% 이하 밖에 할당되지 못한다. 그러므로 휘도가 매우 낮아 일반적인 표시 소자로서는 커다란 제약이 되어왔다. 더구나 HD(High Definition)급의 표시소자에 적용할 경우 유지 방전 기간은 현재의 1/2 수준으로 낮아져 휘도 저하가 더욱 심화하게 된다. 또한 계조의 단계를 증가시키면 방전유지기간은 더욱 줄어들어 휘도의 감소는 더욱 심하게 나타난다. 이에 휘도성능을 향상시키기 위하여 방전 유지 펄스의 주파수를 크게하고 방전유지펄스의 폭을 좁게하여 1 서브필드(sub-field)내에 상대적으로 많은 펄스 열을 집어넣는 방법을 고안하여 왔다. 방전유지펄스의 주파수를 크게하는 경우에는 시간적으로 방전유지펄스 열이 인접하게 되어 선행된 펄스가 일으킨 방전에 의한 공간 전하가 바로 다음 방전의 방전 특성에 영향을 미쳐 방전이 불안정해짐으로 인해 휘도상승은 포화특성을 가지게 된다. 또한 방전유지펄스의 폭을 작게하는 경우에는 방전직후 발생한 공간전하를 벽전하로 전환할 수 있는 시간이 상대적으로 짧아져 결과적으로 방전유지전압을 상승시키게 된다.
이러한 문제점을 회피하기 위하여, 어드레스 방전과 유지 방전을 분리하여 구동하는 대신에, 도 6에 도시된 바와 같은 전화면 동시 어드레스 방전 및 유지 방전 구현 방법이 있다. 이는 각 주사 전극(Y1, Y2, Y3)에 인가되는 방전유지펄스(32)들의 사이 기간에 어드레스 펄스(29a, 29b, 29c)를 인가하고 주사전극(Y1, Y2, Y3) 측에 방전유지펄스(32)의 사이 사이에 초기화를 위한 소거펄스(31a, 31b) 및 어드레스 방전(addressing)을 위한 주사펄스(33a, 33b, 33c)를 인가하고, 그 다음에 일정기간의 방전유지기간을 설정하는 방법이 있다. 이 방법에서의 계조 표시는 도 7에 도시된 바와 같이, 보조 프레임(SF1 내지 SF8)을 분할하여 1TV 프레임 전체를 유지 방전에 사용하는 방법이다. 그러나 이 방법은 어드레스 펄스를 방전유지펄스와 방전유지펄스의 사이에 삽입함으로 어드레스 펄스의 삽입 타이밍을 결정하는데 많은 제약이 있다. 그러므로 실제 표시 가능한 주사선 수에는 제한이 있어 이 역시 고화질(HD) 수준의 구동에는 많은 무리가 따르게 된다. 그러므로 이의 극복을 위해서는 배속 구동, 3배속 구동등의 고속 구동을 하여야 하는데 이 경우도 앞에서 서술한 바와 같이 주파수 상승에 의한 방전 불안정 및 방전유지펄스 폭의 축소에 의한 방전 유지 전압의 상승 등을 피할 수는 없다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 방전유지펄스와 방전유지펄스의 사이에 복수개의 데이터 펄스(data pulse)로 구성된 어드레스 타임 슬롯(address time slot)을 설정하고, 이 어드레스 타임 슬랏(address time slot)의 개수와 동일한 개수의 두 개의 전극으로 이루어진 수평 전극쌍을 한 군으로 하는 복수개의 군으로 나누어 구동하되, 각 군 내의 어드레스 타임 슬롯들은 순차주사하고 이 군들을 어드레싱 및 서스테이닝 동시 구동 방식에 적용함으로써, 방전유지펄스와 방전유지펄스 사이에 삽입되는 어드레스 펄스의 삽입 타이밍에 여유가 있고, 주파수 상승 혹은 방전유지펄스의 전압 상승을 피할 수 있는 플라즈마 표시 패널 및 그 구동 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 DC형 대향방전구조 플라즈마 표시 패널의 개략적 수직 단면도,
도 2a는 일반적인 AC형 면방전구조 플라즈마 표시 패널의 개략적 수직 단면도,
도 2b는 도 2a의 AC형 면방전구조 플라즈마 표시 패널의 분해 사시도.
도 3은 도 2a의 AC형 면방전 구조 플라즈마 표시 패널의 계조 표시 방법을 설명하기 위한 설명도,
도 4는 종래의 AC형 면방전구조 플라즈마 표시 패널의 전극 결선 구조를 나타내는 도면,
도 5는 도 4의 AC형 면방전 플라즈마 표시 패널의 전극 결선 구조에 따른 구동 신호의 파형도,
도 6은 어드레스 전극 및 주사 전극 동시 구동 방식의 구동 파형도,
도 7은 도 6의 어드레스 전극 및 주사 전극 동시 구동 방식의 계조 표시 방법을 설명하기 위한 설명도,
도 8a 및 도 8b는 본 발명에 따른 어드레스 전극 및 주사 전극 동시 구동 방식의 원리적인 전극 구동 파형도,
도 9는 본 발명에 따른 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용하여 화상을 구현하기 위한 AC형 플리즈마 표시 패널의 전극 결선도,
도 10a 내지 도 10d는 도 9의 전극 결선 구조에 따라 도 8a 및 도 8b의 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용한 AC형 플리즈마 표시 패널의 전극 구동 파형도,
도 11a 내지 도 11d는 각각 도 10a 내지 도 10d의 전극 구동 파형의 상세 파형도,
도 12는 도 8a 및 도 8b의 전극 구동 원리를 적용한 AC형 플라즈마 표시 패널의 계조 표시 방법을 설명하기 위한 설명도,
도 13은 도 8a 및 도 8b의 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용하여 화상을 구현하기 위한 AC형 플리즈마 표시 패널의 또 다른 전극 결선도,
도 14a 내지 도 14d는 도 8a 및 도 8b의 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용하여 화상을 구현하기 위한 AC형 플리즈마 표시 패널의 8전극 그룹 구동 파형도,
도 15는 도 14a 내지 도 14d의 8전극 그룹 구동 신호를 적용하기 위한 AC형 플라즈마 표시 패널의 8전극 그룹 전극 결선도,
도 16은 도 14a의 8전극 그룹 구동을 위한 전극 구동 신호의 상세 파형도,
도 17은 도 14a 및 도 14b의 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용하여 화상을 구현하기 위한 AC형 플리즈마 표시 패널의 8전극 그룹 구동 파형을 적용하기 위한 AC형 플라즈마 표시 패널의 8전극 그룹 전극의 또 다른 결선도,
도 18a 내지 도 18d는 도 8a 및 도 8b의 어드레스 전극 및 주사 전극 동시 구동 방식의 원리를 적용한 비대칭 펄스 인가 방식의 AC형 플리즈마 표시 패널의 전극 구동 파형도,
도 19는 도 18a의 비대칭 펄스 인가 방식의 전극 구동 신호의 상세 파형도,
도 20은 도 19의 비대칭 펄스 인가 방식을 적용한 라이트 어드레스 구동 방식의 전극 구동 신호의 상세 파형도,
그리고 도 21은 도 16의 8전극 그룹 구동 신호의 다른 실시예를 나타내는 상세 파형도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1. 상판유리 2. 주사전극
3. 방전공간 4. 하판유리
5. 어드레스 전극 6a. 주사전극
6b. 공통전극 7. 상판유리
8. 유전층 9. 보호층
10. 방전공간 11. 어드레스 전극
12. 하판유리 13. 상판유리
14a. 주사전극 14b. 공통전극
15. 유전층 16. 보호층
17. 격벽 18. 하판유리
19. 어드레스 전극 20a. 형광체(BLUE)
20b. 형광체(GREEN) 20c. 형광체(RED)
21. 어드레스 전극 22. 주사 전극
23. 공통 전극 24. 데이타 펄스
25a. 전면소거 펄스 25b. 전면소거 펄스 2
26. 전면기입 펄스 27. 방전유지 펄스
28. 주사 펄스 29a. 데이터 펄스(1'st bit)
29b. 데이터 펄스(1'st bit) 29c. 데이터 펄스(2'nd bit)
30. 표시방전유지 펄스 31a. 소거 펄스 1
31b. 소거 펄스 2 32. 방전유지 펄스
33a. 주사펄스 (1'st bit) 33b. 주사펄스(1'st bit)
33c. 주사 펄스 (2'nd bit) 34a. 데이터 펄스(1'st bit)
34b. 데이터 펄스(2'nd bit) 34c. 데이터 펄스 (1'st bit)
34d. 데이터 펄스 (2'nd bit) 35. 방전유지 펄스
36. 방전유지 펄스 37a. 주사펄스(1'st bit)
37b. 주사펄스(2'nd bit) 38b. 초기화 펄스 2
38c. 초기화 펄스 3 38d. 초기화 펄스 4
39. 어드레스 전극 40a. 주사전극
40b. 공통전극 41. 플라즈마 표시 패널
42 데이터 펄스 43. 소거 펄스
44. 초기화 펄스 45. 소거 펄스
46a, 46b. 방전유지펄스 47a. 데이터 펄스 (1'st bit)
47b. 데이터 펄스(2'nd bit) 47c. 데이터 펄스 (1'st bit)
48a. 초기화 펄스(1'st bit) 48b. 초기화 펄스(2'nd bit)
48c. 초기화 펄스(1'st bit) 49a. 주사 펄스(1'st bit)
49b. 주사펄스 (2'nd bit) 49c. 주사 펄스(1'st bit)
50. 방전유지 펄스 51. 어드레스 전극
52a. 주사 전극 52b. 공통 전극
53. 플라즈마 표시 패널 54a. 홀수번째 데이터 펄스
54b. 짝수번째 데이터 펄스 55. 소거 펄스
56. 초기화 펄스 57a. 홀수번째 주사 펄스
57b. 짝수번째 주사 펄스 58. 방전유지 펄스
59. 어드레스 전극 60a. 주사 전극
60b. 공통 전극 61. 플라즈마 표시 패널
62a. 데이터 펄스(1'st bit) 62b. 데이터 펄스(2'nd bit)
63c. 초기화 펄스(1'st bit) 64. 방전유지 펄스
65c. 주사펄스(1'st bit, odd) 66a. 주사펄스 (1'st bit, even)
66b. 주사펄스(2,nd bit, even) 66c. 주사펄스 (1'st bit, even)
67. 어드레스 전극 68a. 주사전극
68b. 공통전극 69. 플라즈마 표시 패널
70. 데이터 펄스 71. 소거펄스
72. 초기화 펄스 73. 주사 펄스
74. 방전유지 펄스 75a. 데이터 펄스(1'st bit)
75b. 데이터 펄스(2'nd bit) 75c. 데이터 펄스(1'st bit)
76a. 초기화 펄스(1'st bit) 76b. 초기화 펄스(2'nd bit)
76c. 초기화 펄스(1'st bit) 77a. 주사 펄스(1'st bit)
77b. 주사 펄스(2'nd bit) 77c. 주사 펄스(1'st bit)
78. 방전유지 펄스 79a. 소거 펄스(1'st bit)
79b. 소거 펄스(2'nd bit) 80a. 데이터 펄스(1'st bit)
80b. 데이터 펄스(2'nd bit) 81c. 초기화 펄스(1'st bit)
82a. 전압장벽(1'st bit) 82b. 전압장벽(2'nd bit)
82c. 전압장벽(1'st bit) 83a. 소거펄스(1'st bit)
83b. 소거펄스(2'nd bit) 83c. 소거펄스(1'st bit)
84a. 소거펄스(1'st bit) 84b. 소거펄스(2'nd bit)
84c. 소거펄스(1'st bit) 85. 방전유지 펄스
86a. 소거펄스(1'st bit) 86b. 소거펄스(2'nd bit)
86c. 소거 펄스(1'st bit)
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 플라즈마 표시 패널은,서로 대향하는 두 기판의 일측 대향면 상에 서로 평행한 제1전극 및 제2전극의 전극쌍들이 스트라이프 상으로 k 개 배치되고, 상기 두 기판의 타측 대향면 상에 상기 제1전극 및 제2전극의 전극쌍들과 교차하는 방향의 스트라이프 상으로 n 개 배치된 k x n 매트릭스 AC형 플라즈마 표시 패널에 있어서, 상기 제1전극 및 제2전극의 전극쌍에서 상기 제2전극들을 m 개씩 묶어 a개의 공통 결선군을 만들고, 상기 제1전극들은 각각 개별적으로 설치된 것을 특징으로 한다.
본 발명에 있어서, 상기 제1전극 및 제2전극의 전극쌍들의 총수 k = m×a 인 관계가 성립하는 것이 바람직하고, 상기 a 개의 공통전극군에서 동일한 순서로 각각 하나씩의 전극을 취하여 공통 결선함으로써 m개의 공통결선군을 형성한 것도 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 플라즈마 표시 패널의 구동 방법은, 서로 대향하는 두 기판의 일측 대향면 상에 서로 평행한 제1전극 및 제2전극의 전극쌍들이 스트라이프 상으로 k 개 배치되고, 상기 두 기판의 타측 대향면 상에 상기 제1전극 및 제2전극의 전극쌍들과 교차하는 방향의 스트라이프 상으로 제3전극이 n 개 배치된 k x n 매트릭스 AC형 플라즈마 표시 패널에서, 상기 제1전극 및 제2전극의 전극쌍에서 상기 제2전극들을 m 개씩 묶어 a개의 공통 결선군을 만들고, 상기 제1전극들은 각각 개별적으로 설치하고, 상기 제2전극으로 결선된 전극을 공통전극이라하고, 상기 개별적으로 설치된 제1전극들을 주사전극이라고 할 때, 하나의 수평동기시간을 복수개의 기간으로 나누어 각각 다른 개수의 방전유지펄스들을 순차적으로 인가하여 상기 복수의 기간을 선택적으로 발광시켜 상기 제1전극 및 제2전극 별로 계조를 구현하여 한 프레임의 화상을 구동하는 AC형 플라즈마 표시 패널의 구동 방법에 있어서, (가) 상기 방전유지펄스의 비인가 기간에 어드레스 타임 슬롯 기간을 설정하고, 상기 각 어드레스 타임 슬롯 기간 동안 어드레스 전극에 복수개의 데이타 펄스를 인가하는 단계; 및 (나) 상기 각 복수개의 데이터 펄스에 상응되게 상기 공통전극군들을 하나씩 선택하여, 상기 선택된 공통전극군의 공통전극들과 쌍을 이루는 상기 각 주사전극들에 상기 복수개의 데이터 펄스 각각에 대응하는 주사 펄스를 순차로 인가하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 어드레스 전극에는 설정된 기준 계조 비트 수와 동일한 개수의 상기 어드레스 타임 슬롯이 상기 각 수평동기시간에 대응하여 반복적으로 구비되고, 상기 각 어드레스 타임 슬롯에 대응하여 상기 각 주사전극들을 순차적으로 선택하고, 각각 선택된 주사전극의 계조 표시 기간들은 직전의 상기 선택된 주사 전극의 계조 표시 기간 보다 한 비트씩 선행하여 선택하는 것이 바람직하며, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 부펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 부펼스인 것이 바람직하며, 상기 데이타 펄스의 폭은 2㎲ 이하인 것이 바람직하다.
또한, 본 발명에 있어서, 상기 어드레스 타임 슬랏은 상기 공통전극과 주사전극에 인가되는 방전유지펄스와의 사이의 비인가 기간의 위상관계를 대칭되게 만들고 상기 두 방전유지펄스 비인가 기간 중 상기 주사전극에 인가되는 방전유지펄스를 기준으로 상기 주사 펄스 보다 선행하는 비인가 기간 혹은 상기 주사펄스 보다 뒤지는 비인가 기간에만 구비되며, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 부펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 부펼스인 것이 바람직하다.
또한, 본 발명에 있어서, 상기 어드레스 타임 슬랏은 상기 공통전극과 주사전극에 인가되는 방전유지펄스와의 사이의 비인가 기간의 위상관계를 대칭되게 만들고 상기 두 방전유지펄스 비인가 기간 중 상기 주사전극에 인가되는 방전유지펄스를 기준으로 상기 주사 펄스 보다 선행하는 비인가기간 및 상기 주사 펄스 보다 뒤지는 비인가 기간 모두에 구비되며, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 부펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 부펼스인 것이 바람직하다.
또한, 본 발명에 있어서, 상기 공통전극과 주사전극에 인가되는 방전유지펄스 사이의 위상 관계를 비대칭으로 하여 상기 방전유지펄스의 비인가기간이 긴쪽에 어드레스 타임 슬롯을 구비하며, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 부펄스이고 상기 방전유지펄스는 부펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 정펼스이거나, 상기 복수개의 데이터 펄스는 정펄스이고 상기 방전유지펄스는 부펼스인 것이 바람직하다.
또한, 본 발명에 있어서, 상기 (가) 단계에 앞서서, 상기 어드레스 기능을 수행하기 전에 상기 제1 및 제2전극쌍에 초기화 펄스를 인가하여 상기 제1 및 제2전극쌍 전체에 벽전하를 형성시키는 단계; 및 상기 어드레스 전극과 상기 주사전극에 각각 어드레스 펄스 및 주사펄스를 선택적으로 인가하여 선택된 화소에만 벽전하를 소거하는 단계;를 더 포함하는 것도 바람직하며, 상기 각 계조 표시 펄스 중 최종 방전유지펄스의 폭을 타 방전유지펄스의 폭 보다 상대적으로 좁게하여 벽전하를 형성하지 않게함으로써, 이전의 계조 표시 기간에 생성된 벽전하를 소거하도록 하거나, 각 계조 표시 기간 중 최종 방전유지펄스 뒤에 소정의 시간(100μsec 이하)을 두어 벽전하를 자연 감소를 시키는 것이 바람직하며, 상기 표시방전유지펄스의 최종 펄스는 펄스 폭이 2㎲보다 작은 것이 바람직하다.
또한, 본 발명에 있어서, 상기 (가) 단계에 앞서서, 상기 어드레스 기능을 수행하기 전에 상기 제1 및 제2전극쌍에 초기화 펄스를 인가하여 상기 제1 및 제2전극쌍 전체에 벽전하를 소거하는 단계; 및 상기 어드레스 전극과 상기 주사전극에 각각 데이타 펄스 및 주사펄스를 선택적으로 인가하여 선택된 화소에만 벽전하를 형성시키는 단계;를 더 포함하는 것이 바람직하며, 상기 각 계조 표시 펄스 중 최종 방전유지펄스의 폭을 타 방전유지펄스의 폭 보다 상대적으로 좁게하여 벽전하를 형성하지 않게함으로써, 직전의 계조 표시 기간에 생성된 벽전하를 소거하도록 하거나, 각 계조 표시 기간 중 최종 방전유지펄스 뒤에 소정의 시간(100μsec 이하)을 두어 벽전하를 자연 감소를 시키는 것이 바람직하며, 상기 표시방전유지펄스의 최종 펄스는 펄스 폭이 2㎲보다 작은 것이 바람직하다.
또한, 본 발명에 있어서, 상기 어드레스 타임 슬롯과 상기 어드레스 타임 슬롯에 인가되는 복수개의 데이터 펄스를 무효화시키는 휴지 슬롯을 교대교대로 구비하되, 상기 휴지 슬롯은 상기 공통전극에 인가되는 초기화 펄스 기간에 구비하여 상기 어드레스 타임 슬롯에 인가된 어드레스 펄스와 동시에 인가되지 않도록 한 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 플라즈마 표시 패널 및 그 구동 방법을 상세하게 설명한다.
본 발명은 종래의 방식 보다 휘도를 증가시키고, 수평주사선 수가 증가하여도 휘도의 감소가 없도록 하는 3전극 구조 AC형 플라즈마 표시 패널의 전극 결선구조 및 전압 인가 방법을 개선한 점에 특징이 있다. 즉, 본 발명은 이미 공지된 3전극 구조 AC형 플라즈마 표시 패널에 대하여 방전유지펄스와 방전유지펄스의 사이에 복수개의 데이터 펄스(data pulse)로 구성된 어드레스 타임 슬롯(address time slot)을 설정하고, 두 개의 전극으로 이루어진 수평 전극쌍을 이 어드레스 타임 슬랏(address time slot)의 개수와 동일한 개수의 전극쌍을 한 군으로 하는 복수개의 군으로 나누어 이 수평전극쌍 중 하나의 전극은 각각의 군마다 공통으로 결선하고 나머지 쪽의 전극은 각각 독립적으로 결선한 플라즈마 표시 패널 구조에 있어서, 개개의 군 내의 어드레스 타임 슬롯들은 순차주사하고 이 군들을 어드레싱 및 서스테이닝 동시 구동 방식에 적용한 것을 주 특징으로 한다. 이러한 구조의 플라즈마 표시패널 및 그 구동 방법을 상세하게 설명하면 다음과 같다.
도 8a 및 도 8b는 본 발명의 기본 전극 구동 방식을 설명하기 위한 전극 구동 신호의 파형도로서 즉, 도 2b에 도시된 바와 같은 주사전극 및 공통전극의 쌍으로 이루어진 방전 유지 전극과 이 방전 유지 전극과 교차하는 방향의 어드레스 전극을 가진 3전극 구조 AC형 플라즈마 표시 패널을 구동하는 전극 구동 신호의 파형도이다. 여기서, 편의상 방전 유지 전극 중 공통 전극을 X 전극이라 칭하고 주사전극을 Y 전극이라 칭한다. 본 발명에 따른 플라즈마 표시 패널의 구동 방법은 이미 공지된 기술인 소거 어드레스(erase address) 방식을 적용하기 위해 방전유지전극에 기입방전을 일으키고, 그 다음 어드레스 타임 슬랏이라 지칭한 방전유지펄스들의 사이에 복수개의 데이타 펄스를 인가한다. 이 때, 어드레스 펄스와 타이밍을 일치시켜 주사전극에 순차적으로 주사펄스를 인가함으로써 어드레스 타임 슬롯에 인가되는 데이타 펄스의 개수 만큼 고속 어드레싱이 가능하도록 하고 이로인해 수평주사선수를 증가시키는 것이 가능한 구동방법이다.
도 8a 및 도 8b에서는 소거 어드레싱(erase addressing)을 하기위해 i번째 공통 전극 Xi와 i+m번째 공통전극 Xi+m에 하나의 방전유지펄스(부(정)펄스)(35)를 선정하고, 이와 동일한 타이밍의 i번째 주사 전극 Yi와 i+m번째 주사전극 Yi+m에 정(부)의 초기화(ignite) 펄스(38a)를 인가하여 기입방전을 일으켜 Xi, Yi전극쌍 및 Xi+m, Yi+m전극쌍에 벽전하를 형성시킨다. 그후 어드레스 타임 슬롯(address time slot)에 인가된 첫 번째 데이타 펄스들(34a, 34c)과 각각 동일한 타이밍에 공통전극 Xi 및 Xi+m에 순차적으로 주사펄스(37a, 37c)를 인가한다. 이 주사방전에 의해 불필요한 화소의 벽전하가 소거되고 벽전하가 소거되지 않은 화소만 이어서 인가되는 방전유지펄스 열(35)에 의해 방전을 하게 된다. 여기서, 주사전극 Yi와 Yi+m은 동일한 파형의 펄스(초기화 펄스(38a, 38c) 및 방전유지펄스(36))가 인가되므로 하나의 공통전극 결선으로 할 수 있다. 다음에 i+1번째의 공통전극 Xi+1 과 주사전극 Yi+1의 쌍 및 i+m+1번째 공통전극 Xi+m+1 과 주사전극 Yi+m+1의 쌍에서는 두 번째 데이타 펄스(34b, 34d)의 타이밍에서 Xi+1 및 Xi+m+1에 정(부)의 초기화(ignite) 펄스를 인가하여 Yi+1 및 Yi+m+1의 방전유지펄스(36)와 같이 소거 어드레싱(erase addressing)을 위한 기입방전을 일으킨다. 그후 어드레스 타임 슬롯에 인가된 데이타 펄스(34b, 34d)와 동일한 타이밍에 주사전극 Yi+1 및 Yi+m+1에 주사펄스(37b, 37d)를 순차적으로 인가한다. 이 후의 과정은 위에서 기술한 경우와 같다. 이 경우에는 공통전극 Xi+1 및 Xi+m+1에 동일한 파형의 펄스가 인가되므로 이들을 공통으로 결선하게 된다. 이 과정(process)을 교대교대로 수행하여 가며 주사를 하게 된다. 그 결과 어드레스 타임 슬롯에 삽입되는 데이타 펄스의 개 수 만큼 종래 보다 고속 어드레싱(addressing)이 가능하고 주사 가능한 주사선 수도 증가하게 된다.
도 9는 본 발명을 실시하기 위한 플라즈마 표시 패널의 결선도의 한 예이다. 위에서 설명한 방법은 전압의 인가 방법이 복잡하므로 실제로 구현하기 위하여 다음과 같은 결선 구조를 만들 수 있다. 서로 대향하는 두 개의 기판 상의 일측 대향면 상에 배치된 주사 및 공통 전극쌍(제1 및 제2전극쌍) 중 공통 전극(제2전극)을 m(4)개씩 취하여 공통 결선함으로써 복수개(4개)의 공통 전극군(XX1, XX2, XX3, XX4)을 형성한다. 이렇게 형성된 공통 전극군은 n개(4) 생기게 되는데 이는 총 주사선수(공통전극수)를 k라 할 때 m(4)×n(4) = k(16)의 관계를 갖는다. 이 때 이 전극들을 공통전극(X전극)이라하고 공통으로 결선되지 않은 쪽의 전극들을 주사전극(Y전극)이라고 한다.
도 10a 내지 도 10d는 본 발명에 따른 전극 구동 방법에 적용되는 전극 구동 신호의 기본적인 파형도로서, 도 9에 도시된 바와 같은 구조로 결선된 플라즈마 표시 패널에 있어서의 공통전극(XX1)의 방전유지펄스(46a)와 이어서 인가되는 주사전극(Y1~Y4)의 방전유지펄스(46b)와의 사이에 복수개의 데이타 펄스(42)를 인가하는 것을 보여준다. 이 방전유지펄스(46a)와 방전유지펄스(46b)의 사이를 어드레스 타임 슬롯이라고 하고, 이 어드레스 타임 슬롯 기간 내에 인가된 데이타 펄스(42)와 1:1 로 대응하여 주사전극에 순차적으로 주사펄스(45)가 인가된다. 도 10a 내지 도 10d는 공통전극군(XX1)에 인가되는 방전유지펄스(46a)를 기준으로 주사전극(Y1~Y4)에 인가되는 방전유지펄스(46b)의 양쪽 사이 기간을 대칭 구조로 만들고, 즉 대칭 구조의 어드레스 타임 슬롯을 설치하여 이 중 한쪽의 어드레스 타임 슬랏에 각각 4개씩의 어드레스 펄스(42)를 인가하는 경우이다. 이 경우는 도시된 바와 같이 뒤쪽의 어드레스 타임 슬랏에 어드레스 펄스(42)를 인가하고 있다. 또한, 여기서는 4개의 데이타 펄스(42)를 하나의 어드레스 타임 슬랏(Solt)에 인가하고, 이 데이타 펄스(42)의 개수(4개)와 같은 수의 주사전극 및 공통전극의 쌍들을 하나의 전극군으로 하여 하나의 공통전극군(XX1)과 4개의 주사전극(Y1, Y2, Y3, Y4)으로 구성한다. 도 10a는 데이터 펄스(42)로 부펄스를 적용하고 방전유지펄스(46a, 46b)로 정펄스를 적용한 경우이며, 도 10b는 데이터 펄스(42)로 부펄스를 적용하고 방전유지펄스(46a, 46b)로 부펄스를 적용한 경우이며, 도 10c는 데이터 펄스(42)로 정펄스를 적용하고 방전유지펄스(46a, 46b)로 정펄스를 적용한 경우이며, 도 10d는 데이터 펄스(42)로 정펄스를 적용하고 방전유지펄스(46a, 46b)로 부펄스를 적용한 경우이다. 여기서, 부재 번호 43 및 44는 각각 소거펄스와 초기화 펄스이며, 이에 대하여는 다음에 설명한다. 이와 같은 전극 구동 원리를 실제 8비트 기준 계조 표시(실제 28=256계조 표시)에 각각 적용한 것이 도 11a 내지 도 11d에 도시된 바와 같은 플라즈마 표시 패널의 전극 구동 신호의 파형도이다.
도 11a 내지 도 11d에 도시된 바와 같은 어드레스 방법은 소거 어드레스(erase address) 방법을 사용하여 하나의 전극군을 동시 발광시켜 그 군에 속한 모든 주사전극(Y) 및 공통전극(X) 쌍에 공간 전하를 형성하고, 전극군(XX1, Y1, Y2, Y3, Y4; XX2, Y5, Y6, Y7, Y8) 안에 포함되어 있는 주사전극(Y1~Y4, Y5~8)들에 순차적으로 주사펄스(49a, 49b, 49c)를 인가하고 이들과 각각 대응하여 인가된 어드레스 펄스(47a, 47b, 47c)에 의한 방전이 선택적으로 필요없는 화소의 벽전하를 지우는 것이다. 이렇게 하나의 어드레스 슬롯 안에서 여러개의 순차주사를 수행한 후 방전유지펄스(50)를 인가한다. 이 방법은 계조를 표시하기 위하여 1 수평동기기간을 복수의 보조 수평 동기 기간으로 나누게 된다. 여기서는 총 256 계조를 8 비트(1:2:4:8:16:32:64:128) 기준 계조의 조합으로 표시하기 위하여 1 수평동기(1H)를 8 보조 수평 동기(SH1~SH8)로 나누어 각 비트의 밝기에 상응하는 방전유지기간을 갖는다. 이 예에서는 최하위 비트는 3개의 방전유지펄스를 기준으로 하여 각 비트 기준 계조에는 3, 6, 12, 24, 48, 96, 192, 384 개의 방전유지펄스가 대응된다. 한 프레임의 화상을 복수개의 부분 화상으로 나누어 표시하되 복수개의 부분 화상의 계조 표시는 부분 화상의 개수에 대응하는 복수개의 전극군(XX1, Y1, Y2, Y3, Y4; XX2, Y5, Y6, Y7, Y8; XX3, Y9,...)으로 계조를 표시한다. 각 전극군으로 표시되는 부분 화상을 표시하기 위해서는 여러 개의 보조수평동기(SH1~SH8)가 필요하므로 각 보조수평동기의 어드레스(1~8)가 중첩되지 않도록 보조수평동기의 배열하는 방법을 마련하여야 한다. 여기서는 이미 공지된 방법[참고문헌 참조]인 1 비트(bit) 선행 순차 배열 방법을 사용한다. 하나의 공통 및 주사선군(XX1, Y1~Y4)에는 8개의 어드레스 슬롯(1~8)을 포함하는 복수개의 기간 즉 세트(set)로 분할된 주사전극구동신호 및 공통전극구동신호가 인가되도록 하되, 첫번째 세트(set)의 1 비트, 두번째 세트의 2 비트......의 순으로 보조수평동기를 배열한다. 그 다음 공통 및 주사선군(XX2, Y5~Y8)에는 한 세트 지연시켜 두 번째 세트(2nd set)에 위와 동일한 방법으로 첫번째 세트의 1 비트, 두번째 세트의 2 비트......순서로 배열을 한다. 이렇게 하면 각각의 보조수평동기는 한 어드레스 슬롯씩 선행하여 배열되므로 각각의 어드레스가 중첩되는 일은 없다. 여기서, 도 11a 내지 도 11d는 각각 도 10a 내지 도 10d의 경우에 대응하는 정펄스 및 부펄스의 조합으로 이루어진다. 도 12는 이와 같은 전극 구동 방법을 1TV 프레임에 적용한 것으로 수평주사선수가 480라인인 경우를 8비트의 기준 계조의 조합으로 총 256계조를 표시하는 방법을 나타낸다. 이 경우 어드레스 슬롯에 4개의 어드레스 펄스를 인가하게 되면 4개씩의 주사전극들을 하나의 전극군으로 하여 전체 수평주사선군은 120개가 되며, 각각의 휴지기, 어드레스 기간 및 방전유지기간의 배열은 도시된 바와 같다. 이 도면에서 가로로는 6번째 비트 및 7번째 비트는 생략되어 있으며, 세로로는 제16전극군부터 제120전극군을 생략되어 있다.
본 발명의 다른 실시예로서 도 13에 도시된 바와 같이 플라즈마 표시 패널의 결선방법을 변경하여 복수개의 라인을 건너뛰어 주사하면 어드레스 슬롯의 기간이 짧음에서 오는 인근 라인과의 크로스토크(cross talk)를 방지할 수 있다. 즉, 데이터 펄스의 개수 만큼의 공통전극들을 하나의 공통전극군(XX1, XX2, XX3, XX4)으로 결선하되, 공통으로 결선되는 각 공통전극(52b)들은 형성되는 공통전극군의 개수 만큼의 이격된 곳의 공통전극들을 취한다. 하나의 공통전극군(XX1, XX2, XX3, XX4)에 속한 주사전극(52a)들에 인가되는 순차로 인가되는 주사펄스와 어드레스 전극(51)에 인가되는 복수개의 데이터 펄스에 의한 어드레싱에 의해 선택된 화소에 생성된 벽전하를 불필요한 화소의 벽전하를 소거함으로써 화상이 형성된다.
도 14a 내지 도 14d는 주사전극(Y1~Y8)에 인가되는 공통전극군(XX1)에 인가되는 방전유지펄스(58a)를 기준으로 주사전극(Y1~Y8)에 인가되는 방전유지펄스(58b)의 양쪽 사이 기간을 대칭 구조로 만들고, 즉 대칭 구조의 어드레스 타임 슬롯을 설치하여 이 양 어드레스 타임 슬랏 모두에 각각 4개씩의 어드레스 펄스(54a, 54b)를 인가하는 경우이다(도 10a 내지 도 10d 및 도 11a 및 도 11d의 경우는 대칭 구조의 어드레스 슬랏의 한쪽에만 복수개의 데이터 펄스를 인가한 경우이다). 이 경우 전체 공통 및 주사전극군의 개수가 절반으로 줄어들게 되므로 보다 적은 구동회로로 구동이 가능하다. 도 15는 이 실시예를 구현하기 위한 플라즈마 표시 패널의 전극 결선도이며, 도 16는 이 실시예 중 도 14a의 경우를 이용한 실제 계조구현방법을 나타낸 전극 구동 신호의 파형도이다. 즉, 도 15의 경우 4개의 데이터 펄스가 대칭 구조의 어드레스 타임 슬랏의 양쪽에 들어가므로 8개의 공통전극(60b)들이 각각의 공통전극군(XX1, XX2)으로 결선되며, 어드레스 전극(59)에 인가되는 8개의 데이터 펄스와 하나의 공통전극군과 결합된 주사전극들(60a)에 순차적으로 인가되는 주사 펄스에 의해 선택된 화소가 어드레스된다. 이와 같은 결선 구조에 의한 도 16의 실제 계조 표시 방법에 의하면, 어드레스 전극(A)에는 대칭 구조의 어드레스 타임 슬랏 양쪽에 4개씩의 데이터 펄스를 인가하여 도합 8개씩의 어드레스 펄스를 방전유지펄스 사이의 비인가 기간 마다 인가한다. 따라서, 제1전극군(XX1, Y1~Y8)에서는 각 세트 별로 초기화 펄스(63a, 63b)가 인가된 다음에 인가되는 데이터 펄스(62a, 62b)와 이 데이터 펄스와 대응하여 주사전극(Y1~Y8)들에 순차적으로 인가되는 주사펄스(65a, 65b)에 의해 어드레싱되며, 제2전극군(XX2, Y9~Y16)에서는 각 세트 별로 초기화 펄스(63c)가 인가된 다음에 인가되는 데이터 펄스(62c)와 이 데이터 펄스와 대응하여 주사전극(Y9~Y16)들에 순차적으로 인가되는 주사펄스(65c)에 의해 어드레싱된다. 또한, 도 16의 실제 계조 표시 방법에서는 어드레스의 정확도를 높이기 위해 주사전극의 방전유지펄스열이 종료된 후에 협펄스(미도시)를 삽입하여 잔여 벽전하를 소거하는 구동 방식을 사용하기도 한거나, 각 계조 표시 기간 중 최종 방전유지펄스 뒤에 100μsec 이하의 기간을 두어 벽전하를 자연 감소를 시키기도 한다.
도 17은 역시 크로스토크를 줄이기 위하여 대칭 구조의 어드레스 타임 슬랏에 어드레스 전극(67)에 인가되는 8개의 데이터 펄스에 대응하는 주사펄스를 주사전극(68a)에 건너뛰기 주사를 통하여 플라즈마 표시 패널(69)을 구동하도록 한 전극 결선도이다. 따라서, 수개씩 건너뛰어 선택된 공통전극(X)들이 취해져 결선된다.
도 18a 내지 도 18d은 본 발명의 또 다른 실시예로써 공통전극군(XX1)에 인가되는 방전유지펄스(74a)를 기준으로 전후에 주사전극(Y1~Y8)에 인가되는의 방전유지펄스(74b)과의 사이 기간을 비대칭으로 하여 일측 어드레스 슬롯을 확장한 것이다. 즉, 공통전극군(XX1)에 인가되는 방전유지펄스(74a)를 기준으로 주사전극(Y1~Y8)에 인가되는 방전유지펄스(74b)의 양쪽 사이 기간을 비대칭 구조로 만들어 비대칭 구조의 어드레스 타임 슬롯을 설치한 다음 이 중 큰쪽의 어드레스 타임 슬랏에 8개씩의 데이터 펄스(70)를 인가하는 경우이다. 여기서는 공통전극군(XX1)에 인가되는 방전유지펄스(74a)를 기준으로 뒤쪽의 사이 기간을 확장한 비대칭 어드레스 슬롯에 8개의 어드레스 펄스가 인가된다. 이 경우도 위에서 언급한 실시예와 동일하게 구동회로수를 절반으로 감소시킬 수가 있다. 도 18a는 데이터 펄스(70)로 부펄스를 적용하고 방전유지펄스(74a, 74b)로 정펄스를 적용한 경우이며, 도 18b는 데이터 펄스(70)로 부펄스를 적용하고 방전유지펄스(74a, 74b)로 부펄스를 적용한 경우이며, 도 18c는 데이터 펄스(70)로 정펄스를 적용하고 방전유지펄스(74a, 74b)로 정펄스를 적용한 경우이며, 도 18d는 데이터 펄스(70)로 정펄스를 적용하고 방전유지펄스(74a, 74b)로 부펄스를 적용한 경우이다.
도 19는 도 18a의 구동 방법을 실제로 이용하여 구현한 전극 구동 신호의 파형도이다. 여기서, 데이터 펄스(75a, 75b)는 각각 제1세트와 제2세트에서 제1공통전극군(XX1)에 대응하는 주사전극(Y1~Y8)에 순차적으로 인가되는 주사펄스(77a, 77b)와 대응하여 어드레싱을 행하고, 제2공통전극군(XX2)에 대응하는 주사전극(Y9~Y16)에 순차로 인가되는 주사펄스(77c)는 제2세트의 첫 번째(1) 데이터 펄스와 대응하여 어드레싱을 행한다. 이 경우 역시 어드레스의 정확도를 높이기 위해 주사전극의 방전유지펄스열(78)이 종료한 후 벽전하 소거용 협펄스(79a, 79b)를 인가하는 것도 가능하며, 각 계조 표시 기간 중 최종 방전유지펄스 뒤에 100μsec 이하의 기간을 두어 벽전하를 자연 감소를 시키는 것도 가능하다. 부재번호 76a, 76b, 76c는 각각 각 세트에서 어드레싱을 하기 전에 인가되는 초기화 펄스이다.
도 20은 도 19의 실시예에서 보다 많은 주사선수를 구동하기 위하여 비대칭 어드레스 슬롯안에 더욱 많은 어드레스 펄스를 삽입한 것으로, 1024(210)개의 공통전극 및 주사전극을 구동하기 위하여 10개의 어드레스 펄스(80a, 80b, 80c)를 각각의 비대칭 어드레스 슬롯안에 인가하는 경우이다. 또한, 이 경우는 각 전극군 마다 각 세트의 보조 수평 동기의 앞에 초기화 펄스(81a, 81b, 81c) 및 소거 펄스(83a, 83b, 83c)을 도입하여 동시 소거 및 동시 기입의 기능을 갖는 복수개의 방전을 일으켜 잔여 벽전하를 소거하고 그 다음에 선택된 화소에만 기입 방전을 수행시키는 방법으로 각 수평주사선군 별로 분리 어드레스 분리 표시 방전 방법을 혼합하여 적용한다. 그리고 어드레스 기간 중 공통 전극군(XX1, XX2,..)에 전압장벽(82a, 82b, 82c)을 인가하여 양의 벽전하(예를들면 Ar+)를 주사전극(Y) 쪽으로 유도하여 어드레스 효율을 보다 향상시킬 수도 있다. 이러한 쓰기 어드레싱(write addressing) 방법은 앞서의 소거 어드레싱(erase addressing) 방법을 사용한 실시예의 경우에서도 응용할 수가 있다. 이 경우 역시 어드레스의 정확도를 높이기 위해 공통전극군(XX1, XX2,..)의 방전유지펄스열(85)이 종료한 후 벽전하 소거용 협펄스(86a, 86b)를 인가하는 것도 가능하며, 각 계조 표시 기간 중 최종 방전유지펄스 뒤에 100μsec 이하의 기간을 두어 벽전하를 자연 감소를 시키는 것도 가능하다.
도 21은 본 발명의 또 다른 실시예로서 어드레스 타임 슬롯이 공통전극의 초기화 방전 기간(63c)과 겹치는 경우 데이타 펄스에 의한 간섭을 제거할 목적으로 2개의 어드레스 타임 슬롯 씩 건너뛰어 보조 수평동기의 번호(1, 2,...,8)를 부여하는 방식이다. 도 21에서 어드레스 슬랏은, 도 16에 도시된 바와 같이, 대칭 구조의 어드레스 슬랏의 양쪽 모두에 데이터 펄스가 인가되는 경우이다. 어드레스 펄스가 인가되지 않는 어드레스 타임 슬롯의 구간(NA)에서 공통전극(XX2)은 초기화 방전(초기화 펄스(63c)에 의해)을 하게 되므로 어드레스 펄스에 의한 방전간섭은 없어진다.
이상 설명한 바와 같이, 본 발명에 따른 AC형 면방전 플라즈마 표시 패널의 구동 방법은, 어드레스와 방전유지를 분리하는 분리구동에 비하여 휘도 특성이 우수하다고 알려진 어드레스와 방전유지를 병행하는 병행 구동 방식을 이용하되, 종래의 어드레스와 방전유지 병행 구동 방법이 가지고 있는 결점인 주사 가능한 수평주사선수의 제약을 해결하기 위하여 주사전극 및 공통전극에 인가되는 방전유지펄스들의 사이를 어드레스 타임 슬랏으로 정하고, 이 어드레스 타임 슬랏 기간에 복수개의 데이터 펄스를 인가하며, 이 데이터 펄스의 개수 만큼의 공통전극들을 각각 하나의 공통전극군으로 결선하여 구동하는 방법을 사용한다. 이와 같은 방전유지 병행 구동 방법에 따르면, 예를들어 8 비트 계조에서 주사선수가 1000 라인 까지 증가하는 경우에도 어드레스와 방전유지 병행 구동 방법을 사용하는 것이 가능하게 된다.

Claims (36)

  1. 서로 대향하는 두 기판의 일측 대향면 상에 서로 평행한 제1전극 및 제2전극의 전극쌍들이 스트라이프 상으로 k 개 배치되고, 상기 두 기판의 타측 대향면 상에 상기 제1전극 및 제2전극의 전극쌍들과 교차하는 방향의 스트라이프 상으로 n 개 배치된 k x n 매트릭스 AC형 플라즈마 표시 패널에 있어서,
    상기 제1전극 및 제2전극의 전극쌍에서 상기 제2전극들을 m 개씩 묶어 a개의 공통 결선군을 만들고, 상기 제1전극들은 각각 개별적으로 설치된 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  2. 제1항에 있어서,
    상기 제1전극 및 제2전극의 전극쌍들의 총수 k = m×a 인 관계가 성립하는 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  3. 제1항에 있어서,
    상기 a 개의 공통전극군에서 동일한 순서로 각각 하나씩의 전극을 취하여 공통 결선함으로써 m개의 공통결선군을 형성한 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  4. 서로 대향하는 두 기판의 일측 대향면 상에 서로 평행한 제1전극 및 제2전극의 전극쌍들이 스트라이프 상으로 k 개 배치되고, 상기 두 기판의 타측 대향면 상에 상기 제1전극 및 제2전극의 전극쌍들과 교차하는 방향의 스트라이프 상으로 제3전극이 n 개 배치된 k x n 매트릭스 AC형 플라즈마 표시 패널에서, 상기 제1전극 및 제2전극의 전극쌍에서 상기 제2전극들을 m 개씩 묶어 a개의 공통 결선군을 만들고, 상기 제1전극들은 각각 개별적으로 설치하고, 상기 제2전극으로 결선된 전극을 공통전극이라하고, 상기 개별적으로 설치된 제1전극들을 주사전극이라고 할 때, 하나의 수평동기시간을 복수개의 기간으로 나누어 각각 다른 개수의 방전유지펄스들을 순차적으로 인가하여 상기 복수의 기간을 선택적으로 발광시켜 상기 제1전극 및 제2전극 별로 계조를 구현하여 한 프레임의 화상을 구동하는 AC형 플라즈마 표시 패널의 구동 방법에 있어서,
    (가) 상기 방전유지펄스의 비인가 기간에 어드레스 타임 슬롯 기간을 설정하고, 상기 각 어드레스 타임 슬롯 기간 동안 어드레스 전극에 복수개의 데이타 펄스를 인가하는 단계; 및
    (나) 상기 각 복수개의 데이터 펄스에 상응되게 상기 공통전극군들을 하나씩 선택하여, 상기 선택된 공통전극군의 공통전극들과 쌍을 이루는 상기 각 주사전극들에 상기 복수개의 데이터 펄스 각각에 대응하는 주사 펄스를 순차로 인가하는 단계;를
    포함하는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  5. 제4항에 있어서,
    상기 어드레스 전극에는 설정된 기준 계조 비트 수와 동일한 개수의 상기 어드레스 타임 슬롯이 상기 각 수평동기시간에 대응하여 반복적으로 구비되고, 상기 각 어드레스 타임 슬롯에 대응하여 상기 각 주사전극들을 순차적으로 선택하고, 각각 선택된 주사전극의 계조 표시 기간들은 직전의 상기 선택된 주사 전극의 계조 표시 기간 보다 한 비트씩 선행하여 선택하는 것을 특징으로 하는 AC형 플라즈마 표시 패널의 구동 방법.
  6. 제4항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  7. 제4항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  8. 제4항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  9. 제4항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  10. 제4항에 있어서,
    상기 어드레스 타임 슬랏 기간에 상기 선택된 공통전극군에 장벽 전압을 인가하여 어드레스 효율을 높이는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  11. 제4항 내지 제11항 중 어느 한 항에 있어서,
    상기 데이타 펄스의 폭은 2㎲ 이하인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  12. 제4항에 있어서,
    상기 어드레스 타임 슬랏은 상기 공통전극과 주사전극에 인가되는 방전유지펄스와의 사이의 비인가 기간의 위상관계를 대칭되게 만들고 상기 두 방전유지펄스 비인가 기간 중 상기 주사전극에 인가되는 방전유지펄스를 기준으로 상기 주사 펄스 보다 선행하는 비인가 기간 혹은 상기 주사펄스 보다 뒤지는 비인가 기간에만 구비되는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  13. 제12항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  14. 제12항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  15. 제12항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  16. 제12항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  17. 제4항에 있어서,
    상기 어드레스 타임 슬랏은 상기 공통전극과 주사전극에 인가되는 방전유지펄스와의 사이의 비인가 기간의 위상관계를 대칭되게 만들고 상기 두 방전유지펄스 비인가 기간 중 상기 주사전극에 인가되는 방전유지펄스를 기준으로 상기 주사 펄스 보다 선행하는 비인가기간 및 상기 주사 펄스 보다 뒤지는 비인가 기간 모두에 구비되는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  18. 제17항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  19. 제17항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  20. 제17항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  21. 제17항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  22. 제4항에 있어서,
    상기 공통전극과 주사전극에 인가되는 방전유지펄스 사이의 위상 관계를 비대칭으로 하여 상기 방전유지펄스의 비인가기간이 긴쪽에 어드레스 타임 슬롯을 구비한 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  23. 제22항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  24. 제22항에 있어서,
    상기 복수개의 데이터 펄스는 부펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  25. 제22항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 정펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  26. 제22항에 있어서,
    상기 복수개의 데이터 펄스는 정펄스이고, 상기 방전유지펄스는 부펼스인 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  27. 제4항에 있어서,
    상기 어드레스 타임 슬랏 기간에 상기 선택된 공통전극군에 장벽 전압을 인가하여 어드레스 효율을 높이는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  28. 제4항에 있어서,
    상기 (가) 단계에 앞서서,
    상기 어드레스 기능을 수행하기 전에 상기 제1 및 제2전극쌍에 초기화 펄스를 인가하여 상기 제1 및 제2전극쌍 전체에 벽전하를 형성시키는 단계; 및
    상기 어드레스 전극과 상기 주사전극에 각각 어드레스 펄스 및 주사펄스를 선택적으로 인가하여 선택된 화소에만 벽전하를 소거하는 단계;를
    더 포함하는 것을 특징으로 하는 AC형 플라즈마 표시 패널의 구동 방법.
  29. 제28항에 있어서,
    상기 각 계조 표시 펄스 중 최종 방전유지펄스의 폭을 타 방전유지펄스의 폭 보다 상대적으로 좁게하여 벽전하를 형성하지 않게함으로써, 이전의 계조 표시 기간에 생성된 벽전하를 소거하도록 하는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  30. 제29항에 있어서,
    상기 표시방전유지펄스의 최종 펄스는 펄스 폭이 2㎲보다 작은 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  31. 제28항에 있어서,
    각 계조 표시 기간 중 최종 방전유지펄스 뒤에 100μsec 이하의 기간을 두어 벽전하를 자연 감소를 시키는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  32. 제4항에 있어서,
    상기 (가) 단계에 앞서서,
    상기 어드레스 기능을 수행하기 전에 상기 제1 및 제2전극쌍에 초기화 펄스를 인가하여 상기 제1 및 제2전극쌍 전체에 벽전하를 소거하는 단계; 및
    상기 어드레스 전극과 상기 주사전극에 각각 데이타 펄스 및 주사펄스를 선택적으로 인가하여 선택된 화소에만 벽전하를 형성시키는 단계;를
    더 포함하는 것을 특징으로 하는 AC형 플라즈마 표시 패널의 구동 방법.
  33. (초기화단계)
    제32항에 있어서,
    상기 각 계조 표시 펄스 중 최종 방전유지펄스의 폭을 타 방전유지펄스의 폭 보다 상대적으로 좁게하여 벽전하를 형성하지 않게함으로써, 직전의 계조 표시 기간에 생성된 벽전하를 소거하도록 하는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  34. 제33항에 있어서,
    상기 최종 방전유지펄스는 폭이 2㎲ 보다 작은 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  35. 제33항에 있어서,
    각 계조 표시 기간 중 최종 방전유지펄스 뒤에 100μsec 이하의 기간을 두어 벽전하를 자연 감소를 시키는 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
  36. 제4항에 있어서,
    상기 어드레스 타임 슬롯과 상기 어드레스 타임 슬롯에 인가되는 복수개의 데이터 펄스를 무효화시키는 휴지 슬롯을 교대교대로 구비하되, 상기 휴지 슬롯은 상기 공통전극에 인가되는 초기화 펄스 기간에 구비하여 상기 어드레스 타임 슬롯에 인가된 어드레스 펄스와 동시에 인가되지 않도록 한 것을 특징으로하는 AC형 플라즈마 표시 패널의 구동 방법.
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