[go: up one dir, main page]

KR100205523B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

박막트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR100205523B1
KR100205523B1 KR1019960010429A KR19960010429A KR100205523B1 KR 100205523 B1 KR100205523 B1 KR 100205523B1 KR 1019960010429 A KR1019960010429 A KR 1019960010429A KR 19960010429 A KR19960010429 A KR 19960010429A KR 100205523 B1 KR100205523 B1 KR 100205523B1
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor layer
region
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960010429A
Other languages
English (en)
Other versions
KR970072491A (ko
Inventor
하용민
Original Assignee
구자홍
엘지전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자주식회사 filed Critical 구자홍
Priority to KR1019960010429A priority Critical patent/KR100205523B1/ko
Publication of KR970072491A publication Critical patent/KR970072491A/ko
Application granted granted Critical
Publication of KR100205523B1 publication Critical patent/KR100205523B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Landscapes

  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 다결정 실리콘 트랜지스터의 누설전류를 감소시키면서 온 전류 감소의 문제 및 소자의 안정성을 향상시킨다. 또한 박막트랜지스터의 소오스 및 드레인 영역과 채널 사이의 오프셋 영역을 두고 절연막을 두고, 소오스 전극 및 드레인 전극과 같은 물질로 같은 층에 게이트 전극과 콘택하여 오프셋 영역을 덮는 별도의 전극의 형성한 구조를 특징으로 한다.

Description

박막트랜지스터 및 그 제조방법
제1도는 종래 일반적인 박막트랜지스터의 단면도.
제2도는 박막트랜지스터의 게이트 전압에 대한 드레인 전류의 변화를 나타낸 특성도.
제3도는 종래의 오프셋 영역을 가지는 박막트랜지스터의 단면도.
제4도는 오프셋 길이의 변화에 따른 박막트랜지스터의 게이트 전압에 대한 드레인 전류의 변화를 나타낸 특성도.
제5도는 본 발명의 일 실시예인 박막트랜지스터의 레이아웃.
제6도는 본 발명의 다른 실시예인 박막트랜지스터의 레이아웃.
제7도는 제5도의 구조를 가지는 본 발명의 박막트랜지스터의 제조 방법의 공정단면도.
제8도는 제6도의 구조를 가지는 본 발명의 박막트랜지스터의 제조 방법의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 20, 30, 40 : 기판 11, 21, 31, 41 : 활성층
11a, 21a, 31a, 41a : 소오스 영역 11b, 21b, 31b, 41b : 드레인 영역
11c, 21c, 31c, 41c : 채널 영역 12, 22, 32, 42 : 게이트 절연막
13, 23, 33, 43 : 게이트 전극 14, 24, 34, 44 : 층간 절연막
15, 25, 35, 45.: 소오스 전극 16, 26, 36, 46 : 드레인 전극
27 : 불순물이 도핑되지 않은 영역 (오프셋 영역)
33' : 게이트 전극 배선 38, 48 : 제3전극
49 : 불순물 영역
본 발명은 박막트랜지스터(TFT : Thin Film Transistor)에 관한 것으로 특히 온 전류(on current) 감소 및 소자의 안정성 감소를 최소화하면서 누설전류(leakage current)를 억제하기에 적당하도록 한 박막트랜지스터 및 그 제조 방법에 관한 것이다.
박막트랜지스터는 능동 구동 방식의 박막트랜지스터-액정표시장치(AMLCD : Active Matrix Liquid Crystal Device)의 픽셀(pixel : picture element)용 스위치 소자로서 사용되거나, 에스램(SRAM : Static Random Access Memory)의 셀에 있어서 부하용 모스 트랜지스터로 사용되는데, 현재 능동 구동 방식의 박막트랜지스터-액정표시장치의 픽셀용 스위치 소자로는 비정절 실리콘 박막트랜지스터(Amorphous Silicon TFT)가 주로 사용되고 있지만, 비정질 실리콘에 비하여 전자이동도가 높은 다결정 실리콘(poly-crystalline Silicon)을 이용한 다결정실리콘 박막트랜지스터로의 대체 가능성이 크다.
일반적인 다결정 실리콘 박막트랜지스터로는 제1도에 단면이 도시된 코플라나(coplanar) 구조의 상위게이트(top gate)를 가지는 박막트랜지스터가 많이 사용되고 있는데, 기판(10)상에 도상(島狀)으로 형성된 다결정실리콘 박막인 활성층(11)이 있고, 활성층(11)과 기판(10)전면에 형성된 게이트 절연막(12)을 사이에 두고 패턴 형성된 게이트 전극(13)이 있다. 활성층(11)은 게이트에 중첩되지 않은 영역에 소오스/ 드레인 영역((11a)(11b)이 형성되어 있고, 두 영역 사이에 채널영역(11c)을 가진다.
게이트 전극(13) 및 노출된 활성층(11)과 기판(10) 위에 형성된 층간 절연막(14)과 게이트 절연막(12)에 콘택홀(contact hole)들이 형성되어 있고, 이를 통하여 소오스/ 드레인 영역((11a)(11b)과 각각 연결 형성된 소오스/ 드레인 전극((15)(16)을 가진다.
제2도는 제1도의 구조를 가진 n채널-다결정실리콘 박막트랜지스터의 전형적인 게이트 전압에 따른 드레인 전류 특성도이다.
게이트 전압이 양(+)일 때(on 상태)의 드레인 전류는 드레인-소오스간 전압의 크기에 관계없이 기존의 비정절 실리콘 박막트랜지스터(a-Si:H-TFT)보다 수십에서 수백배 크지만, 게이트 전압이 음(-)일 때 (off 상태)의 드레인 전류(누설전류 : leakage current) 또한 게이트 전압이 (-)방향으로 증가함에 따라 지수함수적으로 증가하는데, 드레인-소오스간 전압이 클수록 증가의 정도는 더욱 크다. 이와 같이, 종래의 다결정실리콘 박막트랜지스터는 오프 상태에서 큰 드레인 전류가 흘러 스위치 소자로 부적합하다.
이 누설전류는 트랜지스터가 오프(off) 상태일 때, 채널영역(11c)과 드레인 영역(n+)(11b)과의 접합(junction)에서 강한 전계가 형성되고, 다결정실리콘 박박에 존재하는 트랩(trap)을 통하여 터널링(tunneling) 효과가 생겨 전류가 발생되는 것이다.
제3도는 큰 누설전류의 문제를 해결하기 위하여 제안된 종래 기술로서 오프셋 영역(offset region)을 가지는 다결정실리콘 박막트랜지스터의 단면도이다.
종래의 오프셋 영역을 가지는 다결정실리콘 박막트랜지스터의 구조는 제3도와 같이, 제1도의 다결정실리콘 박막트랜지스터와 전체적으로 유사하나, 활성층(21)의 채널영역(21c)과 소오스/드레인 영역(21a)(21b)사이에 불순물이 도핑되지 않은 영역 즉 오프셋 영역(27)을 가짐을 구조적 특징으로 한다.
제4도는 제3도의 오프셋 영역(27)의 길이에 따른 박막트랜지스터의 게이트 전압에 대한 드레인 전류 특성도로서, 오프셋 영역(27)의 길이(Loff)가 0.5㎛와 1㎛일 때, 누설전류가 억제됨을 볼 수 있다. 하지만, 온 상태의 드레인 전류 역시 감소된다.
그래서, 이와는 달리, 오프셋 영역에 소오스/드레인 영역과 같은 도전형의 불순물이 저농도로 도핑된 영역(n-)(LDD영역 : lightly doped drain region)을 형성하여, 드레인 영역의 전계(electric field)를 약화시켜서 누설전류를 감소시키는 기술도 제안된 바 있다.
그러나, 종래의 오프셋 영역을 가지는 박막트랜지스터는 통상적인 포토 얼라인먼트(photo alignment)를 이용하여 소자를 제조할 경우, 오프셋 길이를 필요한 크기보다 여유를 두어야 하는데, 제4도의 특성도에서 보이는 바와 같이, 오프셋 영역의 길이가 0.5㎛일 때 비하여 1㎛일 때 온 상태의 드레인 전류의 크게 감소한다. 이와 같이, 오프셋 영역의 길이에 따른 온 상태에서의 드레인 전류의 변화가 심하기 때문에 충분한 전류구동을 위해서는 소자의 크기(채널 폭 등)를 증가시켜야 하고, 이는 주 이용분야인 액정표시장치의 픽셀용 스위치로 사용될 경우, 개구율을 저하시키고 화질을 떨어뜨리는 요소로 작용한다. 또한, 오프 상태에서 오프셋 영역에 캐리어가 트래핑(trapping)되어서 소자가 온이 되더라도 회복되지 않아 문턱전압과 온상태의 드레인 전류를 변하게 하여, 시간이 지남에 따라 소자가 열화되는 문제점을 가진다.
한편, 종래의 LDD 영역을 가지는 다결정실리콘 박막트랜지스터는 오프셋 영역을 가지는 다결정실리콘 박막트랜지스터에서와 같은 문제점을 개선할 수 있지만, 소자 제조시 불순물의 농도를 정확하게 제어할 수 있는 이온 주입기가 필요하게 된다. 더구나, 액정표시장치의 픽셀용 스위치 소자로서 이와 같은 박막트랜지스터를 제조할 경우 저온 공정은 필수적인데, 저온 공정에서는 이온 도핑을 주로 이용하는데, 메스 세퍼레이션(mass separation)을 하지 않기 때문에 불순물 농도의 정확한 제어가 더욱 어려운 문제점을 가지고 있다.
본 발명은 누설전류를 감소하면서, 온 전류를 감소시키지 않고, 소자의 안정성을 증가시키기 위한 구조의 다결정실리콘 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명은 기판 상에 하나 이상의 불순물 영역을 가지며 도상으로 형성된 반도체층과, 반도체층의 일부영역과 제1절연층을 사이에 두고 중첩되게 형성된 적어도 하나 이상의 제1전극과, 반도체층의 불순물 영역과 연결된 하나 이상의 제2전극을 포함하여 이루어지며, 불순물 영역과 반도체층의 일부영역 사이에 적어도 하나 이상의 불순물이 도핑되지 않은 영역을 가지는 박막트랜지스터에 있어서, 제1전극의 상부에 절연되어 형성되되, 적어도 하나 이상의 콘택홀을 통하여 상기 제1전극과 연결되며, 상기 제2전극과 절연된 제3전극을 부가 형성한 것이 특징인 박막트랜지스터이다.
또한 본 발명은 이와 같은 본 발명의 박막트랜지스터의 제조 방법으로 , 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 기판과 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 반도체층 일부영역에 중첩되도록 제1절연막 표면에 도전물질로 제1전극을 형성하는 단계와, 제1전극의 노출된 표면에 이온 도핑 차폐막를 형성하고, 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 이온 도핑 차폐막을 제거하고, 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 불순물 영역 상부의 제2절연막 및 제1절연막에 콘택홀을 형성하고, 동시에 제1전극 상부의 제2절연막에 콘택홀을 형성하는 단계와, 콘택홀을 불순물 영역과 연결되는 제2전극을 형성하고, 동시에 상기 콘택홀을 통하여 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명은 또다른 박막트랜지스터 제조 방법으로, 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 기판과 상기 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 반도체층 일부영역에 중첩되고, 반도체층과 중첩되지 않는 영역에서 서로 연결되도록 제1절연막 표면에 도전물질로 복수개의 제1전극을 형성하는 단계와, 이웃하는 두 제1전극사이의 일부 제1절연막이 노출되도록 이온 도핑 차폐막를 형성하고, 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 상기 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 이온 도핑 차폐막을 제거하고, 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 불순물 영역 상부의 제2절연막 및 제1절연막에 콘택홀을 형성하고, 동시에 상기 제1전극 상부의 제2절연막에 콘택홀을 형성하는 단계와, 콘택홀을 통하여 불순물 영역과 연결되는 적어도 하나 이상의 제2전극을 형성하고, 동시에 콘택홀을 통하여 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법이다.
제5도는 본 발명의 일 실시예의 레이아웃이다. 그리고, 제7도의 (f)는 이러한 레이아웃을 가지는 박막트랜지스터의 단면도를 도시한 것으로, 제5도의 절단선 Ⅰ-Ⅰ'를 따라 절단하여 본 것이다.
기판(30) 위에 도상의 다결정실리콘으로 형성한 도상 패턴의 활성층(31)이 있고, 그 상부에 제1절연막인 게이트 절연막(32)을 사이에 두고 서로 일부영역이 중첩되는 제1전극인 게이트 전극(33)이 있다. 게이트 전극은 반도체층과 중첩되지 않는 부위에서 게이트 전극 배선(33')에 연결되어 있다.
또한, 활성층(31)은 게이트 전극(33)과 중첩되며 불순물이 도핑되지 않은 채널영역(31c)과 채널영역(31c)의 양측에 게이트 전극(33)과 중첩되지 않으며 불순물이 도핑되지 않은 영역인 오프셋 영역(37)이 있고, 오프셋 영역의 일측에 불순물 영역인 소오스 및 드레인 영역(31a)(31b)이 형성되어 있다.
게이트 전극(33) 및 게이트 전극 배선(33') 위에는 제2절연막인 층간절연막(34)이 있고, 이 층간 절연막(34)에는 게이트 전극 배선(33') 영역에 콘택홀이 형성되어 있으며, 활성층(31)의 소오스 및 드레인 영역(31a)(31b) 상부의 층간 절연막(34)과 게이트 절연막(32)에 콘택홀이 형성되어 있다.
층간 절연막(34) 위에 제2전극인 소오스 전극(35)과 드레인 전극(36)이 각각 콘택홀을 통하여 소오스 영역과 드레인 영역에 연결되어 있다.
또한, 층간 절연막(34) 위에 제3전극(38)이 형성되어 있는데, 이는 콘택홀을 통하여 게이트 전극(33)에 연결되며 게이트 전극(33) 및 오프셋 영역(37)을 덮도록 형성되어 있다.
제6도는 본 발명의 일 실시예의 레이아웃이다. 그리고, 제8도의 (f)는 이러한 레이아웃을 가지는 박막트랜지스터의 단면도를 도시한 것으로, 제6도의 절단선 Ⅱ-Ⅱ'를 따라 절단하여 본 것이다.
제5도에 예시한 박막트랜지스터와 기본적인 구성은 같으나, 게이트 전극(43)을 두개로 형성하여 채널영역(41c)이 두곳에서 나타나며, 오프셋 영역을 두 게이트 전극(43)의 사이 영역의 활성층(41)에 형성한 것으로, 오프셋 영역을 두 개로 분리하여 그 사이에 또다른 불순물 영역(41d)을 형성하였다. 따라서, 활성층은 소오스 영역(41a)-채널영역(41c)-오프셋 영역(47)-불순물 영역(41d)-오프셋 영역(47)-드레인 영역(41b)의 구조를 가진다.
또한, 제3전극(48)은 두 게이트 전극(43)에 일부만 중첩되도록 형성하고, 오프셋 영역(47)을 전부 덮도록 형성하였다.
제7도는 제5도에 예시한 본 발명의 일 실시예인 박막트랜지스터 제조 방법의 각 단계를 설명하기 위한 공정도이다.
먼저, 제7도의 (a)와 같이, 기판(30)상에 다결정 실리콘을 400∼1000Å정도로 얇게 적층한 후, 도상으로 패터닝하여 활성층(31)을 형성한다. 여기서, 다결정 실리콘은 비정질 실리콘을 증착한 후, 레이저 빔을 조사하여 결정화 시킬 수 도 있다.
다음으로, 제7도의 (b)와 같이, 활성층(31)과 기판(30)의 노출된 전 표면에 질화막 또는 산화막을 이용하여 단일 또는 이중구조의 게이트 절연막(32)을 형성한다.
다음으로, 제7도 (c)와 같이, 게이트 절연막(32)위에 알루미늄(Aℓ) 또는 크롬(Cr)과 같은 금속 또는 도핑된 다결정 실리콘 등의 도전물질을 적층한 후, 패터닝하여 활성층(31)과 일부영역에 중첩되도록 게이트 전극(33)을 형성한다. 이때, 도면에 도시되지 않았지만, 게이트 전극 배선을 함께 형성한다.
다음으로, 제7도의 (d)와 같이, 게이트 전극(33) 및 게이트 절연막(32)의 노출된 전표면에 산화막 또는 질화막과 같은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 게이트 전극(33) 양측 하부의 활성층이 일부 중첩되는 이온 도핑 차폐막(39)을 형성한 후, 고농도로 이온을 주입하여 불순물이 도핑되지 않은 오프셋 영역(37)과 불순물이 고농도로 도핑된 소오스 및 드레인 영역(31a)(31b)을 정의한다.
다음으로, 제7도의 (e)와 같이, 이온 주입으로 결정구조가 손상된 활성층(41)을 어닐링, 레이저 처리 등의 방법으로 활성화한 후, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 표면 위에 층간 절연막(44)을 형성한다. 이어서, 소오스 및 드레인 영역 상부의 층간 절연막(44)과 게이트 절연막(42)을 제거하여 콘택홀을 형성한다. 이 때, 도면에 도시되지 않았지만, 게이트 전극(43)상부의 층간 절연막을 일부 제거하여 콘택홀을 형성하는 작업을 동시에 수행한다.
다음으로, 제7도의 (f)와 같이, 기판 전면에 금속물질을 적층한 후, 소오스 전극(35) 및 드레인 전극(36)과 제3전극을 형성한다. 이때, 제3전극이 오프셋 영역(37)을 모두 덮을 수 있도록 패터닝한다.
이와 같은 일련의 제조 공정을 통하여 제5도와 같은 박막트랜지스터를 제조한다.
제8도는 제6도에 예시한 본 발명의 또다른 실시예인 게이트 전극이 두개인 박막트랜지스터 제조방법의 각 단계를 예시한 공정도이다.
먼저, 제8도의 (a)와 같이, 기판(40)상에 다결정 실리콘을 400∼1000Å정도로 얇게 적층한 후, 도상으로 패터닝하여 활성층(41)을 형성한다. 여기서, 다결정 실리콘은 비정질 실리콘을 증착한 후, 레이저 빔을 조사하여 결정화시킬 수 도 있다.
다음으로, 제8도의 (b)와 같이, 활성층(41)과 기판(40)의 노출된 전 표면에 질화막 또는 산화막을 이용하여 단일 또는 이중구조의 게이트 절연막(42)을 형성한다.
다음으로, 제8도 (c)와 같이, 게이트 절연막(42)위에 알루미늄(Aℓ) 또는 크롬(Cr)과 같은 금속 또는 도핑된 다결정 실리콘 등의 도전물질을 적층한 후, 패터닝하여 활성층(41)과 일부영역에 중첩되도록 두개의 게이트 전극(43)을 형성한다. 이때, 도면에 도시되지 않았지만, 게이트 전극 배선을 함께 형성하여 두 게이트 전극이 서로 연결되도록 한다.
다음으로, 제8도의 (d)와 같이, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 전표면에 산화막 또는 질화막과 같은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 두 게이트 전극(43) 사이의 활성층 일부와 중첩되는 이온 도핑 차폐막(49)을 형성한 후, 고농도로 이온을 주입하여 불순물이 도핑되지 않은 두개의 오프셋 영역(47)과 두 오프셋 영역 사이의 불순물 영역(41d)과, 불순물이 고농도로 도핑된 소오스 및 드레인 영역(41a)(41b)을 정의한다.
다음으로, 제8도의 (e)와 같이, 이온 주입으로 결정구조가 손상된 활성층(41)을 어닐링, 레이저 처리 등의 방법으로 활성화한 후, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 표면 위에 층간 절연막(44)을 형성한다. 이어서, 소오스 및 드레인 영역 상부의 층간 절연막(44)과 게이트 절연막(42)을 제거하여 콘택홀을 형성한다. 이 때, 도면에 도시되지 않았지만, 게이트 전극(43)상부의 층간 절연막을 일부 제거하여 콘택홀을 형성하는 작업을 동시에 수행한다.
다음으로, 제8도의 (f)와 같이, 기판 전면에 금속물질을 적층한 후, 소오스 전극(45) 및 드레인 전극(46)과 제3전극을 형성한다. 이때, 제3전극이 오프셋 영역(47)을 모두 덮으며, 두 게이트 전극(43)의 일부를 덮을 수 있도록 패터닝하는 등의 일련의 공정을 수행하여 박막트랜지스터를 제조한다.
한편, 오프셋 영역은 저농도의 불순물을 도핑하여 엘디디 영역을 가지는 박막트랜지스터의 구조에서도 적용할 수 있다.
이와 같이 설명한 본 발명의 박막트랜지스터는 제3전극과 오프셋 영역사이의 절연층의 두께가 게이트 절연막의 두께보다 두꺼우므로, 소자가 오프셋 영역상태일 때, 여기되는 캐리어의 농도가 낮아져서 필드에 의해 증가되는 누설전류를 감소시킬 수 있고, 소자가 온 상태일 때에는 게이트 전극 하부의 채널영역보다는 캐리어의 농도가 낮지만 오프셋 영역에서의 저항을 감소시키는 역할을 하여 박막트랜지스터의 구동전류가 증가하게 되어 온상태의 드레인 전류 감소의 문제를 해결할 수 있다. 그리고, 본 발명의 박막트랜지스터는 제5도나 제6도의 실시예에서와 같이, 게이트 전극과 제3전극간의 콘택을 활성층 바깥에서 형성할 경우, 작은 크기의 소자에 적용이 가능하다.

Claims (13)

  1. 기판 상에 하나 이상의 불순물 영역을 가지며 도상으로 형성된 반도체층과, 상기 반도체층의 일부영역과 제1절연층을 사이에 두고 중첩되게 형성된 적어도 하나 이상의 제1전극과, 상기 반도체층의 불순물 영역과 연결된 하나 이상의 제2전극을 포함하여 이루어지며, 상기 불순물 영역과 상기 반도체층의 일부영역 사이에 적어도 하나 이상의 불순물이 도핑되지 않은 영역을 가지는 박막트랜지스터에 있어서, 상기 제1전극의 상부에 절연되어 형성되되, 적어도 하나 이상의 콘택홀을 통하여 상기 제1전극과 연결되며, 상기 제2전극과 절연된 제3전극을 부가 형성한 것이 특징인 박막트랜지스터.
  2. 제1항에 있어서, 상기 박막트랜지스터는 기판 상에 채널영역과 복수개의 불순문 영역과, 상기 채널 영역과 상기 불순물 영역사이에 불순물이 도핑하지 않은 영역을 가지는 도상의 반도체층과, 상기 반도체층과 상기 기판위에 형성된 제1절연층과, 상기 반도체층의 채널 영역의 중첩되도록, 상기 제1절연층 위에 형성된 제1전극과, 상기 제1전극과 상기 제1절연층 위에 형성된 제2절연층과, 상기 제1절연층과 상기 제2절연층에 거쳐 형성된 하나 이상의 콘택홀을 통하여 상기 반도체층의 복수개의 불순물 영역에 연결되는 복수개의 제2전극과, 상기 제2절연층에 형성된 하나 이상의 콘택홀을 통하여 상기 제1전극과 연결된 제3전극을 포함하여 이루어진 박막트랜지스터.
  3. 제2항에 있어서, 상기 제3전극이 상기 제2전극과 동일물질로 동일층에 형성된 것을 특징으로 하는 박막트랜지스터.
  4. 제2항에 있어서, 상기 제3전극이 상기 불순물이 도핑되지 않은 영역을 덮도록 형성된 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서, 상기 박막트랜지스터는 기판 상에 형성되어 복수개의 채널영역과 상기 채널영역의 양쪽에 형성된 복수개의 불순물영역과, 상기 채널영역과 상기 불순물 영역사이에 적어도 하나 이상의 불순물이 도핑되지 않은 영역을 가지는 도상의 반도체층과, 상기 반도체층과 상기 기판위에 형성된 제1절연층과, 상기 반도체층의 일부영역과 중첩되고, 상기 반도체층과 중첩되지 않는 영역에서 서로 연결되도록 상기 제1절연층 위에 형성된 적어도 하나이상의 제1전극과, 상기 제1전극과 상기 제1절연층 위에 형성된 제2절연층과, 상기 불순물 영역에 대응하여 연결된 적어도 하나 이상의 제2전극과, 상기 제2절연층에 형성된 하나 이상의 콘택홀을 통하여 상기 제1전극과 연결된 제3전극을 포함하여 이루어진 박막트랜지스터.
  6. 제5항에 있어서, 상기 제3전극이 상기 제2전극과 동일물질로 동일층에 형성된 것을 특징으로 하는 박막트랜지스터.
  7. 제5항에 있어서, 상기 제3전극이 상기 불순물이 도핑되지 않은 영역을 덮도록 형성된 것을 특징으로 하는 박막트랜지스터.
  8. 박막트랜지스터 제조 방법에 있어서, 1) 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 2) 상기 기판과 상기 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 3) 상기 반도체층 일부영역에 중첩되도록 제1절연막 표면에 도전물질로 제1전극을 형성하는 단계와, 4) 상기 제1전극의 노출된 표면에 이온 도핑 차폐막를 형성하고, 상기 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 상기 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 5) 상기 이온 도핑 차폐막을 제거하고, 상기 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 6) 상기 불순물 영역 상부의 제2절연막 및 제1절연막에 제1콘택홀을 형성하고, 동시에 상기 제1전극 상부의 제2절연막에 제2콘택홀을 형성하는 단계와, 7) 상기 제1콘택홀을 통하여 불순물 영역과 연결되는 제2전극을 형성하고, 동시에 상기 제2콘택홀을 통하여 상기 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법.
  9. 제8항에 있어서, 4)단계에서 상기 이온 도핑 차폐막은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제8항에 있어서, 7)단계에서 상기 제3전극을 형성할 때, 상기 반도체층의 불순물이 도핑되지 않은 영역을 전부 덮도록 형성하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  11. 박막트랜지스터 제조 방법에 있어서, 1) 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 2) 상기 기판과 상기 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 3) 상기 반도체층 일부영역에 중첩되고 상기 반도체층과 중첩되지 않는 영역에서 서로 연결되도록 제1절연막 표면에 도전물질로 적어도 하나이상의 제1전극을 형성하는 단계와, 4) 상기 이웃하는 두 제1전극사이의 일부 제1절연막이 노출되도록 이온 도핑 차폐막를 형성하고, 상기 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 상기 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 5) 상기 이온 도핑 차폐막을 제거하고, 상기 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 6) 상기 불순물 영역 상부의 제2절연막 및 제1절연막에 제1콘택홀을 형성하고, 동시에 상기 제1전극 상부의 제2절연막에 제2콘택홀을 형성하는 단계와, 7) 상기 제1콘택홀을 통하여 불순물 영역과 연결되는 적어도 하나 이상의 제2전극을 형성하고, 동시에 상기 제2콘택홀을 통하여 상기 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법.
  12. 제11항에 있어서, 4)단계에서 상기 이온 도핑 차폐막은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  13. 제11항에 있어서, 7)단계에서, 상기 제3전극을 형성할 때, 상기 반도체층의 불순물이 도핑되지 않은 영역을 전부 덮도록 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
KR1019960010429A 1996-04-08 1996-04-08 박막트랜지스터 및 그 제조방법 Expired - Fee Related KR100205523B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960010429A KR100205523B1 (ko) 1996-04-08 1996-04-08 박막트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960010429A KR100205523B1 (ko) 1996-04-08 1996-04-08 박막트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR970072491A KR970072491A (ko) 1997-11-07
KR100205523B1 true KR100205523B1 (ko) 1999-07-01

Family

ID=19455217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960010429A Expired - Fee Related KR100205523B1 (ko) 1996-04-08 1996-04-08 박막트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100205523B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101056428B1 (ko) 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법

Also Published As

Publication number Publication date
KR970072491A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
KR100485531B1 (ko) 다결정 실리콘 박막트랜지스터와 그 제조방법
KR100509662B1 (ko) 액티브 매트릭스형 디스플레이장치 및 그 제조방법 및 반도체장치의 제조방법
KR100307456B1 (ko) 박막 트랜지스터의 제조 방법
US10468533B2 (en) Semiconductor device and method for manufacturing same
KR100219117B1 (ko) 박막트랜지스터 액정표시장치 및 그 제조방법
KR100831881B1 (ko) 박막 반도체 장치
JP5442228B2 (ja) 表示装置及び表示装置の製造方法
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
JPH10256554A (ja) 薄膜トランジスタ及びその製造方法
US6562667B1 (en) TFT for LCD device and fabrication method thereof
JPH06314787A (ja) 薄膜半導体装置およびその作製方法
KR100205523B1 (ko) 박막트랜지스터 및 그 제조방법
JP2010034139A (ja) 薄膜トランジスタおよびその製造方法
KR100486717B1 (ko) 액정표시장치및그제조방법
JPH05275701A (ja) 薄膜トランジスタ
KR100635067B1 (ko) 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법
KR0179066B1 (ko) 박막트랜지스터 및 그 제조방법
KR100569736B1 (ko) 액정 표시 장치 및 그 제조 방법
KR100543017B1 (ko) 박막트랜지스터
JPH07326763A (ja) 薄膜トランジスタおよび液晶表示装置
JPH09270518A (ja) 表示装置
JP4342191B2 (ja) 薄膜トランジスタを備えた装置及びその製造方法
JP3788022B2 (ja) 薄膜トランジスタおよびその製造方法
KR0142784B1 (ko) 박막트랜지스터 및 그 제조방법
KR100205521B1 (ko) 박막트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960408

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19960408

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981231

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990402

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990403

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020329

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030328

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040401

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050329

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060331

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20070402

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20070402

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20090310