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KR0178980B1 - 보호회로가 제공된 반도체 장치 - Google Patents

보호회로가 제공된 반도체 장치 Download PDF

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Publication number
KR0178980B1
KR0178980B1 KR1019900003019A KR900003019A KR0178980B1 KR 0178980 B1 KR0178980 B1 KR 0178980B1 KR 1019900003019 A KR1019900003019 A KR 1019900003019A KR 900003019 A KR900003019 A KR 900003019A KR 0178980 B1 KR0178980 B1 KR 0178980B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor device
active region
protection element
junction
Prior art date
Application number
KR1019900003019A
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English (en)
Other versions
KR900015315A (ko
Inventor
요한네스 반 루젠달 레오나르두스
데 베르트 레이니에르
Original Assignee
프레데릭 얀 스미트
엔. 브이. 필립스 글로아이펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프레데릭 얀 스미트, 엔. 브이. 필립스 글로아이펜파브리켄 filed Critical 프레데릭 얀 스미트
Publication of KR900015315A publication Critical patent/KR900015315A/ko
Application granted granted Critical
Publication of KR0178980B1 publication Critical patent/KR0178980B1/ko

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Abstract

본 발명은 제1접속 도선(61)을 통해 제1접촉 영역에 접속되어 있는 집적 회로에 관한 것이다. 상기 제1접속 도선(61)과 제2접속 도선(63)사이에, 특히 정전기 방전으로부터 상기 회로를 보호하는 보호 소자(8)가 접속되어 있다. 상기 보호 소자(8)는 금속 실리사이드(15)로 덮여 있고 반도체 몸체(10)의 인접부와 pn 접합(86)을 형성하고 있는 액티브 영역(81)을 구비하고 있다. 상기 금속 실리사이드(15)상에서, 상기 액티브 영역(81)에 전극(16)이 제공되어 있고, 이를 통해 영역(81)이 상기 제1접속 도선(61)에 접속되어 있다. 상기 집적 회로에서 금속 실리사이드의 사용은 많은 이점을 가지고 있지만, 상기 보호 소자에서 상기 금속 실리사이드는 매우 낮은 신뢰도를 야기하는 것으로 발견되었다. 본 발명의 목적은 제조 공정을 수정할 필요 없이 상기 단점을 해소하는데 목적이 있다. 본 발명에 따라, 상기 pn 접합에서의 전류 분포의 균일성을 개선하기 위해서, 상기 전극(16)과 상기 pn 접합(86)사이에서 저항 소자(9,91,92)가 상기 보호 소자(8)와 직렬로 이 보호 소자(8)의 액티브 영역에 직접 접속되어 있고, 상기 저항 소자의 폭은 상기 액티브 영역(81)의 폭과 실질적으로 동일하다. 이러한 저항 소자는 상기 집적 회로를 제조하는 공정에서 전반적으로 실현될 수 있다.

Description

보호 회로가 제공된 반도체 장치
제1도는 보호 소자가 설치된 종래의 반도체 장치의 전기적 등가 회로도.
제2도는 제1도의 CMOS 인버터의 단면도.
제3도는 제1도의 보호 소자의 일실시예에 대한 단면도.
제4도는 제3도의 보호 소자를 통해 흐르는 전류와 보호 소자의 양단 전압간의 관계를 보인 도면.
제5도는 제3도의 보호 소자의 표면에 평행한 단면도.
제6도는 본 발명에 따른 반도체 장치의 제1실시예의 단면도.
제7a도 내지 제13b도는 제6도의 반도체 장치를 연속 제조 단계로 보인 단면도.
제14도는 본 발명에 따른 반도체 장치의 제2실시예를 보인 평면도.
제15도는 제14도의 라인(XV-XV)으로 표시된 부분의 단면도.
제16도 내지 제19도는 제14도 및 제15도의 반도체 장치를 연속 제조 단계로 보인 단면도.
제20도는 본 발명에 따른 반도체 장치의 제3실시예에 대한 평면도.
제21도는 제20도의 라인(XXI-XXI)으로 표시된 부분의 단면도.
제22도 내지 제25도는 제20도 및 제21도의 반도체 장치를 연속 제조 단계로 보인 단면도.
제26도는 본 발명에 따른 반도체 장치의 제4실시예에 대한 도면.
제27도는 본 발명에 따른 반도체 장치의 제5실시예에 대한 전기적 등가 회로도.
제28도는 본 발명에 따른 반도체 장치의 제6실시예를 보인 도면.
* 도면의 주요부분에 대한 부호의 설명
4, 5 : 전계 효과 트랜지스터 8 : 보호 소자
본 발명은 적어도 하나의 트랜지스터를 가지고 있는 집적 회로가 제공된 반도체 몸체를 구비하고 있는 반도체 장치에 관한 것으로, 이 반도체 장치는 상기 반도체 몸체에 위치되어, 금속 실리사이드로 덮여 있는 영역을 구비하고 있으며, 상기 집적 회로는 제1접속 도선을 통해 접촉 표면에 접속되어 있고, 보호 소자가 상기 제1접속 도선과 제2접속 도선사이에 접속되어 있으며, 이때 상기 보호 소자는 반도체 몸체에 위치해 있는 액티브 영역을 포함하고 있고, 이 액티브 영역은 상기 반도체 몸체의 인접부와 함께 pn 접합을 형성하고 있고, 반도체 몸체 표면에서 금속 실리사이드층으로 덮여 있으며, 전극을 통해 제1접속 도선에 접속되어 있다.
상기 보호 소자는 상기 제1접속 도선측의 전압이 상기 보호 소자에 관련된 주어진 임계값을 초과할 때 상기 제2접속 도선측에 양호한 도통 전류 경로를 제공해야 한다. 이 임계값은 상기 집적 회로가 손상되지 않도록 선택되어야 한다. 상기 전압이 안전한 값으로 떨어지면, 상기 보호 소자는 원래의 비도통 상태로 다시 복귀한다. 이러한 보호를 위해, 예컨대, 입력 라인, 출력 라인 또는 공급 라인과 같은 상기 반도체 장치의 여러 종류의 접속 도선을 사용할 수 있다.
상기 보호 소자는 특히 상기 집적 회로를 정전기 방전으로부터 보호한다. 완성된 생산품에서, 이러한 방전은, 예컨대, 인체와 같이 정전기적으로 충전된 몸체가 접속 도선에 접속되어 있는 상기 반도체 장치의 접속 핀과 접촉할 때 발생한다. 이러한 경우에, 정전기 방전이 발생하면, 전압이 수천에서 수만 볼트까지 증가할 수 있다. 일반적으로, 이 전압의 일부라도 상기 접속 도선에 접속된 상기 회로에 상당한 손상을 입히기에 충분하다. 하지만, 제조 동안에 이미 상기 반도체 장치는 예컨대, 반도체 장치의 환경과의 마찰로 인한 정전기에 의해서 회복 불능의 상태로 손상될 수 있다.
특히, MOS-IC는 정전기 방전에 민감하다. 기존의 IC에 사용되는 게이트 절연체는 얇으며, 이에 따라 대략 20 내지 80V의 전압에서도 파괴될 수 있다. 하지만, 바이폴라 IC는, 예컨대, 400V 정도의 보다 높은 전압에서 손상될 수 있다. 후자의 경우에, 상기 손상은 종종 방전과 관련된 돌입 전류 펄스에 의한 베이스-에미터 접합의 손상 때문이다. pn 접합의 영역에서는, 반도체 재료가 국부적으로 재결정화 될 수 있을 정도의 열이 소모될 수 있다. 이에 따라, 상기 pn 접합에는 영구적으로 약한 스폿(spot)이 종종 생긴다.
집적 회로와 이 집적 회로에 사용되는 기술이 진보됨에 따라, 점진적으로 높아지는 요건이 패킹 밀도에 부과되고, 결과적으로 치수의 점차적인 감소가 요구되고 있다. 반도체 장치의 치수가 감소함에 따라, 정전기 방전에 대한 민감성이 증가한다. 따라서, 정전기 방전의 불리한 결과를 충분히 방지할 수 있는 효율적인 보호 소자를 상기 회로의 접속 도선에 제공하는 것이 보다 중요하다.
정상적인 동작 중에, 상기 보호 소자는 회로의 동작에 악영향을 미치지 않아야 한다. 이는 특히 이 경우에 상기 보호 소자는 전류를 운반해서도 안되고 가능한한 누설 전류가 작아야함을 의미한다. 하지만, 임계값을 초과하는 매우 높은 전압이 상기 접속 도선에서 발생하면, 상기 보호 소자는 가능한 한 신속하게 제2접촉 영역에 양호한 도통 전류 경로를 제공하여, 방출된 전하가 이 경로를 따라 신속히 소모됨으로써 회로의 손상을 피해야 한다.
이들 2가지 요건을 만족시키기 위해서, 상기 보호 소자에는 예컨대, 상기 회로의 정상 동작중에 역방향으로 바이어스되는 pn 접합이 제공될 수도 있다. 통상적으로, 작은 누설 전류는 차치하더라도, 상기 보호 소자를 통해 전류가 흐를 수 없으므로 상기 회로의 동작에 악영향은 미치지 않는다. 하지만, 상기 pn 접합의 양단의 전압이 브레이크다운 전압을 초과하면, 애벌런치 브레이크다운이 발생할 수 있다. 이때, 상기 pn 접합은 양호한 도통 상태에 도달하며, 따라서 상기 전압이 다시 떨어질 때까지 상기 제2접촉 표면에 양호한 도통 전류 경로를 제공한다.
상기 브레이크다운 전압은 상기 pn 접합에 관련된, 특히 상기 pn 접합의 양쪽의 도핑 농도에 좌우되는 주어진 고정값을 가지고 있다. 이들 농도를 적절히 선택하면, 상기 브레이크다운 전압은 특징 한계치내에서 적절한 값으로 조절될 수 있으며, 이때 이 전압은 상기 보호 소자의 임계값을 구성한다. 만족할 수 있는 보호를 위해서, 상기 pn 접합은 상기 접속 도선측의 전압이 상기 회로를 손상시킬 수 있는 값까지 증가하기 전에 브레이크다운되도록 구성되어 있다. 브레이크 다운 동안에, 상기 보호 소자의 전류 밀도가 매우 높지 않으면, 상기 보호 소자는 나중에 상기 전압이 안전한 레벨로 떨어질 때 원래의 상태로 다시 복귀한다.
상기 보호 소자는 다이오드로서 구성될 수 있다. 이때, 이 다이오드의 pn 접합은 상기 회로를 보호하는데 사용된다. 예컨대, 상기 보호 소자는 바이폴라 트랜지스터의 형태를 취할 수도 있다. 이때, 컬렉터-베이스 접합은 예컨대, 상기 회로를 보호하는데 사용할 수 있다. 다른 가능한 구성은 전계 효과 트랜지스터가 있고, 이때 소스 또는 드레인과 상기 반도체 몸체의 인접부사이의 pn 접합이 사용될 수 있다. 이들 모든 경우에, 상기 보호 소자의 임계값은 상기 pn 접합의 브레이크 다운 전압에 의해 결정된다. 일반적으로, 상기 선택은 상기 반도체 장치의 나머지 부분을 제조하는데 이용될 수 있는 처리 단계에 의해 주로 결정되게 된다.
전기적 오버스트레스/전기적 방전 심포지움 회보(1987년), EOS-9, pp.265 - 273에 게시된 전기적 오버스트레스 NMOS 실리사이드 장치란 논문에는, 서두에서 언급한 종류의 반도체 장치가 설명되어 있으며, 이때, NMOS 트랜지스터가 보호 소자로서 사용된다. 이 트랜지스터는 n 형 소스와 n 형 드레인을 구비하고 있고, 이들 둘은 p 형 반도체 몸체에 위치해 있고 이 반도체 몸체의 일부분에 의해 서로 분리되어 있다. 이 경우에, 상기 드레인은 서두에서 언급한 액티브 영역을 구성하고 있다. 이 드레인은 상기 반도체 몸체의 주변부와 함께 상기 pn 접합을 형성하며, 이 pn 접합은 이 접합의 양단의 전압이 상기 임계값을 초과할 때 브레이크다운된다. 상기 트랜지스터의 소스와 드레인은 티타늄 실리사이드 층으로 코팅되어 있다. 상기 드레인에는 접속 도선에 접속된 전극이 제공되어 있다.
최근에, 반도체 영역에 대한 전기적 접촉을 위해 금속 실리사이드가 얼마간 사용되어 왔다. 이때, 이 영역은 흔히 알루미늄으로 구성되는 전극이 제공되기 전에 금속 실리사이드 층으로 덮여 있다. 일반적으로, 상기 금속 실리사이드는 자기 기록 방식(self-registered manner)으로 제공되며, 그 결과, 상기 영역의 전체적인 노출 부분에 부가적인 마스크 없이도 실리사이드층이 제공된다. 낮은 고유 저항, 종래의 제조 공정에 사용할 때의 적합도 및 상기 실리사이드 층과 하부 실리콘간의 접촉의 신뢰도 이외에, 상기 사실은 예컨대, 티타늄 실리사이드와 같은 금속 실리사이드에 의해 제공되는 중요한 이점이다.
하지만, 이상에서 설명한 보호 소자에서는, 금속 실리사이드의 사용이 불합리한 영향을 가지고 있는 것으로 판명되었다. 하지만, 상기 논문에 따라, 전극이 제공되기 전에 드레인이 티타늄 실리사이드로 덮여 있는 NMOS 트랜지스터는 전극이 알루미늄 접촉에 의해 드레인에 직접 접촉되어 있는 유사한 트랜지스터보다 30 내지 50% 떨어지는 신뢰도를 가지고 있다. 예컨대, 제1종류의 보호 소자는 상당히 낮은 전압 및 전류 세기에 견딜 수 있다. 이러한 보호 소자는 정전기 방전에 의해 파괴되게 되며, 이에 따라 상기 회로의 보호가 불안해진다.
물론, 이 문제는 금속 실리사이드의 증착 중에 상기 보호 소자의 액티브 영역을 마스킹함으로써 해결할 수 있다. 하지만, 보호 소자의 제조는 상기 반도체 장치의 나머지 부분을 제조하는 공정으로부터 가능한 한 약간 이탈해야 하며, 이때, 금속 실리사이드의 사용이 바람직하고, 이 금속 실리사이드는 흔히 마스크 없이 제공된다. 상기 금속 실리사이드 층이 상기 보호 소자에서만 생략되어야 하는 경우에는, 적어도 부가적인 마스크가 필요하게 된다.
본 발명의 목적은 특히 서두에서 언급한 종류의 반도체 장치를 제공하는 것이며, 상기 반도체 장치에는 보호 소자가 제공되어 있으며, 이 보호 소자는 금속 실리사이드로 덮인 액티브 영역을 구비하고 있고, 그럼에도 불구하고 접속 도선에서 발생하는 전압으로부터 집적 회로를 신뢰성있게 보호한다.
본 발명에 따라, 서두에서 언급한 종류의 반도체 장치는 pn 접합에 걸쳐 전류 분포를 균일하게 하기 위하여, 전극과 pn 접합 사이에서 저항 소자가 상기 보호 소자와 직렬로 이 보호 소자의 액티브 영역에 직접 접속되어 있고, 상기 저항 소자의 폭이 상기 액티브 영역의 폭과 실질적으로 동일한 것을 특징으로 하고 있다.
본 발명이 기초로 하는 실험으로부터 금속 실리사이드층과 아래의 반도체 몸체간의 접합은 매우 불규칙함이 밝혀졌다. 이에 대해서는 도면을 참조한 이하의 설명에서 보다 상세히 설명된다. 본 발명은 특히 이러한 불규칙성이 국소 저항 변동을 일으킨다는 사실의 인식을 기초로 하고 있다. 실리사이드층의 저항과 반도체 몸체의 저항간의 큰 차이로 인해, 상기 실리사이드 층이 돌출된 영역에서, 상기 pn 접합에 대한 저항은 다른 영역에서 보다 훨씬 작을 수 있다. 따라서, 전류가 집중되고, 이들 영역에 대한 저항이 감소되며, 결과적으로 상기 pn 접합의 작은 부분만이 효율적으로 사용된다. 이러한 집중은 낮은 저항의 전극에서, 즉, 상기 전류가 실리사이드에 도달하기 전에 미리 행해질 수 있다. 이에 따라, 국부적으로 전류 밀도가 크게 증가되며, 결과적으로 손상 없이 상기 보호 소자를 통해 통과할 수 있는 전체 전류가 실제적으로 동종의 전류가 상기 보호 소자를 통해 흐를 때마다 훨씬 작다.
본 발명에 따라, 상기 저항 소자가 상기 전극과 상기 pn 접합 사이의 영역에 직렬 접속되어 있다는 사실로 인해, 상기 pn 접합에 대한 전체 저항이 증가하며, 결과적으로 상기 저항 변동은 비교적 적은 영향을 가지게 된다. 따라서, 전류가 상기 전극에서 집중되는 현상이 방지된다. 상기 전류는 상기 저항 소자에서도 실제적으로 균일하게 유지되며, 결과적으로 상기 전류는 상기 저항 소자의 폭 전체에 걸쳐서 상기 저항 소자를 통과한다. 본 발명에 따라, 상기 저항 소자의 폭은 상기 액티브 영역의 폭과 실제적으로 동일하기 때문에, 상기 전류는 실제적으로 균일하게 공급되게 된다. 이때, 상기 저항 소자와 상기 액티브 영역사이에서의 전류 집중 발생은 본 발명에 따라 상기 전류가 상기 저항 소자를 통과한 경우와 실제적으로 동일한 균일성을 가지고 상기 액티브 영역에 공급되도록, 상기 저항 소자가 상기 액티브 영역에 직접 접촉함으로써 방지된다.
상기 전류 분포의 균일성이 이와 같이 개선됨에 따라, 본 발명에 따른 보호 소자는 기존의 보호 소자보다 훨씬 큰 전류와 전압에 견딜 수 있다. 상기 저항 소자가 상기 접속 도선과 상기 보호 소자 사이에 배열되어 있고 상기 접속 도선에 배열되어 있지 않다는 사실로 인해, 상기 회로의 동작은 상기 저항 소자의 존재에 의해 실질적으로 악영향을 받지 않는다. 또한, 제조 공정은 본 발명의 이용에 의해 실질적으로 복잡해지지 않는다. 상세히 후술되는 바와 같이, 상기 저항 소자는 예컨대, MOS 회로와 함께 행하는 부가적인 처리 단계 없이 제조될 수도 있다.
이제, 일부 실시예와 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도면은 실제 치수로 작성되지 않았다. 또한, 명료성을 위해, 특별히 주어진 치수는 확대되어 있다. 대응하는 부분은 전반적으로 동일한 참조 번호에 의해 지시되어 있다. 동일한 전도형의 반도체 영역은 전반적으로 동일 방향으로 사선 표시되어 있다.
보호 소자가 제공되어 있는 종래의 반도체 장치가 제1도에 개략적으로 도시되어 있다. 이 반도체 장치는 접속 도선(61)을 통해 제1접촉 표면(3)에 접속되어 있는 회로(1)를 구비하고 있다. 이 종류의 회로는 본 발명에 필수적인 것은 아니다. 예컨대, 상기 회로는 논리 회로일 수도 있지만, 메모리도 가능하다. 또한, 본 발명은 MOS 회로와 바이폴라 회로에 사용될 수 있다. 제1도에서, 회로의 예로서 제1공급 라인(62)과 제2공급 라인(63)사이에 배열된 CMOS 인버터(6)가 사용된다. 이 인버터(6)는 2개의 상보형 전계 효과 트랜지스터(4,5)를 구비하고 있으며, 이 트랜지스터의 게이트 전극(45,55)은 입력 라인(61)에 접속되어 있고, 이 예에서, 이 라인(61)이 보호될 접속 도선을 구성한다. 상기 인버터(6)는 두 트랜지스터(4,5)의 드레인(42,52)에 접속된 출력 라인(64)을 또한 구비하고 있다.
상기 트랜지스터(4,5)는 실리콘 기판(10)에 집적되어 있으며(제2도 참조), 이 기판은 이 예에서 붕소로 도핑되어 있으며, 따라서 p형 기판이다. 적절한 붕소 도핑은 대략 1015㎝-3이다. 상기 n 채널 트랜지스터(4)는 p 형의 반도체 웰(이하, p 웰이라 함)(13)에 있으며, 이 p 웰은 상기 기판(10)보다 약간 더 강하게 도핑된다. 상기 p 웰(13)의 최대 붕소 도핑은 대략 3×1016㎝-3이다. 상기 p 채널 트랜지스터(5)는 대략 5×1016㎝-3의 도우즈로 인이 도핑된 n 형 반도체 웰(14)(이하, n 웰이라 함)에 제공된다. 상기 트랜지스터(4,5)는 상기 반도체 몸체에 침몰된 실리콘 산화층(12)의 부분들에 의해 측방향으로 설정되어 있다.
상기 n 채널 트랜지스터는 n 형 소스(41)와 n 형 드레인(42)을 구비하고 있고, 이들은 p 웰(13)의 일부에 의해 서로 분리되어 있으며, 이 일부는 상기 표면(11)에 인접해 있고, 상기 트랜지스터의 채널 영역(43)을 구성하고 있다. 상기 소스(41)와 드레인(42)은 비교적 약하게 도핑된 부분(41A,42A) 및 비교적 강하게 도핑된 부분(41B,42B)을 가지고 있고, 상기 약하게 도핑된 부분(41A,42A)은 상기 채널 영역(43)에 인접해 있다. 본 발명에 필수적이지 않은 이러한 구성은 예컨대, 3 ㎛ 이하의 매우 짧은 채널 길이를 가지고 있는 MOS 트랜지스터에서 생길 수 있는 나쁜 영향을 방지하는데 목적이 있다. 상기 비교적 약하게 도핑된 부분(41A,42A)은 대략 1018㎝-3의 농도로 인이 도핑되어 있고, 상기 비교적 강하게 도핑된 부분(41B,42B)에서의 인 농도는 대략 1020㎝-3이다. 상기 p 채널 트랜지스터(5)는 붕소가 도핑된 p 형 소스(51)와 p 형 드레인(52)을 구비하고 있으며, 이들 사이에는 n 웰(14)의 일부분이 위치해 있고, 이 일부분은 상기 표면(11)에 인접해 있고 상기 트랜지스터의 채널 영역(53)을 구성한다. 상기 n 채널 트랜지스터(4)에서와 같이, 상기 p 채널 트랜지스터(5)의 소스(51)와 드레인(52)은 비교적 약하게 도핑된 부분(51A,52A)과 비교적 강하게 도핑된 부분(51B,52B)을 구비하고 있다. 이 약하게 도핑된 부분(51A,52A)에서, 상기 붕소 농도는 대략 1018㎝-3이고, 상기 소스 및 드레인의 나머지 부분(51B,52B)에서 붕소 농도는 대략 2020㎝-3이다.
상기 트랜지스터(4,5)에는 게이트 전극(45,55)이 제공되어 있고, 이 게이트 전극은 채널 영역(43,53)의 위에 배열되어 있고, 얇은 게이트 절연체(44,54)에 의해서, 이 경우에는 대략 17.5 ㎚ 두께의 실리콘 산화층에 의해서 상기 영역과 절연되어 있다. 게이트 전극(45,55)의 경우에, 다결정 실리콘이 사용되며, 이 다결정 실리콘은 인으로 n 형 도핑되어 있다. 이 경우에 티타늄 실리사이드인 금속 실리사이드(15)는 트랜지스터(4,5)의 소스(41,51), 드레인(42,52) 및 게이트 전극(45,55)상에 위치해 있으며, 이에 따라 이들 부분에 대한 (판)저항이 감소된다. 어셈블리는 비교적 두꺼운 실리콘 산화물 층(17)으로 덮여 있고, 접촉 창(contact window)이 여러 영역에 제공되어 있다. 이 경우에 알루미늄이 상기 기판측으로 이동하는 것을 방지해 주는 티타늄-텅스텐의 얇은 층이 제공된 알루미늄 전극(16)이 상기 접촉 창을 통해 티타늄 실리사이드 층(15)상에 배열되어 있다. 상기 전극에 의해, 상기 회로의 여러 부분이 상기 실리콘 산화층(17)상에 위치된 배선(62 - 64)에 접속될 수 있다. 따라서, 두 트랜지스터의 게이트 전극(45,55)이 상기 입력 라인에 접속된다.
정상적인 동작중에, 대략 0 V와 5V사이의 전압이 상기 인버터(6)를 구동하기 위해 상기 입력 라인(61)(제1도 참조)에 인가된다. 예컨대, 정전기 방전으로 인해, 매우 높은 전압이 상기 입력 라인(61)에 인가되면, 이 전압이 상기 게이트 전극(45,55)에 인가되는 것을 피해야 하는데, 이는 그렇지 않으면 상기 트랜지스터(4,5)가 손상될 수 있기 때문이다. 예컨대, 게이트 절연체(44,54)가 파괴될 수 있고, 이에 따라 채널 영역(43,53)에 대한 영구적인 단락과 같이 상기 트랜지스터의 전기적 특성이 영구적으로 변동될 수 있다. 최근의 IC 공정에서, 게이트 절연체로는 10㎚와 50㎚ 사이의 두께를 가지고 있는 실리콘 산화층이 사용된다. 이와 같은 층은 층 양단의 전압이 정전기 방전중에 대략 20 V 내지 80V 이상으로 증가하면 파괴될 수 있음이 발견되었다.
정전기 방전 때문에, 입력 라인(61)측의 전압은 이 값의 몇 배로 쉽게 증가할 수 있다. 실제적으로, 마찰에 의해서 충전 전류가 생길 수도 있으며, 이 전류는 수백 피코 암페어에서 수 마이크로 암페어까지 변동될 수 있으며, 이에 따라 0.1 마이크로 쿨롱과 5 마이크로 쿨롱사이의 상기 몸체상의 전체 전하량이 생길 수 있다. 150 pF의 커패시턴스와 3μC의 전하를 가지고 있는 인체에서의 20 KV의 전압에 상당한다. 이 전압은 상기 회로(1)를 크게 손상시킬 수 있는 전압의 천 배 정도이다.
상기 회로(1)가 회복 불가능하게 손상되는 것을 피하기 위해서, 상기 입력 라인(61)과 제2접촉 표면(7)사이에 보호 소자(8)가 접속되어 있다. 상기 보호 소자(8)는 상기 회로의 정상적인 동작중에 동작에 악영향을 미치지 않도록 설계되어 있다. 이 상태에서, 상기 보호 소자(8)를 통해 전류는 실질적으로 흐르지 않는다. 하지만, 상기 입력 라인(61)측의 전압이 예컨대 정전기 방전으로 인해 주어진 임계값을 초과하면, 상기 보호 소자(8)가 도통되어, 상기 제2접촉 표면(7)에 양호한 도통 전류 경로가 제공되며, 이 경로를 따라 방출된 전하가 소멸될 수 있다. 상기 회로(1)를 위험해지는 전압보다 낮게 상기 임계값을 정함으로써, 상기 회로(1)의 손상을 피할 수 있다. 상기 입력 라인(61)측의 전압이 상기 임계값 이하로 다시 떨어지면, 상기 보호 소자(8)는 원래의 비도통 상태로 다시 복원된다.
이러한 보호 소자(8)에 대한 일실시예가 제3도에 단면도로서 도시되어 있다. 이 실시예에서, 상기 보호 소자(8)는 n 형 전도형인 두 액티브 영역(81,82)을 구비하고 있다. 이들 액티브 영역(81,82)은 침몰된 실리콘 산화층(12)에 측방향으로 인접해 있고, 상기 p 형 기판(10)의 인접부와 함께 pn 접합(86,87)을 각각 형성한다. 상기 액티브 영역(81,82)은 비교적 약하게 도핑된 부분(81A,82A)과 비교적 강하게 도핑된 부분(81B,82B)을 각각 포함하고 있다. 이 영역들의 도핑 농도와 깊이는 실제적으로 n 형 전계 효과 트랜지스터의 소스(41)와 드레인(42)의 도핑 농도와 깊이와 동일하다. 그러므로, 상기 액티브 영역(81,82)은 상기 소스(41) 및 상기 드레인(42)과 동일한 처리 단계에서 제공될 수 있다. 상기 액티브 영역(81,82) 사이에서, 상기 기판은 대략 17.5㎚ 두께의 실리콘 산화물의 게이트 절연체(84)로 덮여 있고, 이 절연체의 위에는 도핑된 다결정 실리콘의 게이트 전극(85)이 제공되어 있다. 상기 표면에서, 상기 액티브 영역(81,82)은 주요 부분을 위해 금속 실리사이드(15)로, 이 예에서는 티타늄 실리사이드로 덮여 있다. 상기 어셈블리는 비교적 두꺼운 실리콘 산화층(17)으로 덮여 있고, 이 산화층에는 상기 액티브 영역(81,82)의 위에서 접촉 창이 제공되어 있다. 상기 접촉 창에서, 알루미늄 전극(16)이 상기 티타늄 실리사이드(15)상에 배열되어 있으며, 상기 알루미늄 전극(16)에 의해 상기 제1액티브 영역(81)이 상기 입력 라인(61)에 접속되고, 상기 제2액티브 영역(82)이 상기 제2입력 라인에 접속되며, 이에 따라 기준 전압(Vss)이 인가되며(제1도 참조), 상기 티타늄 실리사이드는 상기 액티브 영역(81,82)을 덮고 있다. 상기 액티브 영역(81,82)에 인접한 상기 기판의 부분에는 기판 접속부(도시되지 않음)를 통해 Vss가 인가된다.
상기 라인(61)측의 전압이 0V와 5V사이에 있는 상기 회로(1)의 정상적인 동작 동안에, 상기 제1액티브 영역(81)의 pn 접합(86)은 역 방향으로 바이어스된다. 작은 누설 전류는 차치하고, 이 상태에서는 입력 신호에 악영향이 미치지 않도록 상기 보호 소자를 통해 전류는 흐르지 않는다.
상기 입력 라인(61)측의 전압이 증가하면, 전계의 세기가 상기 pn 접합(86)의 주위의 공핍 영역에서 증가하게 된다. 상기 전압이 상기 pn 접합(86)의 브레이크다운 전압을 초과하는 전압까지 증가하면, 애벌런치 브레이크다운이 생긴다. 결과적으로, 상기 액티브 영역(81)으로부터 상기 기판(10)측으로 비교적 큰 (홀) 전류가 흐른다. 이와 같이 상기 pn 접합(86)의 브레이크다운 전압은 상기 보호 소자(8)의 임계값을 구성하며, 이 예에서는 대략 8 V 내지 15V의 값을 가지고 있다.
상기 기판(10)에 홀을 주입한 결과, 상기 액티브 영역(81,82)사이의 기판(10)의 부분(83)측의 전위는 제2액티브 영역(82)으로 상기 pn 접합(87)이 도통되도록 하는 전압까지 증가할 수 있다. 상기 제2액티브 영역(82)으로부터, 전자가 상기 기판 부분(83)에 주입되며, 이에 따라 기생 바이폴라 트랜지스터 효과가 생기고, 이 경우에 상기 제1액티브 영역(81), 상기 기판 부분(83), 및 상기 제2액티브 영역(82)은 각각 상기 바이폴라 트랜지스터의 콜렉터, 베이스 및 에미터로 간주될 수 있다. 결과적으로, 제1pn 접합(86)의 양단의 전압이 이른바 유지 전압까지 감소하는데, 이 유지 전압은 이 예에서 대략 8V이다. 따라서, 상기 입력 라인(61)측의 전압은 상기 제1pn 접합(86)의 브레이크다운 전압보다 낮은 전압에 한정된다. 이 조건에서(때때로 스냅 백(snap-back) 모드라고 함), 상기 보호 소자는 상기 제2접촉 영역(7)에 양호한 도통 전류 경로를 제공한다. 이에 대한 추가적인 설명을 위해, 에이. 오춰(A. Ochoa) 등의 뉴클리어 사이언스에 관한 I.E.E.E. 회보(1983년 12월), Vol. NS-30, pp.4127 - 4130을 참조한다. 상기 소자를 통한 전류 세기와 상기 소자의 양단의 전압간의 관계가 제4도에 곡선(40)에 의해 개략적으로 도시되어 있다. 이 도면에서, 상기 전류 세기(I)는 세로 좌표에 표시되어 있고, 상기 전압(V)은 가로 좌표에 표시되어 있다. 상기 pn 접합(86)의 브레이크다운 전압과 상기 유지 전압은 Vbd와 Vs에 의해 각각 가로 좌표상에 지시되어 있다.
이전에 이미 언급한 바와 같이, 상기 보호 소자의 액티브 영역(81,82)은 티타늄 실리사이드로 덮여 있다. 일반적으로 금속 실리사이드의 이용은 많은 이점을 가지고 있다. 그 이점으로서 낮은 고유 저항이 있다. 하지만, 보호 소자에서의 금속 실리사이드의 사용은 불리한 결과를 가져옴이 발견되었다. 예컨대, 전극(16)이 제공되기 전에 상기 액티브 영역(81,82)이 먼저 금속 실리사이드로 덮이는 상기 종류의 보호 소자는 상기 전극(16)이 상기 액티브 영역(81,82)상에 직접 배치되는 유사한 보호 소자보다 신뢰성이 매우 떨어짐이 밝혀졌다. 상기 제1보호 소자는 매우 낮은 전압 전류 세기에서 또는 마지막 보호 소자보다 훨씬 작은 회수의 정전기 방전 후에 파손됨이 발견되었다.
이 문제에 대한 간단한 해결책은 상기 보호 소자의 금속 실리사이드를 제거하는 것이다. 하지만, 상기 보호 소자는 상기 반도체 소자의 잔류 부분과 동일한 처리 단계에 의해 제조되면 바람직하며, 이때 금속 실리사이드의 사용만이 요구된다. 상기 보호 소자의 실린사이드 층이 제거되면, 때때로 적어도 하나의 추가적인 마스킹 단계가 필요하게 된다.
본 발명을 이용하면, 보호 소자의 금속 실리사이드를 사용할 때의 단점이 추가적인 처리 단계 없이 회피되게 된다. 본 발명은 금속 실리사이드(15)로부터 실리콘(81)까지의 전이부(88)가 상당히 불규칙할 수 있고 금속 실리사이드(15)가 사용되는 보호 소자의 감소된 신뢰도가 실리사이드-실리콘 전이부(88)에서의 불규칙에 의한 결과로서의 국부 저항 변화에 기인할 수 있다는 사실을 근거로 한 것이다. 제5도에서는, 제3도의 보호 소자(8)의 일부분이 티타늄 실리사이드(15)의 단면으로 예시되어 있다. 상기 티타늄 실리사이드(15)로부터 상기 액티브 영역(81)의 실리콘까지의 전이부(88)에서의 불규칙으로 인해, 상기 실리사이드(15)는 다른 영역(32)에서 보다 짧은 거리에 걸쳐서 특정 영역(31)에 뻗어 있다. 상기 실리사이드(15)가 비교적 짧은 거리에 걸쳐서 상기 액티브 영역(81)으로 뻗어 있는 영역(31)에서 전류가 상기 실리사이드(15)를 통과해야 하는 경우에, 상기 전류는 상기 실리사이드(15)에 비해 비교적 높은 저항을 가지고 있는 상기 액티브 영역(81)에서 상기 pn 접합(86)의 주위의 공핍 영역에 도달하도록 거리(D1)를 커버해야 한다. 하지만, 상기 실리사이드가 상기 액티브 영역(81)내로 비교적 긴 거리에 걸쳐서 뻗어있는 영역(32)에서 상기 전류가 실리사이드(15)를 통과해야 하는 경우에, 상기 전류는 상기 액티브 영역(81)에서 거리(D2)만을 커버해야 할 필요가 있다. 상기 액티브 영역(81)내의 전류 경로의 길이(△D)의 차이 때문에, 상기 영역(32)에서 상기 pn 접합(86)에 대한 저항이 상기 영역(31)에서 보다 훨씬 낮을 수 있다. 상기 액티브 영역(81)이 상기 실리사이드층으로 덮여 있는 보호 소자에서, 상기 전류는 비교적 낮은 저항을 가지고 있는 그러한 영역(32)에 집중된다. 결과적으로, 상기 pn 접합(86)의 적은 부분만이 유효하게 사용되며, 이에 따라 전류 밀도가 크게 증가한다. 이러한 전류의 변화는 도면에 점선으로 개략적으로 지시되어 있다. 상기 전류 밀도가 주어진 최대치를 초과하면, 상기 pn 접합(86)은 예컨대, 상기 열의 양이 국부적으로 소모되어 상기 반도체 재료가 상기 pn 접합(86)에서 용융에 의해 단락 회로가 되기 때문에, 회복 불가능하게 손상될 수 있다. 이는 상기 보호 소자(8)를 통해 안전하게 흐를 수 있는 최대 전류가 상기 pn 접합(86)에 걸쳐서 일정하게 분포되는 경우보다 상기와 같은 집중이 발생하는 경우에 작아짐을 의미한다.
본 발명에 따라, 상기 pn 접합(86)에서의 전류 분포의 균일성을 개선하기 위해, 저항 소자가 상기 액티브 영역(81)이 접속된 상기 전극(16)과 상기 pn 접합(86)(제6도 참조)사이에서 상기 보호 소자와 직렬로 접속되어 있다. 이 실시예에서, 상기 저항 소자(9)는 상기 기판(10)에 위치해 있는 n 형 저항 영역(91)을 구비하고 있고, 이 저항 영역의 폭은 본 발명에 따라 상기 액티브 영역(81)의 폭과 실제적으로 동일하다. 상기 저항 영역(91)에는 대략 5×1016㎝-3의 농도로 인이 도핑되어 있고, 이 농도는 대략 단위 면적당 1500Ω인 판 저항(sheet resistance)에 해당한다. 본 발명에 따라, 상기 저항 소자(9)는 상기 액티브 영역(81)에서 직접 접촉되며, 이는 상기 저항 영역(91)이 상기 보호 소자의 액티브 영역(81)에 인접해 있는 경우에 가능하다. 상기 저항 영역(91)은 침몰된 실리콘 산화층(12)의 아래에 주요부를 위해 위치해 있다. 상기 산화층(12)의 개구에서, 상기 저항층(91)은 전극 영역(92)을 형성하기 위하여 보다 강하게 국부적으로 도핑되어 있다. 상기 전극 영역(92)은 티타늄 실리사이드층으로 덮여 있고, 이 실리사이드층상에는 상기 전극(16)이 제공되어 있다.
상기 저항 영역(91)은 본 발명에 따라 상기 전극(16)과 상기 pn 접합(86)사이에서 상기 보호 소자와 직렬로 접속되어 있다는 사실로 인해, 상기 pn 접합(86)에 대한 전체 저항이 증가하며, 결과적으로 상기 저항 변화는 비교적 적은 영향을 미친다. 따라서, 상기 전류가 낮은 저항 전극(16)에 미리 집중되는 것을 막을 수 있다. 상기 전류는 또한 상기 저항 영역(91)에서도 실질적으로 균일한데, 즉, 상기 전류의 집중이 상기 영역(91)의 비교적 높은 판 저항에 의해 방지된다. 그러므로, 상기 전류는 상기 저항 영역(91)의 전체 폭을 통해 실제적으로 균일하게 통과하게 된다. 상기 저항 영역(91)의 폭이 상기 액티브 영역(81)의 폭과 실질적으로 동일하기 때문에, 상기 전류는 상기 액티브 영역(81)에 실제적으로 균일하게 공급된다. 상기 저항 영역(91)의 끝과 액티브 영역(81)사이의 전류 집중 발생은 저항 영역(91)을 액티브 영역(81)에 인접하게 함으로써 방지될 수 있다. 전류가 일단 상기 액티브 영역(81)에 도달하면, 전류는 두 경로를 따라 상기 pn 접합(86)측으로 흐를 수 있다. 제1경로는 상기 액티브 영역(81)을 통해 상기 pn 접합(86)측으로 뻗어 있고, 또 다른 경로가 상기 저항 영역(91)으로부터 상기 액티브 영역(81)을 통해 상기 실리사이드(15)측으로 그리고 상기 티타늄 실리사이드(15)를 통해 상기 pn 접합(86)측으로 뻗어 있다. 상기 pn 접합(86)이 침몰된 산화층(12)으로부터 비교적 긴 거리에 위치해 있으면, 상기 전류는 양호한 전도 실리사이드(15)를 통해 주소 흐르게 된다. 하지만, 상기 pn 접합(86)이 상기 산화층(12)에 보다 가깝게 위치하게 됨에 따라, 상기 전류는 상기 제1경로를 선택하여, 상기 액티브 영역(81)을 통해 상기 pn 접합(86)측으로 직접 흐르기 쉽다. 이는 상기 전류의 일부가 불규칙한 실리사이드-실리콘 전이부(88)를 통과할 수 없고, 이에 따라 더 이상 영향받지 않게 됨을 의미한다. 특히, 상기 액티브 영역(81)이 비교적 짧은 경우에는, 이러한 방식으로 상기 pn 접합(86)에서 실제적으로 균일한 전류 분포가 얻어질 수 있다. 그러므로, 상기 액티브 영역(81)은 리소그래픽 제한내에서 가능한한 짧게 선택되면 바람직하다. 이 경우에, 상기 액티브 영역(81)의 길이는 2㎛ 정도이다.
본 발명을 사용하면, 상기 pn 접합(86)의 주어진 영역에의 전류 집중이 크게 감소되거나 실제적으로 완전하게 억제될 수 있다. 상기 pn 접합(86)에서의 이와 같은 보다 균일한 전류 분포 때문에, 상기 보호 소자를 통해 안전하게 흐를 수 있는 최대 전류는 기존의 보호 소자보다 매우 클 수 있다.
예컨대, 코발트, 백금 및 텅스텐 실리사이드와 같은 기타 다른 금속 실리사이드에 의해, 하부 실리콘으로의 전이는 비교적 불규칙하며, 이에 따라 상기 보호 소자에서 티타늄 실리사이드와 같은 유사한 문제가 생긴다. 또한, 이 경우에도, 본 발명은 유리하게 사용될 수 있다.
상기 회로(1)의 n 채널 트랜지스터(4)와의 이와 같은 높은 일치성으로 인해, 상기 보호 소자(8)의 주입을 위한 추가적인 처리 단계는 요구되지 않는다. 또한, 상기 저항 영역(91)은 상기 반도체 장치의 나머지 부분을 제조하는 공정과 완전하게 호환이 되도록 채택될 수 있다. 이에 대해서는 제7a도 내지 제13b도를 참조하여 보다 상세히 설명한다. 이들 도면에는 본 발명에 따른 반도체 소자의 제1실시예가 연속적 제조 단계로 단면으로 도시되어 있다. 접미사 A 를 가지고 있는 도면은 연속 제조 단계에서의 인버터(6)를 나타내고, 접미사 B를 가지고 있는 도면은 동일한 단계에서의 보호 소자(8)와 저항 소자(9)를 나타낸다.
시료(제7a도, 제7b도 참조)는 p 형 실리콘 기판(10)이며, 이 기판에는 대략 1015㎝-3의 밀도로 붕소가 도핑되어 있다. 상기 기판(10)은 상기 표면상에 얇은 실리콘 산화층(18)을 성장시키기 위해 짧은 시간 동안 열적으로 산화된다. 다음에, 상기 실리콘 산화층(18)이 실리콘 질화물층(19)으로 덮이고, 이 질화물층은 마스킹 및 에칭에 의해 패턴화된다.
이제, 상기 어셈블리는 산화 매체로 되기 쉬우며, 결과적으로 상기 질화물층(19)으로 덮이지 않은 상기 기판(10)의 부분들이 산화된다. 이들 영역에서, 상기 기판(10)에 부분적으로 침몰된 실리콘 산화층(12)이 형성된다. 다음에, 상기 어셈블리는 포토레지스트층(20)으로 덮이고, 이 층은 상기 p 채널 트랜지스터(5)로 형성될 상기 n 웰(14)의 영역과 형성될 상기 저항 영역(91)에서 현상에 의해 국부적으로 노출되어 제거된다. 다음에, 인이 대략 5ㆍ1012㎝-2와 대략 600 keV의 에너지로 주입되고, 이때 상기 포토레지스트 층(20)이 상기 주입을 마스킹한다. 결과적으로, 상기 트랜지스터(5)의 영역에 상기 n 웰(14)이 형성되고, 상기 저항 소자(9)의 영역에 상기 저항 영역(91)이 형성된다. 이제, 상기 포토레지스트 층(20)이 제거되고, 이후에 제2포토레지스트 층(21)이 제공된다. 상기 제2포토레지스트 층이 상기 n 채널 트랜지스터로 형성될 상기 p 웰(13)의 영역에서 제거되고, 이후에 붕소가 상기 기판에 주입된다. 이 주입을 위해, 예컨대, 대략 5ㆍ1012㎝-2의 도우즈와 대략 250 keV의 에너지가 사용될 수도 있다. 다음에, 상기 n 채널 트랜지스터(4)의 영역에 상기 p 웰(13)이 형성된다. 이제, 상기 제2포토레지스트 층(21)과 질화물층(19)이 제거되고 상기 어셈블리는 통상적인 방식으로 평탄화되며, 상기 기판(10)에 침몰되지 않은 산화층(12)의 일부가 제거되고, 실제적으로 편평한 구조가 얻어질 수 있다(제8a도, 제8b도 참조). 이들 도면에서, 점선은 상기 포토레지스트 층(20,21)이 위치해 있는 곳을 지시한다.
다음에, 대략 17.5 ㎚ 두께의 산화층(22)이 열적으로 성장된다(제9a도, 제9b도 참조). 상기 산화층(22)은 게이트 절연체로서 사용할 수 있다. 물론, 이를 위해, 기타 다른 절연 재료가 사용될 수도 있다. 이때, 대략 300 ㎚ 두께의 다결정 실리콘층(23)이 상기 산화층(22)에 제공된다. 다음에, 상기 다결정 실리콘층(23)이 대략 5ㆍ1015㎝-2의 도우즈의 인 주입에 의해 n 형 도통된다. 상기 어셈블리를 열처리에 투입함으로써, 상기 주입된 인이 상기 층에 균일하게 분포된다.
게이트 전극(45,55,85)이 두 트랜지스터(4,5)와 상기 보호 소자(8)를 대신하여 상기 실리콘층(23)으로 형성된다. 이를 위해 상기 실리콘층(23)에 포토레지스트의 에칭 마스크가 제공된다(제10a도, 제10b도 참조). 이제, 상기 실리콘층(23)은 적절한 에칭 처리에 의해서 상기 게이트 전극(45,55,85)을 구비하고 있는 패턴으로 될 수 있다. 다음에, 상기 에칭 마스크(25)가 다시 제거된다.
형성될 상기 p 채널 트랜지스터(5)의 영역에서는, 상기 표면이 에칭 마스크로 덮이며, 이때 상기 저항 영역(91)이 위치한 영역과 상기 보호 소자(8) 및 n 채널 트랜지스터(4)가 형성될 영역에는 덮이지 않은 표면이 남는다. 상기 마스크의 에지는 상기 침몰된 산화층(12)에 위치될 수도 있다. 다음에, 주입 마스크 없이 게이트 전극(45,85)에 인이 주입된 후에, 이온 주입이 마스크된다. 이때, 주요 부분 자기 기록 방식의 경우에, 비교적 약하게 도핑된 표면 영역(41A,42A,81A,82A)이 형성되며, 이들 영역은 상기 p 웰(13)과 상기 기판(10)의 부분(43,83)에 의해 서로 서로 분리된다. 또한, 이 주입에 의해서, 상기 표면에서 상기 저항 영역(91)의 도핑 농도가 접촉 영역(92)의 형성을 위해 국부적으로 증가한다. 이 주입은 대략 4ㆍ1013㎝-2의 도우즈와 대략 50 keV의 에너지로 실행될 수 있다. 주입 마스크가 제거된 후에, 제2보조 주입 마스크가 제공되며, 이에 따라 형성될 n 채널 트랜지스터(4)의 영역에 덮이지 않은 표면(11)이 잔류한다. 다음에, 유사한 방식으로, 비교적 약하게 도핑된 p 형 표면 영역(51A,52A)을 형성하기 위해 붕소가 상기 n 웰(14)에 주입될 수 있다. 결과적으로, 대략 4ㆍ1013㎝-2의 도우즈와 대략 25 keV의 에너지가 사용된다. 상기 제2주입 마스크가 제거된 후에, 상기 어셈블리는 예컨대, TEOS 분위기에서의 기상 증착에 의해 대략 0.25㎛ 두께의 실리콘 산화층(26)으로 덮인다. 상기 표면 영역의 주입된 불순물은 상기 기판(10)내로 더 확산될 수 있다. 이와 같이 얻어진 구성이 제11a도, 제11b도에 도시되어 있다.
다음에, 상기 실리콘 산화층(26)이 상기 하부의 실리콘 산화층(22)과 함께 이방성으로 에칭된다. 이때, 상기 실리콘 산화층(26)중에서, 에지 부분(27)(스페이서)만이 잔류하게 된다(제12a도, 제12b도 참조). 상기 실리콘 산화층(22)의 잔류 부분(44,54,84)은 두 트랜지스터(4,5)와 상기 보호 소자(8)의 게이트 전극(45,55,85)의 게이트 절연체로서 사용된다.
상기 에지부(27)는 상기 게이트 전극 이외에, 후속되는 주입에서의 마스킹을 위해 사용되며, 이때 상기 기판(10)에 형성될 보호 소자(8)의 영역에서, 붕소가 상기 n 웰(14)에 주입되고 비소가 상기 p 웰(13)에 주입된다. 이제, 상기 에지부(27)는 또한 상기 주입을 마스크하고, 그리고 이전의 주입에서보다 많은 에너지가 사용된다. 결과적으로, 약간 더 깊게 위치해 있는 표면 영역(41B,42B,81B,82B)이 형성될 수 있으며, 이때 이들 표면 영역은 약하게 도핑된 표면 영역(41A,42A,81A,82A)에 비해 비교적 강하게 도핑되어 있다(제10a도, 제10b도 참조). 이들 붕소 및 비소 주입을 위해 대략 3ㆍ1015㎝-2의 도우즈가 사용된다. 다음에, 비소가 표면 영역(92)에서 도핑 농도를 더욱 증가시키기 위해서 상기 저항 영역(91)에 주입된다.
다음에, 상기 어셈블리는 티타늄을 전체 표면에 스퍼터링함으로써 금속층(28)으로 덮인다. 예컨대, 코발트 또는 백금과 같은 또 다른 금속이 사용될 수도 있다. 다음에, 상기 어셈블리가 대략 650℃의 온도까지 가열되고, 티타늄(28)은 티타늄이 실리콘과 직접 접촉해 있는 영역에 티타늄 실리사이드(15)가 형성되도록 실리콘과 반응한다. 따라서, 접촉 영역(92) 뿐만 아니라, 게이트 전극(45,55,85), 소스(41,51) 및 드레인(42,52), 제1 및 제2액티브 영역(81,82)에는 자기 기록 방식으로 티타늄 실리사이드(15)의 양호한 전도 상층이 제공된다(제13a도 및 제13b도 참조). 변환되지 않은 나머지 티타늄(28)은 상기 티타늄 실리사이드(15)에 대해 적절한 용재에 의해 선택적으로 제거될 수 있다. 명료성을 위해, 본 출원에서 용어 티타늄 실리사이드 또는 보다 일반적인 의미의 용어 금속 실리사이드가 사용되면, 이 용어는 화학적 화합물 뿐만 아니라, 보다 일반적인 의미로 실리사이드 외에 금속을 함유하는 재료를 의미함을 이해해야 한다.
다음에, 상기 어셈블리가 실리콘 산화층(17)으로 덮이고, 접촉 창이 상기 금속 실리사이드 부분(15)의 위에 제공된다. 상기 접촉 창에서는, 상기 금속 실리드(15)가 얇은 티타늄-텅스텐 층(도시되지 않음)으로 덮이고, 이후에 상기 어셈블리에 알루미늄 창이 제공하며, 이때 이 알루미늄 창은 상기 금속 실리사이드의 상기 접촉 창에 위치되어, 전극(16)을 형성하고 있다. 다음에, 상기 알루미늄층으로부터, 상기 접속 도선(61-64)들간의 원하는 배선이 마스킹 및 에칭에 의해 형성된다. 이와 같이 얻어진 구성이 제2도 및 제6도에 도시되어 있다.
본 발명에 따른 반도체 장치의 제2실시예가 제14도에는 평면도로, 그리고 제15도에는 단면도로 도시되어 있다. 이 실시예에서는, 또한 이하의 실시예에서는, 위에서 설명한 상기 CMOS 회로에서부터 시작된다. 이 설명을 위해 제1실시예를 참조한다.
이전의 실시예에서와 같이, 보호 소자는 제1액티브 영역(81)과 제2액티브 영역(82)을 구비하고 있고, 이들 영역은 둘 다 n 형이다. 이들 영역(81,82)은 p 형 기판(10)의 인접부와 함께 pn 접합(86,87)을 형성하고 있고, 이들의 표면은 티타늄 실리사이드(15)로 덮여 있다. 이 실시예에서, 기판(10)은 대략 0.4 ㎛ 두께의 실리콘 산화층(12)의 아래의 두 액티브 영역(81,82)사이에 위치되어 있고, 상기 산화층(12)은 기판(10)내에 침몰되어 있다. 이 침몰된 산화층(12)은 제2실리콘 산화층(17)과 알루미늄 게이트 전극(85)으로 연속적으로 덮인다. 이들 두 산화층(12,17)은 비교적 두꺼운 게이트 절연체를 함께 구성하고 있고, 결과적으로 MOS 트랜지스터로서의 보호 소자의 임계 전압은 비교적 높다.
상기 보호 소자의 양단 전압이 대략 15 - 20V의 임계 전압을 초과하면, 상기 보호 소자(8)는 위에서 설명한 스냅 백 상태에 도달한다. 이때, 전기 접속이 입력 라인(61)으로부터 상기 보호 소자를 통해 제2공급 라인(63)까지 존재한다. 비교적 두꺼운 두께의 게이트 절연체 때문에, 이 실시예에서의 보호 소자는 비교적 강하다. 또한, 상기 액티브 영역(81,82)사이의 거리는 이전의 실시예에서 보다 크도록 선택되고, 결과적으로 여기서 설명된 보호 소자는 비교적 높은 전압에 견딜 수 있다. 이 보호 소자는 이른바 인체 모델, 즉 US. Milt. Std. 883C. Method 3015.6. Notice 7에 따라 인가된 1000 V 이상의 전압에 견딜 수 있는 것으로 입증되었다. 이에 반해, 여기서 설명된 보호 소자는 보다 높은 임계값 때문에 이전의 실시예의 보호 소자보다 느리다. 그러므로 반도체 장치에서 두 보호 소자가 상기 입력 라인(61)과 상기 제2공급 라인(63)을 따라 별도로 접속되어, 이들 두 보호 소자의 이점이 충분히 이용될 수 있으면 바람직하다. 정전기 방전의 경우에, 상기 전압은 상기 제1실시예의 보호 소자에 의해 안전한 값으로 충분히 신속하게 제한되고, 여기서 설명한 상기 보호 소자는 전하가 충분히 높은 밀도로 소모될 수 있도록 해 준다.
이 실시예에서, 본 발명에 따라 보호 소자에 직렬 접속된 저항 소자(9)는 티타늄 실리사이드(15)의 상층으로 덮인, 인이 도핑된 다결정 실리콘층을 포함하고 있으며, 상기 실리사이드(15)는 부분적으로 스트립(93)으로 분리되어 있다. 이 층의 구조 및 두께는 상기 집적 회로의 인버터의 게이트 전극의 구조 및 두께와 실질적으로 동일하며, 이에 따라 상기 저항 소자가 동일한 처리 단계에서 함께 제공될 수 있다. 상기 저항 소자(9)의 저항은 티타늄 실리사이드로된, 전도성이 양호한 상층(15)에 의해 주로 결정된다. 따라서, 판 저항은 대략 단위 면적당 3 - 4Ω이다. 원칙적으로, 상기 저항 소자의 재료로 기타 다른 전도 재료를 사용할 수도 있지만, 그렇게 할 경우에는 흔히 추가적인 처리 단계를 필요로 된다.
상기 저항 소자(9)가 상기 산화층(12,22)에 의해 상기 기판으로부터 절연된 분리 스트립(93)으로 분리되어 있다는 사실로 인해, 위에서 설명한 전류 집중이 상기 저항 소자로 억제된다. 상기 스트립(93)은 대략 4 ㎛의 상대 거리에 위치되어, 대략 1 ㎛의 폭을 가지고 있다. 길이가 5 - 20 ㎛인 경우에, 스트립당 대략 15 - 80 Ω의 저항이 생긴다. 하지만, 상기 스트립들이 병렬로 연결되어 있다는 사실로 인해, 상기 저항 소자의 저항은 상기 보호 소자의 스위칭 속도에 실질적으로 영향을 주지 않도록 비교적 작다. 상기 액티브 영역(81)으로부터 떨어진 쪽에서는, 상기 저항 소자(9)가 스트립으로 분리되어 있지 않고, 그리고 복수의 전극(16)이 저항 소자상에 제공되어 있으며, 이때 이 전극은 평면도에서는 볼 수 없지만, 제14도에서 점선으로 지시되어 있다. 상기 전극(16)을 통해, 상기 저항 소자(9)는 입력 라인(61)에 접속되어 있다. 상기 저항 소자(9)의 이 부분에서는, 분리 스트립(93)의 비교적 높은 저항으로 인해 티타늄 실리사이드(15)로부터 액티브 영역(81)측으로의 전이부에서의 저항 변동이 없거나 실질적으로 인식될 수 없다. 그러므로, 전류의 집중이 이 경우에는 생기지 않으며, 따라서 전류가 상기 저항 소자측으로 실질적으로 균일하게 공급된다. 상기 저항 소자에서는, 상기 스트립(93)들이 서로 측방향으로 절연되어 있다는 사실로 인해 집중이 불가능하다. 그러므로, 전류는 실질적으로 일정하게 저항 소자를 통과하게 된다. 상기 보호 소자(8)에 대향된 쪽에서, 상기 스트립(93)들은 알루미늄 스트립(98)을 통해 상기 액티브 영역(81)에 각각 개별적으로 접속되어 있다. 상기 액티브 영역(81)의 상기 스트립(93)과의 접속을 위해 일반적인 연속 알루미늄 층 대신에 별도의 알루미늄 부분(98)을 사용함으로써, 낮은 저항 알루미늄(98)에서의 전류 집중이 억제된다. 따라서, 상기 액티브 영역(81)상에서는 상기 티타늄 실리사이드(15)쪽으로 실질적으로 균일하게 전류가 공급되게 된다. 상기 실리사이드(15)에서의 전류 경로가 너무 길지 않으면, 상기 pn 접합(86)에서 실질적으로 균일한 전류 분포가 얻어질 수 있다.
이 실시예에서는, 상기 저항 소자(9)가 별도의 알루미늄 스트립을 통해 상기 액티브 영역(81)측에 접속되어 있지만, 이 접속은 가로 방향으로 뻗어 있는 알루미늄층에 의한 접속과는 대조적으로 본 발명의 범위에 속해야 함을 주의해야 한다.
제16도 내지 제19도를 참조하여, 제2시랴의 제조에 대해 설명한다. 이제, 이들 도면에서는 보호 소자(8)와 저항 소자(9)가 연속적인 제조 단계로 도시되어 있다. CMOS 회로가 제1실시예를 참조하여 위에서 설명한 방식과 동일한 방식으로 형성된다.
시료는 붕소 도핑된 p 형 기판(10)이고, 이 기판상에는 실리콘 질화물의 산화물 마스크(19)가 제공된다. 이 마스크(19)와 상기 기판(10)사이에는 얇은 층의 실리콘 산화물(18)이 스트레스를 무효로 하기 위해 제공된다. 이를 위해, 실리콘 옥시니트리드(oxynitride)가 사용될 수도 있다. 다음에, 상기 어셈블리가 열적으로 산화되고, 상기 기판에 부분적으로 침몰된 실리콘 산화층(12)이 상기 기판의 마스크되지 않은 부분상에 성장된다(제16도 참조).
이제, 상기 CMOS 회로의 p 웰과 n 웰이 제공될 수 있다. 상기 보호 소자(8)와 저항 소자(9)는 이 실시예에서 그러한 웰을 구비하고 있지 않다. 따라서, 이들 두 소자(8,9)는 예컨대, NMOS 공정 또는 PMOS 공정과 같이 그러한 웰이 제공되지 않는 공정과도 호환이 된다.
상기 산화 마스크(19)가 제거된 후에, 상기 산화층(12)은 상기 기판에 침몰된 부분만이 잔류되도록 통상적인 방식으로 평탄화된다. 다음에, 상기 제1실시예에서 설명된 바와 같이, 상기 인버터의 게이트 절연체로서 사용되는 대략 17.5 ㎚의 얇은 실리콘 산화층(22)을 형성하기 위해서 열 산화가 행해진다. 상기 실리콘 산화층(22)은 다결정 실리콘 층으로 덮여 있고, 이 실리콘 층은 인이 도핑되고, 이후에 상기 저항 소자(9)의 스트립(93)이 마스킹과 에칭에 의해 형성된다. 상기 제1실시예에서 이미 설명한 바와 같이, 동일한 실리콘층으로 상기 CMOS 트랜지스터의 게이트 전극(45,55)이 또한 형성되며, 이에 따라 상기 스트립(93)을 제공하는데 추가적인 처리 단계가 요구되지 않는다. 이와 같이 얻어진 구성이 제17도에 도시되어 있다.
상기 보호 소자의 영역에서는, 이제 인과 비소가 상기 기판(10)에 연속적으로 주입되며, 비교적 강하게 도핑된 표면 영역(81,82)이 상기 침몰된 산화층(12)에 형성된다. 상기 영역(81,82)에서의 도핑 농도는 대략 1020㎝-3이다. 인과 비소를 주입하는 중에, 상기 어셈블리는 두꺼운 실리콘 산화층으로 덮이고, 이 산화층은 하부 실리콘 산화층(22)과 함께 이방성으로 에칭 제거되며, 이중에서 에지 부분(27)만이 상기 스트립(93)을 따라 잔류하게 된다. 이 구성이 제18도에 도시되어 있다.
이제, 상기 어셈블리는 예컨대, 티타늄을 표면에 스퍼터링함으로써 티타늄층(28)으로 덮이고, 대략 675 ℃의 온도까지 가열된다. 상기 티타늄층(28)이 상기 실리콘과 접촉해 있는 영역에서, 상기 티타늄은 티타늄 실리사이드(15)가 형성되는 동안에 상기 실리콘과 반응한다(제19도 참조). 상기 티타늄층(28)이 상기 실리콘 기판(10)과 접촉해 있는 영역 이외에서도, 예컨대 상기 스트립(93)의 다결정 실리콘상에서 마찬가지이다. 다음에, 변환되지 않은 티타늄이 선택적으로 제거될 수 있다.
다음에 상기 어셈블리는 비교적 두꺼운 실리콘 산화층(17)으로 덮이고, 이산화층에 통상적인 방식으로 접촉창이 에칭된다. 다음에, 상기 어셈블리는 알루미늄층으로 덮이고, 이후에 전극(16)과 배선(61,63)이 마스킹과 에칭에 의해 형성된다. 이 단계에서, 상기 입력 라인(61)과 제2공급 라인(63) 이외에도, 알루미늄 스트립(98)이 상기 스트립(93)과 액티브 영역(81)과 제2액티브 영역(82)사이에 각각 제공된다. 또한, 상기 알루미늄층으로부터 상기 보호 소자의 게이트 전극(85)이 형성된다. 이와 같이 하여 얻어진 구성이 제15도에 단면도로 도시되어 있다.
제20도 및 제21도에는 본 발명에 따른 반도체 장치의 제3실시예가 평면도와 단면도로 각각 도시되어 있다. 이 반도체 장치는, 제1실시예에서와 같이, CMOS 회로를 포함하고 있으며, 이 회로는 본 발명에 필수적인 것이 아니므로, 도면에 도시되어 있지 않다. 그러므로, 상기 회로의 설명을 위해서, 여기에서는 제1실시예를 참조한다.
이 실시예에서, 시료는 상기 제1실시예에서와 동일한 보호 소자(8)이다. 이 소자는 둘다 n 형인 제1액티브 영역(81)과 제2액티브 영역(82)을 포함하고 있고, 이들 영역은 입력 라인(61)과 제2공급 라인(63)에 각각 접속되어 있다. 각각의 상기 액티브 영역(81,82)은 p 형 기판의 인접부와 함께 각각 pn 접합(86,87)을 각각 형성하고 있다. 상기 두 액티브 영역(81,82)사이에 있는 기판(10)의 부분(83)은 실리콘 산화물로 된 대략 17.5㎚ 두께의 게이트 절연체와 n 형 다결정 실리콘으로 된 게이트 전극(85)으로 덮여 있다. 상기 게이트 전극(85)과 상기 액티브 영역(81,82)은 티타늄 실리사이드(15)로 덮여 있다. 상기 보호 소자의 게이트 전극(85)을 저항을 통해 상기 제2공급 라인에 접속하면 바람직하다. 이에 따라, 실제적으로 상기 게이트 전극(85)과 상기 제2액티브 영역(82)사이의 전압이 낮게 유지되고, 결과적으로 상기 입력 라인(61)의 전압이 높은 값으로 추정되면 상기 게이트 절연체(84)의 브레이크다운이 방지될 수 있다.
본 발명에 따른 이 실시예의 저항 소자(9)는 n 형 저항 영역(94)을 포함하고 있고, 이 영역 위에는 티타늄 실리사이드로 된 다수의 스트립(95)이 설치되어 있으며, 이때 이들 스트립은 실질적으로 서로 평행하게 뻗어 있다. 이들 스트립은 대략 10㎛의 길이와 1㎛의 폭을 가지고 있다. 상기 티타늄 실리사이드(15)의 단위 면적당 3 내지 4Ω정도인 판 저항으로 인해, 스트립당 저항은 대략 30Ω이다. 상기 저항 영역(94)은 기판(10)의 p 형 부분에 제공되어 있고, 그리고 pn 접합에 의해서 절연된다. 상기 스트립(95)은 상기 저항 영역(94)에 인접해 있는 액티브 영역(81)에서 상기 티타늄 실리사이드층(15)과 합체된다. 상기 액티브 영역(81)으로부터 떨어진 쪽에서, 상기 스트립(95)들이 서로 접속되어 있고 전극(16)이 그 위에 제공되어 있으며, 이에 의해 상기 저항 소자(9)가 상기 입력 라인(61)에 접속된다. 상기 전극(16)은 평면도에서는 실제적으로 보이지 않지만, 제20도에 점선으로 표시되어 있다. 상기 저항 영역(94)이 상기 실리사이드 스트립(95)으로 덮여 있지 않은 영역에서, 상기 저항 영역(94)이 상기 기판(10)에 침몰된 실리콘 산화층(12)의 아래에 위치되어 있다.
이하에서는, 여기에서 설명된 반도체 장치의 제조에 대해서 제22도 내지 제25도를 참조하여 설명한다. 이들 도면에는, 두 저항 소자(9,9')와 보호 소자(8)가 연속 제조 단계로 도시되어 있다.
시료는 p 형 실리콘 기판(10)이고, 이 기판은 얇은 실리콘 산화층(18)과 실리콘 질화물층(19)으로 연속적으로 덮여 있다. 이 질화물층(19)이 통상적인 방식으로 패턴화된 후에, 상기 어셈블리가 산화 매체로 되기 쉽고, 결과적으로, 부분적으로 침몰된 실리콘 산화층(12)이 상기 질화물층(19)에 의해 덮이지 않은 상기 기판(10)의 부분에 형성된다. 이제, 저항 소자의 금속 실리사이드 스트립이 형성되어야 하는 영역에서 상기 기판(10)은 상기 질화물층(19)으로 덮이는 것이 보장된다. 이 구조가 제22도에 도시되어 있다.
형성될 상기 보호 소자의 영역에는, 포토레지스트 마스크(20)가 제공되고, 이후에 상기 기판(10)의 마스크되지 않은 부분에 인을 주입함으로써, n 웰(94)이 제공되며, 이 웰은 저항 영역을 구성한다(제23도 참조). 주입 후에, 주입된 불순물을 활성화시키기 위해 어셈블리가 얼마간 가열된다.
상기 마스크(20)와 질화물층(19)이 제거된 후에, 부분적으로 침몰된 실리콘 산화층(12)이 통상적인 방식으로 평탄화되고, 이후에 열적 산화에 의해 대략 17.5㎚ 두께의 실리콘 산화층(22)이 성장되며, 이 산화층은 상기 보호 소자의 게이트 절연체로서 사용된다. 상기 보호 소자의 영역에서, n 형 다결정 실리콘의 게이트 전극(85)이 산화층(22)에 제공되고, 이후에 비교적 약하게 도핑되고 매우 얇은 n 형 표면 영역(81A,82A)을 상기 게이트 전극(85)의 어느 한쪽에 형성하기 위해서 제1의 인 주입이 실행된다(제24도 참조).
다음에, 상기 어셈블리가 비교적 두꺼운 실리콘 산화층으로 덮이며, 이후에 상기 층을 이방성적으로 에칭함으로써 에지 부분(27)이 형성된다. 이들 에지 부분(27)은 제2의 비소 주입시에 마스크되며, 이 주입은 이전의 주입보다 많은 도우즈로 실행된다. 상기 제1의 주입은 예컨대, 대략 4ㆍ1013㎝-2의 도우즈로 실행되고, 마지막으로 언급한 주입에서, 도우즈는 대략 3ㆍ1015㎝-2이다. 결과적으로, 다소 더 깊고 다소 더 강하게 도핑된 표면 영역(81B,82B)이 형성되며, 이들 영역은 상기 게이트 전극(85)으로부터 약간 더 떨어져 있다. 상기 영역(81A,81B)은 상기 보호 소자의 제1액티브 영역(81)을 함께 구성한다. 마찬가지로, 영역(82A,82B)은 상기 제2액티브 영역(82)을 함께 구성한다(제25도 참조).
다음에, 상기 어셈블리는 티타늄층으로 덮이며, 이후에 열처리에 의해서 실리콘과 접촉한 티타늄이 티타늄 실리사이드(15)로 변환된다. 다음에, 나머지 티타늄이 에칭되어 제거된다. 상기 제1액티브 영역(81)과 제2액티브 영역(82)상에는 티타늄 실리사이드(15)가 제공될 뿐 아니라, 이 단계에서 상기 저항 소자(9)의 실리사이드 스트립(95)이 형성된다. 다음에, 상기 어셈블리가 실리콘 산화층(17)으로 덮이고, 이 산화층에 상기 저항 소자(9)의 영역에서 접촉 창이 제공된다. 다음에, 상기 어셈블리가 얇은 티타늄-텅스텐층과 알루미늄층으로 덮이고, 이후에 상기 입력 라인(61) 및 제2공급 라인(63)과 같은 원하는 배선 및 전극(16)이 마스킹 및 에칭에 의해 형성된다(제20도, 제21도 참조).
본 발명에 따른 상기 반도체 장치에서, 상기 저항 소자는 상기 보호 소자로부터 분리될 수 있도록 이 반도체 장치에 수용될 수 있다. 이 경우가 예컨대, 상기 제2실시예의 경우이다. 이 경우에, 상기 저항 소자는 배선을 통해 상기 보호 소자에 접속된다. 또한, 상기 저항 소자는 위에서 설명한 제1 및 제3실시예에서와 같이, 상기 보호 소자에 인접할 수도 있다. 이 경우에는 상기 보호 소자와의 상기 저항 소자의 전기 접속을 위한 분리 배선이 생략될 수도 있다. 본 발명에 따른 반도체 장치에서 상기 저항 소자가 상기 보호 소자에 수용되어 있는 경우에, 추가적인 집적화가 얻어진다. 이제, 이 예로서, 본 발명에 따른 반도체 장치의 제4실시예에 대해 설명한다.
제26도에는 반도체 장치의 제4실시예에 따른 보호 소자가 단면도로 도시되어 있다. 이 실시예에서의 보호 소자는 전도형이 반대인 제1액티브 영역(81)과 제2액티브 영역(82)을 구비하고 있다. 상기 액티브 영역(81,82)은 대략 35V의 브레이크다운 전압을 가지고 있는 다이오드를 구성하고 있다. 상기 액티브 영역(81,82)은 상기 집적 회로의 p 채널 및 n 채널 트랜지스터의 각각의 n 웰 및 p 웰과 동일한 단게에서 제공된다. 결과적으로, 상기 제1액티브 영역(81)은 단위 면적당 15KΩ 정도인 판 저항을 가지고 있고, 이 값은 상기 전류 집중을 억제하기에 충분하다.
상기 제1액티브 영역(81)과 제2액티브 영역(82)은 상기 기판(10)에 침몰되어 있는 실리콘 산화층(12)의 아리에 일부 위치해 있고, 이들 영역은 상기 표면에서 두 영역사이의 pn 접합(86)을 제한한다. 상기 영역(81,82)이 상기 실리콘 산화층(12)의 아래에 위치되어 있지 않은 영역에서는, 상기 영역이 상기 티타늄 실리사이드(15)로 덮인다. 상기 제1영역(81)과 제2영역(82)에서, n 형 도펀트의 추가적인 양이 접촉 영역(181,182)을 형성하기 위해 상기 표면에 국부적으로 제공된다. 이 목적을 위해서, 상기 CMOS 회로의 n 채널 트랜지스터에 대해 소스 및 드레인 주입이 이용된다. 상기 어셈블리는 비교적 두꺼운 실리콘 산화층(17)으로 덮이며, 이때 접촉창이 상기 접촉 영역(181,182)의 영역에 제공된다. 상기 접촉 창에서, 상기 실리사이드층(15)상의 액티브 영역(81,82)에 전극(16)이 제공되고, 이에 의해 상기 제1액티브 영역(81)이 상기 입력 라인(61)에 접속되고 상기 제2액티브 영역(82)이 상기 제2공급 라인(63)에 접속된다.
상기 접촉 영역(181, 182)사이에서 상기 제1액티브 영역(81)과 상기 제2액티브 영역(82)이 상기 산화층(12)의 아래에 위치되어 실리사이드(15)로 덮여 있지 않다는 사실 때문에, 전류가 비교적 약하게 도핑된 영역만을 통해 상기 pn 접합(86)에 도달할 수 있다. 상기 전류는 실리사이드 실리콘 전이부(86)에서의 저항 변동이 실질적으로 더 이상 아무런 영향을 미치지 않을 정도의 저항을 통해 흐른다. 그러므로, 상기 전류는 상기 pn 접합(86)에서 실질적으로 균일하게 흐르게 되며, 결과적으로, 비교적 높은 전체 전류에서만 상기 보호 소자에 대해 허용되는 최대 전류 밀도에 도달한다.
대략 35V의 pn 접합(86)의 브레이크다운 전압은 이전의 실시예의 보호 소자의 임계 전압보다 높다. 하지만, 이에 반해, 여기서 설명된 보호 소자는 다른 보호 소자에 비해 매우 센 강도를 가지고 있다. 이는 상기 보호 소자가 이전의 실시예의 보호 소자보다 매우 높은 전압 및 전류 밀도에도 견딜 수 있음을 의미한다. 그러므로, 반도체 장치의 제5실시예에서는, 본 발명에 따라, 상기 보호 소자의 각종 실시예가 여러 가지 이점을 조합하기 위해 통상적으로 회로에 사용된다. 제27도에는 등가 전기 회로가 도시되어 있다.
이 실시예에서는, 3개의 보호 소자(8A-C)가 입력 라인(61)과 제2공급 라인(63)사이에 병렬 접속되어 있다. 제1보호 소자(8A)는 제4실시예에서 설명한 종류의 p 웰/n 웰 다이오드를 구비하고 있다. 제2보호 소자(8B)는, 제2실시예의 보호 소자와 같이, 제3보호 소자(8C)에 비해 비교적 두꺼운 게이트 절연체와 비교적 긴 채널 길이를 가지도록 구성되어 있고, 이때, 상기 제3보호 소자는 제1실시예에서 설명된 방식으로 구성된다. 상기 제2보호 소자(8B)의 게이트 전극은 입력 라인(61)에 접속되어 있다. 결과적으로, 정전기 방전으로, 게이트 전극과 상기 보호 소자(8B)의 제1액티브 영역에는 실제적으로 동일한 전압이 인가되게 되며, 이에 따라 상기 제2보호 소자(8B)는 보다 빠르게 도통되게 된다. 상기 제2보호 소자(8B)의 두꺼운 게이트 절연체는 상기 게이트 전극과 상기 제2액티브 영역간의 전압에 견딜 수 있을 정도로 충분히 강하다.
상기 제2보호 소자(8B)와 상기 입력 라인사이에는 본 발명에 따라 저항 소자(9)가 접속되어 있고, 이 경우에 상기 저항 소자(9)로는 위에서 설명한 제2실시예의 저항 소자가 사용된다. 제2보호 소자(8B)에 의해, 입력 라인(61)측의 전압은 제3보호 소자(8C)를 위한 직렬 저항이 필요없도록 충분히 낮은 값으로 제한된다. 또한, 상기 제3보호 소자(8C)에서, 상기 게이트 전극의 전압은 저항(R4)에 의해 낮게 유지되며, 이때 상기 저항(R4)은 상기 게이트 전극과 제2공급 라인(63)사이에 접속되어 있다.
또한, 입력 라인(61)에의 상기 제1보호 소자(8A)와 제2보호 소자(8B)의 접속부들사이에서, 상기 입력 라인에 직렬 저항(R1)이 포함되어 있다. 직렬 저항(R2)은 또한 상기 입력 라인(61)에의 제2 및 제3보호 소자(8B,8C)의 접속부들사이에 접속되어 있다. 두 직렬 저항(R1, R2)을 위해, 저항 영역이 사용되며, 이 저항 영역은 반도체 몸체에 위치되어, 이 반도체 몸체의 인접부와 함께 pn 접합을 형성하고 있다. 동작 동안에, 상기 pn 접합은 역 바이어스된다. 상기 저항의 양단 전압이 증가함에 따라, 상기 pn 접합의 주위의 공핍 영역이 확대되게 되며, 결과적으로 상기 저항 영역은 좁아지고 그 저항값은 증가한다. 따라서, 입력 라인(61)에서 전압이 대략 5V를 초과하지 않는 상기 회로(1)의 정상 동작 동안에, 상기 회로의 동작은 실제적으로 지연되지 않는다. 제1 및 제2직렬 저항(R1, R2)의 적절한 값은 이 조건에서 각각 300Ω과 100Ω 이다. 이에 반해, 매우 높은 전압이 입력 라인에 인가되는 정전기 방전에 의해서, 두 직렬 저항(R1, R2)의 저항값이 매우 커지게 된다. 이 조건에서 상기 직렬 저항(R1, R2)은 상기 게이트 전극(45,55)측의 전압이 허용될 수 없을 정도로 증가되기 전에 제3보호 소자(8C)가 도통되도록 하기 위해 상기 입력 라인(61)측에서의 전압 증가를 지연시킨다.
정전기 방전이 일어나면, 상기 제3보호 소자는 비교적 낮은 임계값 때문에 먼저 도통 상태로 되어, 상기 제2직렬 저항(R2)의 뒤에 있는 접속 도선(61)측의 전압을 대략 8V로 제한시키게 된다. 이때, 상기 제2직렬 저항(R2)을 통해 흐르는 전류는 이 직렬 저항의 양단에 전압 강하를 제공하며, 결과적으로 대략 15 - 20V의 임계값을 가지고 있는 제2보호 소자(8B)가 도통되게 된다. 이때, 상기 입력 라인측의 전압은 두 직렬 저항(R1, R2)사이에서 10 - 15V로 제한된다. 또한, 마침내, 상기 제1보호 소자(8A)가 도통되고, 결과적으로 방출된 전하가 짧은 시간에 소비될 수 있다.
상기 직렬 저항(R1, R2)을 주의깊게 선택함으로써, 상기 제1보호 소자(8A)를 통해 흐르는 전류의 대부분이 확실히 소비될 수 있다. 따라서, 여기서 사용된 직렬 저항(R1, R2)의 저항값에서의 정전기 방전에 의해, 각각 100 - 500 ㎃ 및 10 - 20 ㎃ 정도의 전류가 R1과 R2를 통해 흐르게 되고, 상기 제1보호 소자를 통해 소비되는 전류는 5A 또는 보다 큰 값이 될 수 있다.
본 발명에 따른 반도체 장치의 제6실시예가 제28도에 단면도로 도시되어 있다. 이 도면에서, 상기 보호 소자(8)는 제1액티브 영역(81)과 제2액티브 영역(82)을 구비하고 있고, 이들은 n 형 전도형이며, 상기 p 형 기판(10)의 부분에 의해 서로 분리되어 있다. 상기 부분은 비교적 두꺼운 산화층(12)의 아래에 위치되어 있고, 이 산화층은 상기 기판(10)에 침몰되어 있다. 상기 영역(81,82)은 대략 200㎛의 폭을 가지고 있고, 상기 p 채널 트랜지스터의 n 웰과 동일한 처리 단계에서 제공된다(제1실시예 참조). 상기 액티브 영역(81,82)에는 대략 5×1016㎝-3의 농도로 인이 도핑되고, 결과적으로 이들의 판 저항은 단위 면적당 15 KΩ 정도이다.
상기 액티브 영역(81,82)에 대한 만족스러운 전기 접촉을 위해, 상기 전극 영역(181,182)을 형성하기 위해 강한 도핑을 가진 표면에서 상기 산화층(12)의 양쪽에 상기 두 영역(81,82)이 제공된다. 이들 전극 영역(181,182)을 위해, 상기 회로의 n 형 트랜지스터의 소스 및 드레인 주입이 이용된다(제1실시예 참조). 상기 전극 영역(181,182)은 티타늄 실리사이드(15)로 덮여 있고, 상기 어셈블리는 실리콘 산화층(17)으로 덮여 있다. 상기 산화층(17)의 접촉 창을 통해, 상기 제1액티브 영역(81)과 제2액티브 영역(82)이 상기 알루미늄 전극(16)에 의해 상기 입력 라인(61)과 제2공급 라인(63)에 각각 접속된다. 상기 액티브 영역(81,82) 사이에서, 알루미늄 게이트 전극(85)이 상기 보호 소자 대신에 상기 산화층(17)상에 설치되어 있다.
두 액티브 영역(81,82)은 p 형 기판(10)과 함께 각각 pn 접합(86, 87)을 형성하고 있고, 그 브레이크다운 전압은 대략 35V이다. 상기 입력 라인(61)측의 전압이 상기 전압을 초과하면, 상기 제1액티브 영역(81)의 pn 접합(86)이 브레이크다운될 수 있고, 이후에 상기 보호 소자는 위에서 설명한 스냅 백 상태에 도달한다. 이 상태에서, 상기 보호 소자는 상기 제2공급 라인(63)으로 전하를 방출하며, 상기 입력 라인측의 전압은 대략 15V로 제한된다. 이때, 상기 보호 소자를 통해 흐르는 전류는 상기 제1액티브 영역(81)의 비교적 약하게 도핑된 부분의 일부분을 통해 흐르게 된다. 상기 액티브 영역(81)의 상기 부분에서의 비교적 큰 판 저항으로 인해, 상기 전류는 이 전류의 집중을 막기에 충분한 저항과 직면한다. 그러므로, 이 실시예에서는 상기 보호 소자 앞에 추가적인 저항을 반드시 설치할 필요는 없다.
본 발명은 위에서 설명된 실시예를 참조하여 설명되었지만, 본 발명은 이들 실시예에 한정되지 않음을 알 수 있다. 본 발명의 범위내에서 여러 가지 다른 변형예가 당업자에 의해 행해질 수 있다.
예컨대, 제1실시예에서 설명된 상기 저항 소자와 보호 소자가 다른 실시예에 사용될 수도 있다. 또한, 본 발명의 사용은 MOS 회로에 제한되지 않고, 예컨대, 규산화된 에미터를 가지고 있는 바이폴라 회로를 구비하고 있는 반도체 장치에 사용될 수도 있다. 이 경우에, 상기 보호 소자는 예컨대 npn 트랜지스터인 바이폴라 트랜지스터로 구성될 수도 있으며, 이때 그 콜렉터는 상기 접속 도선에 접속되고, 에미터는 제2접촉 영역에 접속된다. 본 발명을 사용함으로써 따라서 이러한 소자의 수명, 따라서 신뢰도가 증가될 수 있다.
또한, 복수의 액티브 영역을 가진 보호 소자의 경우에는, 복수의 저항 소자를 사용할 수 있고, 이들은 본 발명에 따라 각각 액티브 영역에 접속되어 있다. 이에 따라, 전체적인 직렬 저항의 증가가 달성될 수 있으며, 이 때문에 어던 경우에도 추가적인 공간이 요구되지 않는다.
또한, 이상에서 본 발명은 입력 라인과 공급 라인사이의 보호 소자를 참조하여 설명하였지만, 본 발명은 예컨대, 출력 라인과 공급 라인사이 그리고 두 공급라인사이의 보호 회로에 또는 집적 회로에 사용될 수도 있다.

Claims (13)

  1. 적어도 하나의 트랜지스터를 가지고 있는 집적 회로가 제공된 반도체 몸체를 구비하고 있는 반도체 장치로서, 상기 반도체 몸체에 위치되어, 금속 실리사이드로 덮여 잇는 영역을 구비하고 있고, 상기 집적 회로가 제1접속 도선을 통해 접촉 표면에 접속되어 있으며, 보호 소자가 상기 제1접속 도선과 제2접속 도선사이에 접속되어 있고, 상기 보호 소자는 상기 반도체 몸체에 위치해 있는 액티브 영역을 구비하고 있으며, 상기 액티브 영역이 상기 반도체 몸체의 인접부와 함께 pn 접합을 형성하고 있고, 상기 반도체 몸체의 표면에서 금속 실리사이드 층으로 덮여 있고, 전극을 통해 상기 제1접속 도선에 접속되어 있는 반도체 장치에 있어서, 상기 pn 접합에서의 전류 분포의 균일성을 개선하기 위해서, 상기 전극과 상기 pn 접합사이에서 저항 소자가 이 보호 소자의 액티브 영역에 직접 접속되어 있고, 상기 저항 소자의 폭은 상기 액티브 영역의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 회로는 제1전도형의 소스와 드레인을 가지고 있는 전계 효과 트랜지스터를 구비하고 있고, 이들 소스와 드레인은 반대인 제2도전형의 채널 영역에 의해 서로 분리되어 있고, 상기 채널 영역은 게이트 절연체와 게이트 전극으로 덮여 있고, 상기 소스와 드레인은 금속 실리사이드로 덮여 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 회로는 제2전도형의 소스와 드레인을 가지고 있는 제2전계 효과 트랜지스터를 구비하고 있고, 이들 소스와 드레인은 상기 제1전도형의 채널 영역에 의해 서로 분리되어 잇으며, 상기 채널 영역은 게이트 절연체와 게이트 전극으로 덮여 있고, 상기 소스와 드레인은 금속 실리사이드로 덮여 있으며, 상기 트랜지스터는 상기 제1전도형의 반도체 웰에 제공되어 있고, 이 반도체 웰이 상기 반도체 몸체의 인접부와 함께 pn 접합을 형성하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서, 상기 보호 소자는 상기 제1액티브 영역과 동일한 전도형의 제2액티브 영역을 구비하고 있고, 이들 두 액티브 영역은 전도형이 반대인 상기 반도체 몸체의 일부분에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 보호 소자의 상기 두 액티브 영역은 전계 효과 트랜지스터의 소스와 드레인으로서 상기 반도체 몸체에서 적어도 실질적으로 동일하게 강하게 도핑되어 있고, 적어도 실질적으로 동일하게 깊게 위치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 보호 소자의 두 액티브 영역은 제1전도형의 반도체 웰을 구비하고 있고, 이들 두 영역의 도핑 농도와 깊이는 상기 전계 효과 트랜지스터가 제공되어 있는 상기 반도체 웰의 도핑 농도 및 깊이와 적어도 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 저항 소자는 상기 반도체 몸체에 위치해 있고, 인접한 상기 보호 소자의 액티브 영역과 동일한 전도형을 가지고 있는 저항 영역을 구비하고 있고, 상기 저항 영역은 상기 반도체 몸체의 나머지 부분과 함께 pn 접합을 형성하고 있고, 상기 저항 영역의 표면이 적어도 부분적으로 실리콘 산화물로 덮여 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 금속 실리사이드 스트립들이 상기 저항 영역상에 위치되어 있고, 이들 스트립은 실리콘 산화물에 의해 서로 분리되어 있고, 적어도 상기 액티브 영역의 폭 전체에 걸쳐서, 위에 위치된 금속 실리사이드 층과 합체되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제3항에 있어서, 상기 저항 영역과 상기 반도체 웰은 상기 반도체 몸체에서 적어도 실질적으로 동일하게 깊게 위치되어 있고 적어도 실질적으로 동일하게 강하게 도핑되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 저항 소자는 다결정 실리콘 층을 구비하고 있고, 이 실리콘 층은 절연체층에 의해 상기 반도체 몸체로부터 분리되어, 상기 액티브 영역의 폭 전체에 걸쳐 적어도 뻗어 있고, 상기 실리콘층은 적어도 부분적으로 복수의 스트립으로 분리되어 있고, 이들 스트립은 서로 나란히 뻗어 있고, 상기 액티브 영역과 마주하는 각각의 상기 스트립의 단부가 상기 액티브 영역에 개별적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 다결정 실리콘층에 금속 실리사이드의 상층이 제공되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제2항 또는 제3항에 있어서, 상기 저항 소자의 다결정 실리콘층과 전계 효과 트랜지스터의 게이트 전극이 동일한 구성과 동일한 두께를 적어도 실질적으로 가지고 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 보호 소자는 제2액티브 영역을 구비하고 있고, 이 제2액티브 영역은 제1액티브 영역과 함께 다이오드를 형성하고 있으며, 이들 두 액티브 영역은 반도체 웰을 포함하고 있고 주요 부분에 대한 표면에서 실리콘 산화물로 덮여 있는 것을 특징으로 하는 반도체 장치.
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