[go: up one dir, main page]

KR0168896B1 - 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 - Google Patents

패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 Download PDF

Info

Publication number
KR0168896B1
KR0168896B1 KR1019940023535A KR19940023535A KR0168896B1 KR 0168896 B1 KR0168896 B1 KR 0168896B1 KR 1019940023535 A KR1019940023535 A KR 1019940023535A KR 19940023535 A KR19940023535 A KR 19940023535A KR 0168896 B1 KR0168896 B1 KR 0168896B1
Authority
KR
South Korea
Prior art keywords
data
parity
memory cell
memory
cell block
Prior art date
Application number
KR1019940023535A
Other languages
English (en)
Other versions
KR950009736A (ko
Inventor
마사아키 히가시타니
마사토모 하세가와
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP23395693A external-priority patent/JPH0793984A/ja
Priority claimed from JP28143693A external-priority patent/JPH07134900A/ja
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR950009736A publication Critical patent/KR950009736A/ko
Application granted granted Critical
Publication of KR0168896B1 publication Critical patent/KR0168896B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

칩 수명이 길면서 고속의 독출/기록/소거를 실현한다.
메모리셀부는 열방향으로 분할되어 데이타 기억영역(101)과 데이타 관리 정보 기억영역(102)이 형성된다. 데이타 관리정보 기억영역 (102)의 NAND단(12')의 메모리셀의 수는 데이타 기억영역(101)의 NAND단(12)의 메모리셀의 수 보다 적다. 워드선(WL11-WL116)은 데이타 기억영역(101)에 있어서 열방향의 NAND단(12)에 공통으로 접속되고, 그 안에 2개의 워드선(WL11, WL12)은 데이타 관리정보 기억영역(102)까지 연장되고, 열방향의 NAND(12')에 공통으로 접속된다. 비트선(BL11-BL18)은 행방향의 NAND단 (12,12')에 공통으로 접속된다.

Description

패리티에 의해 에러를 수정할 수 있는 반도체 메모리 장치
제1도는 본 발명의 기본 실시에에 의한 메모리 장치의 블록도.
제2도는 본 발명의 실시예의 의한 플래시 메모리의 구성을 나타내는 블록 회로도.
제3도는 제2도의 플래시 메모리에 있어서의 셀블록의 구성을 나타내는 회로도.
제4도는 제3도에 도시한 셀 블록의 반도체 칩상의 평면 구성을 나타내는 개략 평면도.
제5도는 패리티 회로의 구성을 나타내는 블록도.
제6도는 데이터 수정 회로의 구성을 나타내는 블록도.
제7도는 본 발명의 다른 실시에에 의한 독출 전용 메모리(ROM)의 구성을 나타내는 블록도.
제8a도와 제8b도는 ROM 셀 블록의 구성을 나타내는 회로도.
제9도는 데이터 수정 회로의 구성을 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 블록 4 : 로우 디코더
5 : 컬럼 디코더 6 : 패리티 셀 블록
7 : 워드 라인 제어 회로 8 : 비트 라인 제어 회로
9 : 패리티 회로 10 : 불량 출력 기억부
11 : 데이터 수정 회로 28, 39 : 선택 회로
31 : 보정 회로 32, 37 : 출력 전환 회로
36 : 비교 일치 검출 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플래시형 반도체 메모리 장치 및 마스크 ROM 형 반도체 메모리 장치에 관한 것이다.
근래 반도체 메모리 장치의 대용량화의 요구가 높아지고 있다. 이러한 요구는 EPROM의 대용량 특성을 유지하면서 저장된 데이터의 내용을 전기적으로 소거할 수 있는 플래시 메모리에 있어서 더욱 현저하며, 이러한 플래시 메모리는 자기 디스크 또는 기타의 대용량 메모리 장치를 대체할 것으로 기대된다.
플래시 메모리는 EPROM과 같이 플로팅 게이트로 핫 전자를 주입함으로써 데이터를 기록하고, 플로팅 게이트에 저장된 전하를 터널 전류의 형태로 제거함으로써 데이터를 소거한다. 또한, 소거 동작에 있어서는 먼저 모든 메모리 셀에 데이터 “1”을 기록한 뒤, 모든 셀의 데이터를 소거한다.
NOR형 플래시 메모리에서는 데이터 “0”, “1”을 엔핸스먼트형 MOS 트랜지스터의 두개의 임게치 HVth, LVth에 대응시켜 기억한다. 제어 게이트와 채널 사이에 배치된 플로팅 게이트에 전하를 축적한 상태가 “1”이며, 전하를 축적하고 있지 않은 상태가 “0”이다. 두개의 임계치 HVth와 LVth는 예컨대 7V 정도와 3V 정도이다.
소스에 0V, 드레인에 1V, 제어 게이트에 5V를 인가한 조건하에서, 임계치가 고임계치 HVth이면 채널은 “온” 상태가 아니고, 저임계치 LVth이면 채널은 “온” 상태이다. 이와 같이 하여 메모리 셀의 테이타를 독출할 수 있다. 또, 선택되어 있지 않은 메모리 셀에서는, 드레인은 플로팅 상태로 되어 제어 게이트에는 0V가 인가된다.
선택된 메모리 셀에 데이터 “1”을 기록할 때에는, 드레인에 6V, 제어 게이트에 12V를 인가한다. 이 경우에, 전자는 고온 상태로 되어 채널상의 산화막을 관통하여 플로팅 게이트에 주입되므로써 데이터 “1”이 기록된다.
소거시에는 모든 셀에 데이터 “1”을 기록한 뒤 모든 셀의 제어 게이트에 0V, 소스에 12V를 인가하고 드레인은 플로팅 상태로 한다. 이 경우에, 플로팅 게이트에 축적되어 있는 전자는 산화막을 통과하여 소스로 인출된다.
또, 메모리 셀 어레이에 있어서, 동일한 행에 배치된 제어 게이트는 동일한 워드 라인에 접속되고, 동일한 열에 배치된 드레인은 동일한 비트 라인에 접속된다.
이제, 이와 같은 플래시 메모리에 두개의 워드 라인이 단락되는 경우를 고려한다. 이러한 경우 소거 동작이 실행되면, 소정의 임계치 이외의 임계치를 갖는 셀이 발생된다. 특히, 데이터 “0”을 기억하는 메모리 셀에 접속된 한 워드 라인에 12V를 인가해도 다른 워드 라인에는 0V가 인가된다. 그 때문에 워드 라인의 전압이 충분히 높아지지 않고 단락된 워드 라인에 접속된 메모리 셀은 불충분한 기록 상태를 취한다.
다음에 모든 셀의 내용을 소거하기 위하여 모든 워드 라인(제어 게이트)에 0V, 모든 소스에 12V가 인가된다. 불충분한 기록 상태의 메모리 셀의 경우 플로팅 게이트에서 과도하게 전자가 유출되어, 플로팅 게이트가 대전된다. 이것을 과소거(over erase)라 부른다.
과소거 상태의 메모리 셀에 데이터 “1”이 기록되면, 임계치의 초기 레벨이 0이 아니라 정전위(부(-) 기억)이고 단락으로 인해 워드 라인에 충분히 전압을 인가할 수 없으므로 불충분한 기록 상태가 발생한다. 이와 같이 워드 라인 단락이 발생하고 있을 경우 그 워드 라인에 접속된 모든 메모리 셀은 기록 불능으로 되어 버린다.
워드 라인 단락에 대하여는 워드 라인에 접속되는 셀을 용장시켜도 의미가 없다. 따라서 용장을 행할 경우는 비트 라인(컬럼측)에 접속시키는 셀을 용장시키고 있다.
그런데, 어떤 메모리 셀이 과소거를 일으키면 과소거를 일으킨 셀에 접속되어 있는 비트 라인에 연계되어 있는 다른 셀도 독출 불능으로 되어 버린다.
메모리 셀 트랜지스터가 과소거에 의하여 임계치가 부(-)로 되면, 트랜지스터가 선택되어 있지 않고 OV 인가시에도 비트 라인으로 전류가 흐른다. 이 결과, 데이터가 독출되는 메모리 셀이 임계치가 부(-)인 메모리 셀과 동일한 비트 라인에 접속되면, 그 셀의 임계치와 무관하게 비트 라인으로 전류가 흐른다.
플래시 메모리의 용장 방법으로 이외에 셀 블록 단위로 용장하는 일이 고려되고 있다. 이러한 방법에 있어서, 메모리는 복수의 블록으로 분할되고, 블록에 불량이 존재할 때는 용장용의 블록으로 교체된다. 이 경우에, 어드레스 디코더로 디코드한 어드레스가 불량 블록을 지정할 때는 해당 어드레서는 용장용 블록의 어드레스로 전환된다.
이상 설명한 바와 같이, 플래시 메모리의 불량을 처리할 수 있는 적당한 용장 방법이 요구되고 있다.
마스크 ROM형 반도체 메모리 장치의 경우에는, 데이터가 제조시에 기록된다. 마스크 ROM의 셀 데이터는 제조 후에는 정정할 수 없으므로, 셀 어레이의 고집적화 및 대용량화에 수반하여 수율이 저하하여 이것을 개선하는 일이 요청되고 있다.
종래의 마스크 ROM 형 반도체 메모리 장치용 용장 셀로서 메모리 셀 어레이 내에 예컨대 EPROM 등의 프로그래머블 ROM이 추가로 사용되고 있다.
통상, 반도체 메모리 장치는 그 제조 후에 동작 시험이 행해지고 메모리 셀어레이 내에 불량 셀이 발견되면, 그 불량 셀의 어드레스와 데이터가 프로그래머블 ROM에 기록된다.
그리고, 셀 데이터 독출 동작시에 불량 셀의 어드레스가 기정되었을 때 프로그래머블 ROM에 기록된 셀 데이터가 자동적으로 독출된다.
대체로, 용장 셀로서 사용되는 프로그래머블 ROM의 단위셀은 마스크 ROM의 단위셀에 비하여 크므로 용장셀로서 메모리 셀 어레이 내에 프로그래머블 ROM을 형성하면 칩 면적이 증대한다.
또, 프로그래머블 ROM에 불량 셀의 어드레스 및 데이터를 기록하는 데는 고전압 및 긴 작업 시간이 필요하다.
일본국 특개평 2-203500호 공보에 기재된 마스크 ROM은 프로그래머블 ROM을 사용하는 일없이 용장 동작을 가능하게 하고 있다.
이 마스크 ROM은 메모리 셀 어레이 내에 패리티부를 가지고, 그 패리티부에는 메모리 셀의 각 행의 모든 데이터를 합계하여 얻어진 패리티 데이터를 저장한다.
그리고, 이 패리티 데이터에 의거하여 패리티 에러가 있으면 “1”, 패리티 에러가 없으면 “0”의 정정 비트를 패리티 체크 회로에서 출력 데이터를 수정하고 있다.
이 방법에서는, 데이터에 더하여 패리티를 기록하고 있다. 각 메모리 셀에 대한 패리티 데이터의 기록 및 검사에 시간이 소요된다.
본 발명의 목적은 플래시 메모리의 신규의 용장 구조를 제공하는데 있다.
본 발명의 다른 목적은 칩 면적의 증대를 억제하면서 불량 셀의 용장 동작을 용이하고도 신속히 행할 수 있는 마스크 ROM을 제공하는데 있다.
본 발명의 한 양상에 의하면, 메모리 셀 어레이가 복수개의 셀 블록으로 분할되어 구성되는 반도체 메모리 장치로서, n 비트의 데이터를 기억하며, 상기 n 비트 데이터중 1 비트가 1개의 메모리 셀 블록 마다 동일 어드레스에 기억되는 n 개의 메모리 셀 블록과; 상기 n 비트의 데이터가 기억되는 상기 어드레스에 해당하는 어드레스에 상기 n 비트 데이터의 패리티를 기억하는 패리티 메모리 유닛과; 상기 n 개의 메모리 셀 블록중 불량 메모리 셀 블록을 지정하는 불량 블록 데이터를 기억하는 불량 출력 기억부와; 상기 n 비트의 데이터중 상기 불량 출력 기업부에 의해 지정된 1개의 메모리 셀 블록을 제외한 상기 동일 어드레스에서 상기 메모리 셀 블록 내에 기억되어 있는 n-1 비트와, 상기 동일 어드레스에 상기 패리티 메모리 유닛 내에 기억되어 있는 상기 패리티를 배타적 논리합으로 산출함으로써 상기 불량 메모리 셀 블럭 내의 데이터를 수정하는 데이터 수정 회로가 제공된다.
n 비트의 데이터를 기억하기 위한 n개의 메모리 셀 블록에 더하여, 이 n 비트의 데이터의 패리티를 기억하기 위한 패리티 기억부를 설치함으로써 메모리 셀 블록의 어느것인가가 불량하게 되었을 경우에도 다른 정상 메모리 셀 블록 및 패리티 메모리 유닛으로부터의 독출 데이터에 의거하여 불량 셀 블록의 정상 데이터를 재생할 수 있다.
이와 같이 패리티 셀 블록을 설치함으로써 메모리 셀 블록을 용장하는 일없이 블록 용장을 행할 수 있다.
본 발명의 다른 양상에 의하면, n 비트의 데이터를 기억하며, 상기 n 비트의 데이터중 1 비트가 1개의 메모리 셀 블록 마다 동일 어드레스에 기억되고 나머지의 비트가 메모리 셀 블록 마다 기억되는 마스크 ROM 구조의 n 개의 메모리 셀 블록을 갖는 복수 비트 구조의 메모리 셀 어레이와; 상기 n 비트의 데이터가 기억되는 상기 어드레스에 해당하는 어드레스에 상기 n 비트 데이터에 대한 EOR 값인 패리티 데이터를 기억하는 패리티 셀 블록과; 상기 메모리 셀 블록 중에서 불량이 존재하는 메모리 셀 블록을 지정하는 불량 블록 데이터를 기억하는 불량 출력 기억부와; 상기 n 비트의 데이터중 상기 불량 출력 기억부에 의해 지정된 1개의 메모리 셀 블록을 제외한 상기 메모리 셀 블록의 동일 어드레스에 기억되어 있는 n-1 비트와, 상기 패리티 셀 블록의 대응하는 동일 어드레스에 기억되어 있는 패리티를 배타적 논리합으로서 산출함에 의해 상기 n 비트 데이터 사이의 에러 비트를 수정하는 동시에 상기 메모리 셀 블록으로부터 독출된 상기 n 비트 데이터 사이의 데이터를 수정하는 데이터 수정 회로가 제공된다.
복수의 메모리 셀 블록과 패리티 셀 블록에 동일한 어드레스를 부여함으로써 하나의 어드레스만으로 1 군의 데이터와 그 데이터의 패리티를 독출할 수 있다. 불량 셀의 데이터를 제외한 데이터와 패리티를 사용함으로써 정상 데이터를 복원할 수 있다. 이 수정 연산은 EOR의 연산에 의하여 실행할 수 있다.
제1도는 본 발명의 기본적인 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
반도체 메모리 장치는 동일한 어드레스 공간을 각각 갖는 복수의 메모리 셀 블록(1), 패리티 셀 블록(6), 불량 출력 기억부(10) 및 데이터 수정 회로(11)로 구성되는 멀티 비트 구성의 마스크 ROM 형 메모리 어레이를 갖는다.
동일한 어드레스의 메모리 셀 블록 1a-1d의 데이터의 배타 논리합(EOR)은 대응하는 동일한 어드레서의 패리티 셀 블록(6)에 패리티 데이터 SP 로서 저장된다. 불량 출력 기억부(10)는 불량 메모리 셀 블록(1)의 어드레서를 저장한다. 데이터 수정 회로(11)는 패리티 셀 블록(6)에 저장된 패리티 데이터 SP, 불량 출력 기억부(10)에 저장된 불량 블록의 어드레스 및 정상 메모리 셀 블록(1)에서 독출된 멀티 비트 셀 데이터에 의거하여 멀티 비트 셀 데이터 중 한 비트의 에러 데이터를 수정한다. 데이터 수정 회로(11)는 그 다음 정상 멀티 비트 데이터를 출력한다.
각 셀 블록의 지정된 어드레스의 메모리 셀이 정상하면, 불량 출력 기억부(10)는 출력 신호를 발생치 않고, 데이터 수정 회로(11)는 셀 블록 1a~1d로부터 수신된 데이터를 그대로 출력한다.
어느 셀 블록에서 지정 어드레스의 메모리 셀이 불량이면, 불량 출력 기억부(10)는 불량 메모리 셀을 포함하는 블록의 블록 어드레스를 출력한다. 데이터 수정 회로(11)는 패리티 데이터 SP와 정상 셀 블록으로부터의 데이터를 사용함으로써 셀 블록의 불량 메모리 셀의 원래의 정상 데이터를 생성하고 정상 멀티 비트 데이터를 출력한다.
이와 같은 정상 데이터의 생성은 에러 데이터를 소정의 신호로 치환하는 치환처리와 배타 논리합(EOR) 연산에 의하여 행할 수 있다.
패리티 셀 블록(6)은 복수 셀 블록의 동일 어드레스에 기억된 데이터의 패리티를 기억한다. 플래시 메모리의 경우는 기록 데이터의 EOR 연산을 행하여 패리티 신호를 생성하는 패리티 셀 블록(6)에 기억시킨다. 마스크 ROM의 경우, 제조 공정에서 기록되는 데이터 및 패리티는 공지되어 있고, 각각을 제조 공정 중에 메모리 셀 블록 및 패리티 셀 블록에 기록한다.
데이터의 독출에 있어서는 플래시 메모리와 마스크 ROM 간의 본질적인 차이점은 없다.
제2도는 본 발명의 실시예에 관한 플래시 메모리의 회로 블록도를 도시한 것이다. 메모리 셀 블록 1a, 1b…은 n 비트의 데이터를 기억하고 매트릭스에 배치된 셀을 갖는다. 이 실시예에서는 4개의 메모리 셀 블록(n=4)이 사용되는데, 그 각각은 워드 라인을 제어하는 워드 제어 회로(2) 및 비트 라인을 제어하는 비트 제어 회로(3)를 갖는다.
제3도에 메모리 셀 블록(1)의 구성을 보다 상세하게 도시한다. 메모리 셀 블록(1)은 매트릭스에 배치되는 플로팅 게이트형 트랜지스터를 구비하는 다수의 불 휘발성 메모리 셀 Cij를 포함한다.
메모리 셀 C11을 예로하여 설명하면, 플로팅 게이트 FG를 갖는 MOS 트랜지스터의 소스 S는 소스 라인에 접속되고, 드레인 D는 비트 라인 BL1에 접속되어 있다. 또 플로팅 게이트 FG상에 형성된 제어 게이트 CG는 워드 라인 WL1에 접속되어 있다.
비트 라인 BL1과 워드 WL1에 인가되는 전압을 제어함으로써 이 메모리 셀 C11에 데이터를 기록하든가 독출할 수 있다. 행 방향으로 배열된 메모리 셀의 제어 게이트 CG는 동일한 워드 라인 WL에 공통으로 접속되고, 열방향으로 배열된 메모리 셀의 드레인 D는 동일한 비트 라인 BL에 공통으로 접속된다. 각 워드 라인 WL은 워드 제어 회로(2)에 의하여 제어되고, 각 비트 라인 BL은 비트 제어 회로(3)에 의하여 제어된다.
제4도는 제3도에 도시한 바와 같은 메모리 셀 블록의 평면 구성을 개략적으로 나타내는 평면도이다. 제4도의 수평 방향으로 연속하는 복수의 소스 영역(소스라인)(21)이 열 방향으로 배열되어 있다. 2개의 연속하는 소스 영역(21)의 사이에 복수개의 불휘발성 메모리 셀이 접속되어 있다. 드레인 영역(24)은 상하의 소스라인 사이에 형성되는 2개의 불휘발성 메모리 셀에 공통적으로 사용된다.
소스 라인(21)과 드레인 영역(24) 사이에 형성되는 채널 영역상에 플로팅 게이트 전극(23)이 전기적으로 플로팅된 상태로 배치되고 그 전극(23)위에 형성되는 제어 전극(워드 라인)(21)이 제4도에서 수평 방향으로 연장되어 배치되어 있다. 비트 라인(도시 생략)은 제4도에서 수직 방향으로 배치되고 비트 접촉 구멍(25)을 통하여 드레인 영역(24)에 접속되어 있다.
제4도에 도시된 구성에 있어서, 메모리 셀 매트릭스는 워드 라인이 수평 방향으로 배치되고, 비트 라인이 수직 방향으로 배치된다. 또한 소스 라인은 워드 라인과 평행으로 배치되어 있다.
제2도를 재참조하여 설명을 계속한다. 각 셀 블룩(1)의 워드 제어 호로(2)는 로우 디코더(4)에 접속되고, 로우 디코더의 제어를 받는다. 비트 제어 회로(3)는 칼럼 디코더(5)에 접속되고, 컬럼 디코더의 제어를 받는 동시에 메모리 셀 블록(1)으로 및 그 블록으로부터 데이터를 전송한다. 로우 디코더(4)는 단자(17)로부터 로우 어드레스 신호를 수신하고, 컬럼 디코더(5)는 단자(18)로부터 컬럼 어드레스 신호를 수신한다.데이터는 단자(19)로부터 공급된다.
또한, 메모리 셀 블록(1)과 동일한 구성을 갖는 패리티 셀 블록(6)이 메모리 셀 블록(1)에 병렬로 접속된다. 패리티 셀 블록(6)은 워드 라인을 제어하는 워드제어 회로(7) 및비트 라인을 제어하는 비트 제어 회로(8)를 갖는데, 그 제어 회로(7, 8)는 로우 디코더(4) 및 컬럼 디코더(5)에 접속되어 있다.
패리티 회로(9)는 데이터 라인 D1~D4 상의 n 비트 데이터를 수신하고 n 비트 데이터의 패리티를 산출한다. 패리티 회로(9)는 제5도에 도시된 바와 같은 구성을 갖는다. 입력된 데이터 D1~D4의 EOR은 EOR 게이트 EOR1~EOR3에 의해 산출되고, EOR은 패리티 SP로서 출력된다. 패리티 회로(9)가 산출한 패리티 신호 SP는 비트 제어 회로(8)를 통하여 패리티 셀 블록(6)에 공급되어 그곳에 기억된다.
불량 출력 기억부(10)는 셀 블록(1)의 어느것인가가 불량한 경우 그 어드레스를 기억한다. 불량 출력 기억부(10)는 불량 셀의 블록 어드레스와 그 블록의 불량 어드레스를 기억하는 기능이 있으면 되고, 예컨대 퓨즈 등에 의하여 형성할 수 있다. 불량 출력 기억부(10)는 그 출력 신호를 데이터 수정 회로(11)에 공급하거나 또는 몇몇 경우에 있어서는 컬럼 디코더(5)에 공급할 수도 있다. 데이터 수정회로(11)는 셀 블록 1a~1d로부터 데이터 라인 D1~D4 및 패리티 회로(9)에 접속된다. 데이터 독출시에, 데이터 수정 회로(11)는 셀 블록 1a~1d로부터 데이터 D1~D4 및 패리티 회로로부터 패리티 신호 SP를 수신한다. 독출 어드레스가 불량 출력 기억부(10)에 기억된 불량 블록 어드레스와 일치할 때는 불량 블록을 지시하는 신호 SJ가 불량 출력 기억부(10)로부터 데이터 수정 회로(11)로 출력된다. 이러한 경우, 불량 셀 블록으로부터의 데이터는 사용되지 않고 다른 셀 블록에서 독출한 데이터와 패리티 셀 블록에서 공급된 패리티 신호가 정상 데이터를 생성하도록 사용된다. 그 후 출력 버퍼(13)에 정상 멀티 비트 데이터가 공급된다.
제6도는 데이터 수정 회로(11)의 구성예를 나타낸 것이다. 선택 회로(28)는 4개의 메모리 셀 블록 1a~1d의 출력 D1~D4, 패리티 회로(9)를 거쳐 공급되는 패리티 셀 블록(6)의 패리티 비트 SP 및 불량 출력 기억부(10)에서 공급되는 에러 데이터를 식별하는 신호 SJ를 수신하고, 에러 데이터를 제외한 3개의 정상 데이터와 패리티 신호를 2개의 EOR 게이트 EOR4, EOR5에 공급한다. 제6도에 나타낸 예에서는 D1이 에러 데이터라고 가정한다. EOR4, EOR5의 출력은 3개의 정상 데이터의 EOR 및 패리티를 다른 선택 회(29)에 공급하는 EOR6에 공급된다. 선택 회로(29)는 원래의 4개 데이터 D1~D4, 정상 데이터 및 불량 블록 식별 신호 SJ를 수신하고 정상 데이터 D1~D4를 출력한다.
예컨대, 정상 데이터가(1100)이고 패리티가 “0” 인 때, 메모리 블록 1a는 불량이고 “0”을 출력한다고 하자. 이 때, EOR4는 패리티 0과 D2=1의 EOR “1”을 출력하고, EOR5는 D3=0과 D4=0의 EOR “0”을 출력한다. EOR6은 “1” 및 “0”의 EOR “1”을 출력한다. 이와 같이 하여, 정상 데이터 D1=1이 복원된다.
이상 설명한 바와 같이, 종래의 용장 셀 블록을 사용하지 않고 패리티 셀 블록에 기억된 패리티를 사용하여 블곡 용장을 실시할 수 있다. 이하 예로서 4개의 셀 블록을 취하여 상기 실시예의 동작을 보다 상세히 설명하기로 한다.
셀 어드레스는 셀 블록 어드레스, 로우 어드레스 및 컬럼 어드레스에 의하여 지정된다. 셀 블록 1a가 불량 셀이라 하고, 셀 블록 1a~1d의 동일 어드레스(11)에 데이터(1100)가 기억된다고 가정한다.
데이터(1100)는 단자(19)로부터 데이터 라인 D1~D4로 공급된다. 패리티 회로(9)는 공급된 데이터(1100)로부터 패리티 “0”을 발생시켜 패리티 셀 블록(6)의 어드레스(11)에 기억시킨다.
기록시에는, 데이터(1100)가 셀 블록 1a~1d에 기록된다. 그러나, 셀 블록 1a가 불량일 때, 불량 셀 블록 1a는 에러가 있는 데이터 “1”을 기억한다.
독출시에는, 셀 블록 1a~1d에서 데이터가 독출되고 데이터 라인 D1~D4를 통하여 데이터 수정 회로(11)에 공급된다. 또 패리티 셀 블록(6)으로부터도 패리티 데이터 SP가 독출되고 패리티 회로(9)를 통하여 데이터 수정 회로(11)에 공급된다. 데이터 수정 회로(11)는 셀 블록(1)으로부터의 데이터 및 패리티 셀 블록(6)으로부터의 패리티 데이터 SP 이외에 불량 출력 기억부(10)에서 셀 블록 1a가 불량하다는 취지를 나타내는 불량 블록 식별 신호 SJ도 수신한다.
메모리 셀 블록과 패리티 셀 블록의 동일 어드레스에 데이터 및 패리티가 기억되므로, 신호 SJ는 각 메모리 셀 블록의 불량 메모리 셀 어드레스를 식별함이 없이 불량 블록을 식별할 수 있으면 충분하다.
데이터 수정 회로(11)는 정상의 셀 블록 1b~1d의 데이터 D2~D4 및 패리티 신호 SP를 사용하여 셀 블록 1a의 어드레스(11)에 정상 데이터 D1을 발생시키고, 정상 데이터 D1~D4를 출력 버퍼 13a~13d에 공급한다. 이와 같이하여 불량 셀 블록이 존재하여도 적정한 데이터의 기록·독출을 행할 수 있다.
또한, 불량 출력 기억부(10)는 데이터 기록시에 불량 셀 블록에 데이터를 기록하지 않도록 컬럼 디코더(5)와 함께 사용될 수도 있다. 소거 동작시에는, 셀 블록 1a~1d 및 패리티 블록(6)의 모든 셀의 데이터가 동시에 소거된다. 상기 실시예는 4 비트 구성을 사용하였으나, 8비트, 16 비트 등 다른 구성이 사용될 수 있음은 당업자에게 자명할 것이다.
이와 같은 구성에 의하면, 불량 셀 블록이 존재할 경우에도 어드레스 변환을 행할 필요가 없다. 상기와 같이 구성된 플래시 메모리는 패리티 셀 블록(6) 및 거기에 접속되는 제어 회로(7,8), 패리티 회로(9), 불량 출력 기억부(10) 및 데이터 수정 회로(11)를 사용함으로써 모든 셀 블록이 정상일 경우와 마찬가지로 작동될 수 있다.
다른 수정도 가능하다. 예컨대, 데이터 기록·돌출이 2 배의 n 비트 단위로 실행되면 단일 패리티가 2 배의 n 비트 구성의 각 세트에 제공될 수도 있다.
이상 설명한 플래시 메모리에서는, 정상 데이터를 발생시키도록 새로운 데이터가 기록될 때마다 패리티를 연산하고 기억시키는 일이 필요하다. 마스크 ROM에 있어서는, 기억시킬 데이터는 마스크상에 프로그래밍되고 반도체 칩 내에 고정 데이터로서 기록된다. 그러므로, 패리티도 고정 데이터로서 기록된다. 단지 불량 메모리 셀은 마스크 ROM 제조 후의 검사에서 비로서 검출된다. 이 불량 메모리 셀 정보와 패리티를 사용하여 에러 데이터를 수정한다.
제7도는 4 비트 구성의 마스크 ROM의 실시예를 나타낸 것이다. 메모리 셀 블록 1a~1d는 멀티 비트 구성의 마스크 ROM이다. 패리티 셀 블록(6)도 같은 구성의 마스크 ROM으로 형성된다.
제8a도, 제8b도는 마스크 ROM의 회로 구성예를 제시한다. 제8a도는 NAND 형 마스크 ROM 회로를 나타낸다. MOS 트랜지스터 Q11~Q18은 소스 라인 SL1과 비트 라인 BL1의 사이에 직렬로 접속되어 있다. 동일하게, MOS 트랜지스터 Q21~Q28은 소스 라인 SL2와 비트 라인 BL2 사이에 직렬로 접속되어 있다. MOS 트랜지스터 Q11~Q18…의 게이트는 워드 라인 WL1에 접속되어 있다.
기록 데이터는 각 MOS 트랜지스터의 채널에 불순물을 선택적으로 이온 주입시킴으로써 기억된다. 데이터 “0”의 메모리 셀은 디플리이션 또는 정상적인 ON 모드에 설정되고, 데이터 “1”의 메모리 셀은 엔핸스먼트 또는 정상적인 OFF 모드에 설정된다. 워드 라인에는 로우, 하이의 두 상태의 신호가 인간된다. 디플리이션 모드 트랜지스터는 워드 라인의 전위에 의하지 않고 “온” 상태가 된다. 엔핸스먼트 모드 트랜지스터는 워드 라인이 하이인 때 “온”, 로우인 때 “오프” 상태가 된다.
모든 메모리 셀의 워드 라인에 하이 레벨 신호를 인가하면, 모든 메모리 셀은 “온” 상태가 된다. 이 상태에서, 워드라인은 1 개씩 로우 레벨 신호에 의해 순차적으로 구동된다. 대응하는 메모리 셀이 “0”(디플리이션 모드)인 때는 비트 라인 전류에 변화가 없고, “1”(엔핸스먼트 모드)인 때는 비트 라인 전류에 변화가 생긴다.
제8b도는 NOR 형 마스크 ROM의 구성예를 제시한다. MOS 트랜지스터 T11,…, T18, T21,…, T28이 매트릭스상에 배치된다. 동일 행의 트랜지스터 T11,…, T18의 게이트는 동일한 워드 라인 WL1에 접속된다. 동일 컬럼의 트랜지스터 T11,T21,…의 소스 및 드레인은 각각 동일한 소스 라인 SL1, 비트 라인 BL1에 접속된다.
각 트랜지스터의 채널에는 선택적으로 불순물을 이온 주입하고, 고임계치 HVth 또는 저임계치 LVth의 어느 하나로 설정한다. 워드 라인에 인가하는 구동 전압은 LVth와 HVth의 중간 전압으로 한다.
소스 라인 SL과 비트 라인 BL 간에 소정 전압을 인가하고, 각 워드 라인에 차례로 구동 전압을 인가하면, 대응하는 메모리 셀의 임계치 전압에 따른 비트 라인 전류가 얻어진다.
제2도의 플래시 메모리와 같이, 제7도의 각 메모리 셀 블록(1)은 워드 라인 제어 회로(2)와 비트 라인 제어 회로(3)에 접속된다. 어드레스 회로(33)로부터의 로우 어드레스는 워드 라인 선택 신호를 발생시키는 워드 라인 제어 회로(2)에 출력이 공급되는 로우 디코더(4)에 공급된다. 이와 같이 하여, 4개의 메모리 셀 블록의 동일 로우 어드레스의 워드 라인이 구동된다. 동일하게, 어드레스 회로(33)로부터 공급되는 컬럼 어드레스는 컬럼 디코더(5)에 공급된다. 컬럼 어드레스 신호 CA에 따라서, 메모리 셀 블록 1a~1d에 있어서 동일 컬럼 어드레스의 비트 라인이 선택된다.
선택된 워드 라인 및 비트 라인에 의해 식별되는 셀의 데이터가 독출된다. 독출된 데이터는 센스 증폭기를 통하여 출력 전환회로(32)와 보정 회로(31)를 포함하는 데이터 수정 회로에 출력된다.
로우 디코더(4)에서 출력되는 워드 라인 선택 신호와 컬럼 디코더(5)로부터 출력되는 비트 라인 선택 신호는 패리티 셀 블록(6)에도 출력된다.
패리티 셀 블록(6)은 메모리 셀 블록 1a~1d와 동일한 열 수와 행 수를 가지도록 구성되어 있다. 워드 라인 선택 신호가 워드 라인 제어 회로(7)에 입력되어서 메모리 셀 블록 1a~1d와 동일한 로우 어드레서의 워드 라인이 선택된다. 또, 칼럼 어드레서 신호 CA에 따라서, 메모리 셀 블록 1a~1d와 동일한 컬럼 어드레스의 비트 라인이 선택된다.
그리고 패리티 셀 블록(6)의 각 메모리 셀에는 메모리 셀 블록 1a~1d의 패리티 데이터가 기억되어 있다. 어느 메모리 셀에 불량이 발생했을 경우에, 불량 메모리 셀 블록의 에러 데이터는 정상의 메모리 셀 블록으로부터 독출된 데이터와 패리티를 사용하여 복원될 수 있다.
즉, 패리티 셀 블록(6)에는 각 셀 블록 1a~1d의 동일 어드레스에 정상 셀 데이터의 EOR치가 패리티 데이터로서 기억되어 있다.
그리고, 로우 디코더(4) 및 컬럼 디코더(5)로부터 출력되는 워드 라인 및 비트 라인 신호에 의해 식별되는 메모리 셀의 패리티 데이터 SP가 패리티 셀 블록(6)으로부터 데이터 수정 회로(31)에 출력된다.
컬럼 어드레스 신호 CA는 불량 출력 기억부(10)에도 출력된다. 불량 출력 기억부(10)에는 이 마스크 ROM의 제조 후의 동작 시험에 따라서 검출된 불량 부분을 나타내는 어드레스가 기억되어 있다.
불량 셀의 어드레스는 로우 및 컬럼 어드레스와 블록 어드레서로 분리되고, 각각 불량 로우 및 컬럼 어드레스 메모리(34)와 불량 블록 어드레스 메모리(35)에 기억된다. 어드레스 회로(33)에서 공급되는 로우 및 컬럼 어드레스와 불량 어드레스 메모리(34)로부터 공급되는 불량 로우 및 컬럼 어드레스와는 비교 일치 검출 회로(36)에서 비교된다. 동시에, 불량 로우 및 컬럼 어드레스에 대응하는 불량 블록 어드레스가 불량 블록 어드레스 메모리(35)로부터 출력 전환 회로(37)에 공급된다. 비교 일치 검출 회로(36)는 어드레스 회로(33)로부터 로우 및 컬럼 어드레스가 불량인 것을 검출하면, 검출 신호를 출력 전환 회로(37)에 공급하고, 이 출력 전환 회로(37)는 불량 블록 식별 신호 SJ를 출력 전환 회로(32) 및 보정 회로(31)에 공급한다.
제9도는 보정 회로(31) 및 출력 전환 회로(32)의 구성예를 나타낸 것이다. 보정 회로(31)는 불량 비트 선택 회로(39)와 EOR 게이트 EOR11~EOR14를 포함한다. 선택회로(39)는 데이터 D1~D4와 출력 전환 회로(37)로부터 공급되는 불량 블록 식별 신호 SJ를 수신한다. 선택 회로(39)에는 또 “0” 입력(접지 신호)이 공급된다.
메모리 블록 1c 내의 메모리 셀이 불량이고, 불량 블록 식별 신호 SJ가 데이터 D3을 식별하는 경우를 설명한다. 선택 회로(39)는 D3을 식별하는 출력 전환 신호 SJ를 수신한다. 선택 회로(39)는 데이터 D3 대신 “0” 신호를 D3으로서 선택하고, 데이터 D1,D2,D3,D4를 EOR11 및 EOR12의 입력에 공급한다. EOR13은 이들 4 입력 데이터의 EOR 치를 출력한다. 이 EOR 치와 패리티 SP는 EOR14의 또 다른 EOR 치를 얻도록 사용되고, 그 얻어진 EOR 치는 정상 신호 D3으로서 출력 전환 회로(32)에 공급된다. 출력 전환 회로(32)는 선택 회로(39)로부터 공급되는 4개의 신호 D1,D2,D3,D4, 출력 전환 신호 SJ 및 정상 신호 D3을 수신할 경우, D3 대신에 정상 신호 D3을 선택하고 정상 데이터 D1~D4를 출력한다.
또, 출력 전환 회로(32)가 출력 전환 신호 SJ를 수신하지 않는 경우에는, 보정 회로(31)로부터 공급된 독출 데이터 D1~D4가 직접 출력된다. 또 출력 전환회로(32)는 선택 회로(39)로부터 독출된 데이터를 수신하는 대신에, 제7도의 파선으로 나타낸 바와 같이 독출 데이터 D1~D4를 직접 수신할 수도 있다.
요약하면, 마스크 ROM에서는 제품 출하시의 동작 시험에 의하여 어느 메모리 셀 블록에 불량이 있는지 또는 없는지의 여부가 검출된다. 4개의 메모리 셀 블록 1a~1d의 어느 하나에 불량이 있을 경우, 당해 메모리 셀 블록의 정보가 불량 출력 기억부(10)에 기억된다. 불량 블록은 각 어드레스에 대해 검출될 수 있다.
이 상태에서 셀 정보의 독출 동작을 하면, 로우 어드레스 RA와 컬럼 어드레스 CA에 따라서, 메모리 셀 블록 1a~1d 및 패리티 셀 블록(6)의 동일 어드레스에 각각 기억된 셀 데이터 D1~D4와 패리티 데이터 SP가 독출되어 데이터 수정 회로(31, 32)에 출력된다.
데이터 수정 회로(31, 32)는 셀 데이터 D1~D4, 패리티 데이터 SP 및 불량 메모리 셀 블록 신호 SJ에 따라서 동작한다. 예를 들어, 메모리 셀 블록 1a에 불량이 존재할 경우, 데이터 수정 회로(31, 32)는 셀 데이터 D1 대신 보정 회로(31)의 출력 신호와 다른 정정 셀 데이터 D2~D4를 출력 버퍼 회로 13a~13d에 출력 한다.
그 결과, 에러 셀 데이터가 수정되어서 정상 데이터 D1~D4가 출력된다. 이상과 같이, 본 마스크 ROM에서 메모리 셀 블록의 어딘가에 불량이 존재할 경우에는, 패리티 셀 블록(6)에 기억되는 패리티 데이터와 불량 출력 기억부(10)에 기억되는 불량 메모리 셀 어드레스 정보에 따라서 데이터 수정 회로(31, 32)에서 에러 데이터가 자동적으로 수정된다.
패리티 셀 블록(6)에 기억되는 패리티 데이터는 메모리 셀 블록(1)의 동일 어드레스에 기억될 셀 데이터의 EOR 치이다. 또, 불량 출력 기억부(10)는 불량 메모리 셀의 어드레스를 기억하는 것만으로 충분하다. 따라서, 불량 출력 기억부(10)의 기억 용량을 축소할 수 있는 동시에 그 어드레스 데이터의 기록 시간을 단축할 수 있다.
또, 상기 실시예에서는 4비트 구성의 마스크 ROM에 대하여 설명했으나, 2 비트 또는 8 비트 구성등의 마스크 ROM에 있어서도 동일하게 구성할 수 있다.
이상의 실시예에 따라서 본 발명을 설명했으나, 본 발명은 이들에 제한되는 것은 아니다. 예를 들어, 제6도와 제9도의 에러 수정 회로는 교체될 수도 있다. 메모리 어레이의 구성도 상기의 것에 제한을 받지 않는다. 기타 여러가지의 치환, 변환, 개량, 조합이 청구범위 내에서 가능함을 당업자에 있어서 명백하다.

Claims (12)

  1. 메모리 셀 어레이가 복수개의 셀 블록으로 분할되어 구성된 반도체 메모리 장치에 있어서, n 비트의 데이터를 기억하며, 상기 n 비트 데이터중 1 비트가 1개의 메모리 셀 블록 마다의 동일 어드레스에 기억되는 n 개의 메모리 셀 블록과; 상기 n 비트의 데이터가 기억되는 상기 어드레스에 해당하는 어드레스에 상기 n 비트 데이터의 패리티를 기억하는 패리티 메모리 유닛과; 상기 n 개의 메모리 셀 블록중 불량 메모리 셀 블록을 지정하는 불량 블록 데이터를 기억하는 불량 출력 기억부와; 상기 n 비트의 데이터중 상기 불량 출력 기억부에 의해 지정된 1개의 메모리 셀 블록을 제외한 상기 메모리 셀 블록 내의 상기 동일 어드레스에 기억되어 있는 n-1 비트와, 상기 패리티 메모리 유닛 내의 상기 동일 어드레스에 기억되어 있는 상기 패리티를 배타적 논리합으로 산출함으로써 상기 불량 메모리 셀 블록 내의 데이터를 수정하는 데이터 수정 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 각 메모리 셀 블록과 상기 패리티 메모리 유닛은 동일한 메모리 기능을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 n 개의 메모리 셀 블록으로부터 독출된 n 비트의 데이터는 한개의 출력 단위를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는 플래시 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 불량 출력 기억부는 독출 전용 메모리로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 데이터 수정 회로는 상기 n 개의 메모리 셀 블록중 정상 메모리 셀 블록으로부터 독출된 데이터 및 상기 패리티 메모리 유닛으로부터 독출된 패리티를 배타적 논리합으로 산출하는 배타적 논리합 회로인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 기입된 데이터의 패리티를 산출하는 패리티 생성 회로를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 반도체 메모리 장치는 마스크 ROM 장치인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 패리티 메모리 유닛은 마스크 ROM으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 불량 출력 기억부는 1회 프로그램 가능한 독출 전용 메모리로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 메모리 장치에 있어서, n 비트의 데이터를 기억하며, 상기 n 비트의 데이터중 1 비트가 1개의 메모리 셀 블록 마다의 동일 어드레스에 기억되고 나머지의 비트가 메모리 셀 블록마다 기억되는 마스크 ROM 구조의 n 개의 메모리 셀 블록을 갖는 멀티 비트 구조의 메모리 셀 어레이와; 상기 n 비트의 데이터가 기억되는 상기 어드레스에 해당하는 어드레스에 상기 n 비트 데이터에 대한 EOR 값인 패리티 데이터를 기억하는 패리티 셀 블록과; 상기 메모리 셀 블록 중에서 불량이 존재하는 메모리 셀 블록을 지정하는 불량 블록 데이터를 기억하는 불량 출력 기억부와; 상기 n 비트의 데이터중 상기 부량 출력 기억부에 의해 지정된 1개의 메모리 셀 블록을 제외한 상기 메모리 셀 블록의 동일 어드레스에 기억되어 있는 n-1 비트와, 상기 패리티 셀 블록의 대응하는 동일 어드레스에 기억되어 있는 패리티를 배타적 논리함으로서 산출함에 의해 상기 n 비트 데이터 사이의 에러 비트를 수정하는 동시에 상기 메모리 셀 블록으로부터 독출된 상기 n 비트 데이터 사이의 데이터를 수정하는 데이터 수정 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 반도체 메모리 장치 제조시에 상기 메모리 셀 블록에 커스텀 데이터가 기입되고; 상기 패리티 데이터는 반도체 메모리 장치 제조시에 상기 패리티 셀 블록에 기입되며; 상기 불량 출력 기억부는 불량 메모리 셀 블록의 상기 어드레스 데이터를 기억하고, 외부 어드레스 신호에 의해 지정된 상기 메모리 셀 블록의 어드레스로부터 독출된 수정 데이터는 상기 데이터 수정 회로를 통하여 출력되며; 상기 외부 어드레스 신호에 의해 선택된 상기 패리티 데이터는 상기 외부 어드레스 신호에 의해 지정된 상기 메모리 셀 블록의 상기 어드레스에 기억되어 있는 데이터 열로부터 산출된 배타 논리할 값인 것을 특징으로 하는 반도체 메모리 장치.
KR1019940023535A 1993-09-20 1994-09-16 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 KR0168896B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP93-233956 1993-09-20
JP23395693A JPH0793984A (ja) 1993-09-20 1993-09-20 半導体記憶装置
JP28143693A JPH07134900A (ja) 1993-11-10 1993-11-10 半導体記憶装置
JP93-281436 1993-11-10

Publications (2)

Publication Number Publication Date
KR950009736A KR950009736A (ko) 1995-04-24
KR0168896B1 true KR0168896B1 (ko) 1999-02-01

Family

ID=26531287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940023535A KR0168896B1 (ko) 1993-09-20 1994-09-16 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치

Country Status (2)

Country Link
US (1) US5671239A (ko)
KR (1) KR0168896B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883903A (en) * 1993-09-20 1999-03-16 Fujitsu Limited Semiconductor memory of XN type having parity corresponding to n×m bits
US5953265A (en) * 1997-09-29 1999-09-14 Emc Corporation Memory having error detection and correction
DE69732637T2 (de) 1997-12-22 2005-12-29 Stmicroelectronics S.R.L., Agrate Brianza Selbsttest und Korrektur von Ladungsverlustfehlern in einem Sektorenlöschbaren und-programmierbaren Flashspeicher
US6304992B1 (en) 1998-09-24 2001-10-16 Sun Microsystems, Inc. Technique for correcting single-bit errors in caches with sub-block parity bits
FR2802734B1 (fr) * 1999-12-15 2002-04-26 St Microelectronics Sa Procede de correction d'un bit dans une chaine de bits
DE10109449B4 (de) * 2000-08-02 2012-11-08 Continental Teves Ag & Co. Ohg Verfahren und Schaltungsanordnung zur Speicherung von Prüfbit-Worten
US7162668B2 (en) * 2001-04-19 2007-01-09 Micron Technology, Inc. Memory with element redundancy
JP3860436B2 (ja) * 2001-07-09 2006-12-20 富士通株式会社 半導体記憶装置
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP3930446B2 (ja) * 2003-03-13 2007-06-13 株式会社東芝 半導体装置
JP2005203064A (ja) * 2004-01-19 2005-07-28 Toshiba Corp 半導体記憶装置
JP4660353B2 (ja) * 2005-11-01 2011-03-30 株式会社東芝 記憶媒体再生装置
KR20090087077A (ko) * 2006-11-21 2009-08-14 프리스케일 세미컨덕터, 인크. Ｅｃｃ-유닛 및 부가 프로세싱 장치를 갖는 메모리 시스템
US8365044B2 (en) * 2007-04-23 2013-01-29 Agere Systems Inc. Memory device with error correction based on automatic logic inversion
US8880977B2 (en) 2011-07-22 2014-11-04 Sandisk Technologies Inc. Systems and methods of storing data
CN103875039A (zh) * 2011-09-01 2014-06-18 杭州海存信息技术有限公司 现场修复系统和方法
US9183086B2 (en) 2013-06-03 2015-11-10 Sandisk Technologies Inc. Selection of data for redundancy calculation in three dimensional nonvolatile memory
US9177673B2 (en) 2013-10-28 2015-11-03 Sandisk Technologies Inc. Selection of data for redundancy calculation by likely error rate
US9455020B2 (en) * 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9704540B2 (en) * 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10942809B2 (en) 2018-12-20 2021-03-09 Micron Technology, Inc. Changing of error correction codes based on the wear of a memory sub-system
US11106530B2 (en) * 2019-12-20 2021-08-31 Micron Technology, Inc. Parity protection

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464755A (en) * 1982-03-26 1984-08-07 Rca Corporation Memory system with error detection and correction
JPS60133599A (ja) * 1983-12-21 1985-07-16 Nec Corp 半導体メモリ装置
JPS6150293A (ja) * 1984-08-17 1986-03-12 Fujitsu Ltd 半導体記憶装置
JP2664236B2 (ja) * 1989-02-01 1997-10-15 富士通株式会社 半導体記憶装置
JPH0664918B2 (ja) * 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
US5088092A (en) * 1989-11-22 1992-02-11 Unisys Corporation Width-expansible memory integrity structure
JP2953737B2 (ja) * 1990-03-30 1999-09-27 日本電気株式会社 複数ビット並列テスト回路を具備する半導体メモリ
JP2854680B2 (ja) * 1990-06-15 1999-02-03 株式会社東芝 Ｉｃメモリカード
US5249158A (en) * 1991-02-11 1993-09-28 Intel Corporation Flash memory blocking architecture
JP3229345B2 (ja) * 1991-09-11 2001-11-19 ローム株式会社 不揮発性ｉｃメモリ
US5452311A (en) * 1992-10-30 1995-09-19 Intel Corporation Method and apparatus to improve read reliability in semiconductor memories
US5448577A (en) * 1992-10-30 1995-09-05 Intel Corporation Method for reliably storing non-data fields in a flash EEPROM memory array
US5367526A (en) * 1993-06-22 1994-11-22 Kong Edmund Y Memory module, parity bit emulator, and associated method for parity bit emulation
JP3212421B2 (ja) * 1993-09-20 2001-09-25 富士通株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US5671239A (en) 1997-09-23
KR950009736A (ko) 1995-04-24

Similar Documents

Publication Publication Date Title
KR0168896B1 (ko) 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치
US11817155B2 (en) Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage
US6219286B1 (en) Semiconductor memory having reduced time for writing defective information
US7437631B2 (en) Soft errors handling in EEPROM devices
KR100784867B1 (ko) 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치
US6525960B2 (en) Nonvolatile semiconductor memory device including correction of erratic memory cell data
US5532962A (en) Soft errors handling in EEPROM devices
EP0802540B1 (en) Multilevel memory system
US8166371B2 (en) Semiconductor memory system and signal processing system
US5883903A (en) Semiconductor memory of XN type having parity corresponding to n×m bits
US5930169A (en) Nonvolatile semiconductor memory device capable of improving of chip's lifetime and method of operating the same
JP3076195B2 (ja) 不揮発性半導体記憶装置
US6735727B1 (en) Flash memory device with a novel redundancy selection circuit and method of using the same
JPH02310899A (ja) 自己訂正機能を有する半導体記憶装置
US5847995A (en) Nonvolatile semiconductor memory device having a plurality of blocks provided on a plurality of electrically isolated wells
JPH08297987A (ja) 不揮発性半導体記憶装置
JP3895816B2 (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
KR20030010474A (ko) 반도체 기억 장치 및 반도체 기억 장치의 구동 방법
US6707733B2 (en) Semiconductor memory device
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
US6549473B2 (en) Circuital structure for reading data in a non-volatile memory device
JPH09180496A (ja) 半導体記憶装置
JPH06163856A (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
KR20240060673A (ko) 메모리 시스템에서의 어드레스 결함 검출
JPH0793984A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19940916

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19940916

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19971230

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980725

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981008

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981008

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011004

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20020918

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20020918

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20040710