DE10109449B4

DE10109449B4 - Verfahren und Schaltungsanordnung zur Speicherung von Prüfbit-Worten

Info

Publication number: DE10109449B4
Application number: DE10109449A
Authority: DE
Inventors: Dr. Traskov Adrian; Jan Truoel; Dr. Kirschbaum Andreas
Original assignee: Continental Teves AG and Co OHG
Current assignee: Continental Teves AG and Co OHG
Priority date: 2000-08-02
Filing date: 2001-02-27
Publication date: 2012-11-08
Anticipated expiration: 2021-02-28
Also published as: DE10109449A1

Abstract

Verfahren zur Speicherung von Prüfbit-Worten (11) eines in Segmente (10) segmentierbaren kontinuierlich adressierbaren Programmspeichers (4) in einem entsprechend dem Programmspeicher in Segmente (10') segmentierbaren Paritätsspeicher (3), dadurch gekennzeichnet, daß der Paritätsspeicher im Gegensatz zum Programmspeicher nicht kontinuierlich mit Prüfbit-Worten gefüllt wird, so daß dieser nicht kontinuierlich adressierbar ist, und die Adressen des nicht kontinuierlich adressierbaren Speicherbereichs (2) jeweils bestimmten Adressen des kontinuierlich adressierbaren Speicherbereichs (1) zugeordnet werden, indem – das Adreßwort der Programmspeicheradresse (1) in ein oder mehrere Segmentadreßbits (5), ein oder mehrere Prüfbits (6) und ein oder mehrere unbenutzte Bits (7) zerlegt wird und – das Adreßwort der Paritätsspeicheradresse (2) aus dem/den Segmentbit/s, aus Nullbit/s (8) und aus verschobenen Prüfbit/s (9) erzeugt wird, wobei die verschobenen Prüfbits aus den Prüfbits des Adreßworts durch Verschieben zu niedriger signifikanten Bits hin erzeugt werden.

Description

Die Erfindung betrifft ein Verfahren gemäß Oberbegriff von Anspruch 1 sowie eine Schaltungsanordnung gemäß Oberbegriff von Anspruch 6.
In mikroprozessorgesteuerten Systemen für Kraftfahrzeuge, insbesondere in elektronischen Steuergeräten für Bremsen, werden zunehmend sicherheitskritische Programme und Daten verarbeitet. Zum Beispiel in einem System zur Regelung der Fahrdynamik (ESP, TCS) müssen Fehlfunktionen unbedingt vermieden werden, da eine Fehlfunktion zu einem selbsttätigen Ansprechen der Bremsen führen könnte. Daher besteht ein großer Bedarf an Verfahren, die die Sicherheit eines mikroprozessorgesteuerten System erhöhen.
Gleichzeitig besteht der Wunsch, in einer Massenproduktion die elektronischen Systeme für Kraftfahrzeuge kostengünstig zu produzieren.
Einen nicht unerheblichen Einfluß auf den Preis haben die benötigten Speicherelemente zum Speichern der Programme. In Systemen zur Bremsensteuerung kommen heute vielfach löschbare Nur-Lese-Speicher, wie z. B. Flash-ROMs zum Einsatz.
Diese Speicher sind in der Regel nicht speziell zur Speicherung von Paritätsdaten konzipiert, so sind z. B. Speicherworte mit einer Breite von 16 oder 32 Bit üblich. Werden beispielsweise, wie in der internationalen Patentanmeldung mit der Veröffentlichungsnummer WO 01/22225 A1 vorgeschlagen, für jedes Speicherwort mit einer Breite von 32 Bit ein Paritätswort mit einer Breite von 2 Bits erzeugt, so wäre eine Speicherwortbreite von 34 Bits aus Gründen der Laufzeit von Vorteil.
Speicherbauelemente mit diesen Wortbreiten sind jedoch kostengünstig nicht verfügbar.
Die JP 04-157700 A beschreibt einen integrierten Schaltkreis mit einem darin integrierten Nur-Lese-Speicher mit Fehlerkorrekturschaltkreisen, welcher einen Datenspeicher und Prüfbit-Speicher enthält und worin ein Prüfbit-Wort auf mehrere Datenworte verweist.
Die Aufgabe der Erfindung besteht nun darin, ein Verfahren für den Speicherzugriff vorzuschlagen, bei dem kostengünstige löschbare Nur-Lese-Speicher, die handelsüblich sind, zur Speicherung von Programmen mit Paritätsinformation in mikroprozessorgesteuerten Systemen eingesetzt werden können, ohne daß Einbußen in der Laufzeit des Microcontrollers und der Sicherheit in Kauf genommen werden müssen.
Die Aufgabe wird erfindungsgemäß gelöst durch das Verfahren gemäß Anspruch 1 sowie die Schaltungsanordnung gemäß Anspruch 6.
Prüfbit-Worte im Sinne der Erfindung können auf im Prinzip beliebige Weise erzeugt sein, solange sie eine Information über das zu prüfende Wort enthalten, die eine Erhöhung der Sicherheit bei der Speicherung des zu prüfenden Wortes nach sich zieht. Im einfachsten Fall handelt es sich um Paritätsbits, die aus einem Speicherwort erzeugt werden. Bevorzugt werden gemäß dem erfindungsgemäßen Verfahren mehrere Prüfbits zu einem Prüfbit-Wort zusammengefaßt.
Bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen.
Das Verfahren gemäß der Erfindung läßt sich schaltungstechnisch in das Bussystem eines Mikrocontrollers integrieren. Die Erfindung betrifft daher auch eine Schaltungsanordnung, insbesondere einen Adreßdekoder zur Erzeugung einer Speicheradresse gemäß Anspruch 6.
Nachfolgend wird die Erfindung an Hand eines Ausführungsbeispiels und den Figuren näher erläutert.
Es zeigen
1 eine schematische Darstellung eine Programmspeichers und eines Speichers für Prüfbit-Worte, und
2 eine schematische Darstellung des erfindungsgemäßen Verfahrens.
In 1 ist ein Programmspeicher 4 mit einer Speichergröße von z. B. 256 KB mit einem Paritätsspeicher der Größe 64 KB dargestellt. Gemäß dem Ausführungsbeispiel der Erfindung handelt es sich um einen segmentweise löschbaren Flash-Speicher.
Typischerweise ist der Speicherbereich in einzelne Segmente 10 von z. B. jeweils 32 KB Größe aufgeteilt. Die Wortbreite handelsüblicher Flashspeicher beträgt beispielsweise 8 oder 16 Bit. Jedem Segment wird genau ein Segment 10' im Paritätsspeicherbereich 3 eindeutig zugeordnet, so daß bei einer Löschung eines Programmspeichersegments auch die zugehörigen Prüfdaten unabhängig von anderen Programmsegmenten gelöscht werden können.
Zur Beibehaltung der segmentweisen Löschbarkeit einzelner Programmfunktionen oder Programmodule kann ein Prüfdatenspeicher unter Verwendung handelsüblicher Speicherbausteine daher nur erreicht werden, wenn in jedem Segment 10' des Flash-Speichers nur eine bestimmte Anzahl von Speicheradressen z. B. in einem Bereich 11 benutzt wird. Aufgrund der nicht zur Verfügung stehenden leeren Adreßplätze entsteht im Prüfdatenspeicher ein nicht kontinuierlich adressierbarer Speicherbereich.
In 2 ist dargestellt, auf welche Weise eine Abbildung der Adressen des nicht kontinuierlichen Speicherbereichs für die Prüfdaten 10' auf einen kontinuierlichen Adreßbereich für Programme 10 erfolgen kann. Das Verfahren gemäß der Erfindung bewirkt eine Adreßkontinuität bei der Adressierung des Paritätsspeichers.
Die Symbole in 2 haben folgende Bedeutung:

2^m: – Sektorgröße des Programmspeichers 4, wobei m die Anzahl der Adreßbits für diesen Sektor ist,
2ⁿ: – Sektorgröße des Paritätsspeichers 3, wobei n die Anzahl der Adreßbits für diesen Sektor ist,
s, s': – Anzahl der Sektoren in Programm- und Paritätsspeicher,
p: – die Anzahl der Bits, aus denen ein Paritätsbit gebildet wird und
ld(X): – Logarithmus zur Basis 2 von X.

Gemäß der zuvor erläuterten Bedingung, daß der Paritätsspeicher nicht kontinuierlich ist, gilt der Zusammenhang, daß 2ⁿ größer als 2^m/p ist.
Die Adresse des Programmspeichers ist mit dem Bezugszeichen 1 bezeichnet. Aus dieser Adresse wird nach dem Verfahren der Erfindung die Paritätsspeicheradresse 2 abgeleitet.
Die in der Figur angegebenen Formeln 12, 13, 14, 15, 16 und 17 dienen zur Berechnung der Bitanzahl der jeweiligen extrahierten Wortstücke.
Zunächst werden aus der Adresse 1 die höchstwertigen Segmentadreßbits 5 zur Adressierung der Segmente 10 abgetrennt. Dann werden die Bits zur Adressierung der Paritätsbits aus einem Mittelstück der Programmadresse extrahiert. Die niedrigerwertigen ungenutzten Bits 7 werden nicht weiterverarbeitet.
In einem weiteren Verfahrensschritt wird aus den Segmentbits und den Paritätsbits die Paritätsadresse erzeugt. Hierzu werden die Segmentbits direkt in die Paritätsadresse übertragen. Am niederwertigen Ende 9 der Paritätsadresse werden die Paritätsbits eingetragen. Die Erstellung der Paritätsadresse wird abgeschlossen, in dem der nicht mit Bits gefüllte Bereich 8 der Paritätsadresse mit Nullbits gefüllt wird.
Das Verfahren der Erfindung erlaubt die Dekomposition der Programmspeicheradresse, vorzugsweise während eines Taktzyklusses der CPU, sowie die nachfolgende Komposition einer kontinuierlichen Paritätsspeicheradresse zur sequentiellen Adressierung eines nicht sequentiellen Speicherbereichs mit einem speziellen Adreßdekoder. Vorteilhafterweise können so handelsübliche Speicherbausteine eingesetzt werden, ohne daß Laufzeitverluste während des Speicherzugriffs in Kauf genommen werden müssen.

Claims

Verfahren zur Speicherung von Prüfbit-Worten (11) eines in Segmente (10) segmentierbaren kontinuierlich adressierbaren Programmspeichers (4) in einem entsprechend dem Programmspeicher in Segmente (10') segmentierbaren Paritätsspeicher (3), dadurch gekennzeichnet, daß der Paritätsspeicher im Gegensatz zum Programmspeicher nicht kontinuierlich mit Prüfbit-Worten gefüllt wird, so daß dieser nicht kontinuierlich adressierbar ist, und die Adressen des nicht kontinuierlich adressierbaren Speicherbereichs (2) jeweils bestimmten Adressen des kontinuierlich adressierbaren Speicherbereichs (1) zugeordnet werden, indem – das Adreßwort der Programmspeicheradresse (1) in ein oder mehrere Segmentadreßbits (5), ein oder mehrere Prüfbits (6) und ein oder mehrere unbenutzte Bits (7) zerlegt wird und – das Adreßwort der Paritätsspeicheradresse (2) aus dem/den Segmentbit/s, aus Nullbit/s (8) und aus verschobenen Prüfbit/s (9) erzeugt wird, wobei die verschobenen Prüfbits aus den Prüfbits des Adreßworts durch Verschieben zu niedriger signifikanten Bits hin erzeugt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dieses in einem elektronischen Steuergerät in Kraftfahrzeugen ausgeführt wird, insbesondere in einem Steuergerät für Kraftfahrzeugbremsanlagen mit Blockierschutz.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das im Programmspeicher abgelegte Programm Algorithmen zum Steuern einer Kraftfahrzeugbremsanlage oder Daten, die durch solche Algorithmen erzeugt worden sind, umfaßt.
Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß der nicht kontinuierlich adressierbare Speicherbereich (2) und der kontinuierlich adressierbare Speicherbereich (1) auf einem gemeinsamen Speicherbaustein, insbesondere auf einem segmentweise löschbaren Speicherbaustein untergebracht sind.
Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß aus jedem Datenwort im Programmspeicher ein 2 Bit Paritätswort gebildet wird, wobei aus jedem Daten-Halbwort jeweils ein Paritätsbit ermittelt wird.
Schaltungsanordnung zur Erzeugung einer Speicheradresse, dadurch gekennzeichnet, daß das Verfahren gemäß einem der Ansprüche 1 bis 5 in eine elektronische Schaltung umgesetzt ist.