JP3212421B2

JP3212421B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3212421B2
Application number: JP23333293A
Authority: JP
Inventors: 政昭東谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 2001-09-25
Anticipated expiration: 2016-09-25
Also published as: EP0645713B1; EP0645713A1; DE69412404T2; KR950010083A; JPH0785692A; DE69412404D1; KR0145164B1; US5426608A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリと称
される電気的に一括又は部分的に一括消去可能な不揮発
性半導体記憶装置（不揮発性メモリ）に関し、特に不良
メモリセルをワード線単位で冗長メモリセル行に置き換
えるワード冗長フラッシュメモリに関する。

【０００２】

【従来の技術】近年、不揮発性メモリの分野において
は、電気的にデータの書換えが可能なもので、ビット当
たりのコストが安く、小型化が可能で大容量化に向くセ
ル構成の素子の開発がさかんに行われている。これは半
導体メモリによる磁気記憶媒体の置き換えを考えたもの
である。このような大容量、低コストを実現するための
セルは、現在のところＥＰＲＯＭと同様にセル当たりフ
ローティングゲート（ＦＧ）を一個有する１トランジス
タ／１セル構成である。

【０００３】図７はフラッシュメモリの一般的なセル構
造の例を示す図である。図において、参照番号２０１は
制御電極（コントロールゲートＣＧ）、２０２はフロー
ティングゲート（ＦＧ）、２０３はソース（Ｓ）、２０
４はドレイン（Ｄ）、２０５は基板（ベース）であり、
酸化皮膜２１２で覆われている。２１１はコントロール
ゲート２０１に接続されるワード線、２１３はソース２
０３に接続される共通ソース線、２１４はドレイン２０
４に接続されるビット線である。フローティングゲート
２０２とベース２０５の間がトンネル酸化膜である。

【０００４】図８はフラッシュメモリの読出、書き込み
及び消去の方法を説明する図であり、（１）は読出時
を、（２）は書き込み時を、（３）は消去時を示す。図
８の（１）に示すように、読出時には、ＥＰＲＯＭと同
様にソースに０Ｖ、ドレイン（ビット線）に約１Ｖ、コ
ントロールゲート（ワード線）に約５Ｖの電圧を印加
し、ビット線に電流が流れるかどうかをセンスアンプで
検出することによって行っている。書き込みは、図８の
（２）に示すように、ソースＳに０Ｖ、ドレインＤに約
６Ｖ、コントロールゲートＣＧに約１２Ｖの電圧を印加
することにより、ドレイン近傍のアバランシェブレーク
ダウンにより発生する熱電子をフローティングゲートＦ
Ｇに注入することによって行われる。消去は、図８の
（３）に示すように、ソースＳに約１０Ｖ、ドレインＤ
を開放、コントロールゲートＣＧに０Ｖの電圧を印加す
ることにより、フローティングゲートＦＧとソースＳの
間に高電界を印加し、ファウラーノルドハイム（Ｆｏｗ
ｌｅｒＮｏｒｄｈｅｉｍ）トンネル現象により、フロー
ティングゲートＦＧからソースＳへ電子を引き抜くこと
によって行われる。ソースは共通の線に接続されてお
り、消去は共通ソース線に接続されるすべてのセルに対
して行われることになる。なおここでは、読出時の条件
から定まるドレインとソースの関係から各電極に名称を
付し、便宜上この名称を書き込み時及び消去時にも適用
する。すなわち、ビット線に接続される側の電極を、動
作モードにかかわらずドレインと呼ぶこととする。

【０００５】フラッシュメモリにおいても、生産の歩留
り向上のために、不良メモリセルを予備の冗長メモリセ
ルと置き換える冗長が行われる。ＤＲＡＭやＳＲＡＭ等
において冗長を行う場合には、通常不良メモリセルの属
する行又は列のすべてのメモリセルを置き換える。すな
わち、ワード線の方向を行、ビット線の方向を列とする
と、行（ワード）冗長を行う場合には、１本以上の冗長
用ワード線とその行分のメモリセルをあらかじめ設けて
おき、不良メモリセルが接続されるワード線を冗長用ワ
ード線に置き換える。置き換えは、用意した本数の冗長
用ワード線分行うことができる。列（コラム）冗長を行
う場合も、同様に、１本以上の冗長用ビット線とその列
分のメモリセルをあらかじめ設けておき、不良メモリセ
ルが接続されるビット線を冗長用ビット線に置き換え
る。

【０００６】図９はコラム冗長した従来のフラッシュメ
モリの構成を示す図であり、図１０はそのセルマトリク
ス部の平面図を示す。図において、ＷＬ１、ＷＬ２、
…、ＷＬｎはワード線であり、ＢＬ１、ＢＬ２、…、Ｂ
Ｌｎはビット線であり、Ｃｅ１１、Ｃｅ１２、…、Ｃｅ
ｍｎ（ｍ、ｎは正の整数）はメモリセルであり、ＣＳＬ
はソース線であり、ＤＷＬ１、ＤＷＬ２は冗長用ワード
線であり、ＤＢＬ１、ＤＢＬ２は冗長用ビット線であ
り、ＤＣｅ１１、ＤＣｅ１２、…、ＤＣｅｉｊ（ここで
は、ｉ＝ｍ、ｊ＝２）は冗長用メモリセルであり、参照
番号２３はロウデコーダであり、３３はコラムデコーダ
であり、４３は列選択スイッチ列であり、４４は冗長用
列選択スイッチ列であり、５３はライトアンプとセンス
アンプであり、７３はソース線制御回路であり、８３は
冗長位置記憶ＲＯＭと一致検出回路である。このような
構成は広く知られているのでここでは詳しい説明は省略
する。なお図ではソース線ＣＳＬが、メモリマトリクス
内ではワード線に平行に配置されているが、ビット線に
平行に配置される場合もある。

【０００７】

【発明が解決しようとする課題】図９はコラム冗長した
フラッシュメモリの例を示すが、過剰消去セルの問題が
あるため、従来のフラッシュメモリにおいてはロウ冗長
するのは難しかった。以下、過剰消去セルについて説明
する。図８を参照して説明したように、フラッシュメモ
リでの情報の記憶はフローティングゲートＦＧに電荷が
注入されているかいないかによってメモリセルの閾値電
圧Ｖｔｈが変化することを利用して行われる。電荷が注
入された状態では、閾値電圧Ｖｔｈが高くなり、電荷が
注入されていない状態、すなわち電荷が引き抜かれた状
態では、閾値電圧Ｖｔｈが低くなるのを利用して、その
ほぼ中間の電圧を印加して読み出しを行う。

【０００８】上記のように消去は共通ソース線に接続さ
れるすべてのセルに対して同時に行われるため、対象と
なるメモリセルの特性のばらつきやメモリセルにデータ
が書き込まれているかいないかの状態によって、消去後
の状態に差がでる。特に消去によってフローティングゲ
ートＦＧから電子を引き抜き過ぎた状態になると、フロ
ーティングゲートＦＧが正の状態になり、そのメモリセ
ルが非選択であってもそのメモリセルが接続されるビッ
ト線にリーク電流が発生して正常な読出ができなくなる
という問題が発生する。これが過剰消去セルの問題であ
る。過剰消去メモリセルの影響は書き込み時にもある
が、読出時に比べて影響は小さいため、ここでは読出時
の影響のみについて説明する。図１１は、消去するメモ
リセルに書き込まれているデータによる消去状態の差を
説明する図である。

【０００９】通常フローティングゲートＦＧに電子を注
入した状態、すなわち書き込みを行った状態にデータの
「０」を対応させ、フローティングゲートＦＧに電子が
注入されない状態にデータの「１」を対応させている。
従って、読出時にメモリセルがオン状態になる閾値電圧
Ｖｔｈは、「０」のメモリセルの方が「１」のメモリセ
ルよりも高く、図８の（１）の電圧を印加して読出を行
った時に、「１」のメモリセルならばオン状態になって
ビット線に電流が流れるが、「０」のメモリセルはオフ
状態になってビット線に電流が流れない。消去とはすべ
てのメモリセルの閾値電圧Ｖｔｈをデータの「１」に対
応するレベルまで低下させこと、すなわち「０」のメモ
リセルの閾値電圧Ｖｔｈをデータの「１」に対応するレ
ベルまで低下させことである。消去により「０」のメモ
リセルの閾値電圧Ｖｔｈは図１１に示すように変化する
が、同時に「０」のメモリセルの閾値電圧Ｖｔｈはデー
タの「１」に対応するレベルから更に低下する。もし閾
値電圧が、たとえコントロールゲートＣＧに読出用の電
圧（５Ｖ）が印加されないでもメモリセルがオン状態に
なる電圧レベルにまで低下すると、そのメモリセルが非
選択であってもそのメモリセルが接続されるビット線に
リーク電流が発生して正常な読出ができなくなる過剰消
去状態になる。このような問題を防止するため、消去動
作の前に、すべてのメモリセルに対して、メモリセルの
状態に係わらず一旦書き込みを行い、その後消去動作を
開始するようにしている。

【００１０】図１２はロウ冗長を行ったフラッシュメモ
リにおける過剰消去セルの問題を説明するための図であ
り、ワード線ＷＬ１を冗長用ワード線ＤＷＬに置き換え
た場合を示している。不良の要因としては各種考えられ
るが、例えば、ワード線ＷＬ１とソース線又はデバイス
のグランド線との短絡が不良原因とする。ＤＲＡＭやＳ
ＲＡＭではこのようなワード線を冗長用ワード線に置き
換えれば何ら問題は生じない。しかし、フラッシュメモ
リでは、上記のように、消去動作は共通ソース線ＣＬＳ
に高電圧を印加し、ブロック内のすべてのワード線をグ
ランドに接地することにより行われるが、ワード線ＷＬ
１がグランドに接地されているため、置き換えたワード
線ＷＬ１に接続される各メモリセルに対しても図８の
（３）の消去条件が与えられることになる。置き換えた
ワード線ＷＬ１に接続される各メモリセルに対しては書
き込み動作は行われないため、数回の消去動作を行え
ば、それらのメモリセルは確実に過剰消去状態になる。
置き換えたメモリセルは、置き換え後もビット線に接続
されているため、それらが過剰消去状態になれば正常な
読み出しは行えなくなる。また、ワード線ＷＬ１とソー
ス線又はデバイスのグランド線との短絡が不良原因でな
く、ワード線ＷＬ１がグランドに接地されていなくて
も、消去条件に近い条件が与えられるため、それらのメ
モリセルは徐々にでも過剰消去状態になる恐れが大き
い。

【００１１】以上のような理由で、これまでフラッシュ
メモリにおいてはロウ冗長するのが難しかった。図１０
に示したフラッシュメモリのセルマトリクス部の平面図
に示すように、通常ワード線はビット線の下側に設けら
れる。すなわち、製造プロセスにおいては、ワード線の
方がビット線より速い段階で形成されるため、ホコリ等
の付着による欠陥の発生確率が高くなる。そのため、ビ
ット線冗長だけでなくワード線冗長も行えることが望ま
しい。

【００１２】本発明は、上記問題点に鑑みてなされたも
のであり、ロウ冗長可能なフラッシュメモリの実現を目
的とする。

【００１３】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のワード線及び複数のビット線と、ワ
ード線とビット線の交点に対応して配置され、制御電極
がワード線に接続され、第一電極がビット線に接続さ
れ、第二電極がソース線に接続された複数の不揮発性記
憶セルとを備える不揮発性半導体記憶装置であって、１
本以上の冗長用ワード線と、冗長用ワード線に沿って配
置された複数の冗長用不揮発性記憶セルとを備え、不揮
発性記憶セルで構成される通常セルマトリクスに不良箇
所が存在する場合に、不良箇所をワード線単位で冗長用
不揮発性記憶セルに置き換えるワード冗長を行う不揮発
性半導体記憶装置において、上記目的を達成するため
に、ソース線は、ワード線に１対１で対応するワード線
に平行な複数の線であり、各ソース線は、ゲートが前記
ワード線に接続され、読出時及び書き込み時にワード線
に印加される電圧により選択的に導通する第１スイッチ
手段を介して第１の共通ソース線に接続されると共に、
消去時に導通する第２スイッチ手段を介して第２の共通
ソース線に接続されていることを特徴とする。

【００１４】

【作用】本出願人は、特願平４─６７５５号で、ソース
線をワード線に平行に対応させて設け、読み出し時及び
書き込み時に、選択された不揮発性記憶セルが接続され
るソース線のみを選択的に所定の電圧の共通ソース線に
接続するために、ワード線に印加される信号で駆動され
るスイッチ手段をソース線毎に設けたフラッシュメモリ
を開示している。この構成をワード冗長したフラッシュ
メモリに適用すれば、置き換えた不揮発性記憶セルの過
剰消去の問題を解決することが可能である。

【００１５】本発明の不揮発性半導体記憶装置において
は、読出時には、対象となる不揮発性記憶セルが接続さ
れるソース線のみが第１の共通ソース線（ＣＳＬ１）に
接続され、他のソース線はフローティング状態になる。
従って、読み出し時、置き換えたワード線に接続される
不揮発性記憶セルのソース線はフローティング状態であ
るため、たとえそれらの不揮発性記憶セルが過剰消去状
態になっても、それらの不揮発性記憶セルにはビット線
から電流は流れず、それらのビット線に接続される不揮
発性記憶セルの読み出しに悪影響を与えることはない。

【００１６】

【実施例】図１は本発明の第１実施例の構成を示す図で
あり、図２はそのセルマトリクス部の平面図である。図
１において、参照番号２はロウデコーダであり、３はコ
ラムデコーダであり、４は列（コラム）選択スイッチ列
であり、５はセンスアンプでり、６はライトアンプであ
り、７はソース線制御回路であり、８は冗長位置記憶Ｒ
ＯＭであり、９は一致検出回路であり、ＷＬ１、ＷＬ
２、…、ＷＬｎはロウデコーダ２から行選択信号が出力
されるワード線であり、ＢＬ１、ＢＬ２、…、ＢＬｎは
ビット線であり、ＣＳＬ１は第１共通ソース線であり、
ＣＳＬ２は第２共通ソース線であり、ＳＬ１、ＳＬ２、
…はソース線であり、Ｃｅ１１、Ｃｅ１２、…、Ｃｅｉ
ｊはメモリセルであり、ＤＷＬ１、ＤＷＬ２は冗長用ワ
ード線であり、ＤＳＬ１とＤＳＬ２は冗長用ソース線で
あり、ＤＣｅ１１、ＤＣｅ１２、…、ＤＣｅｋｌは冗長
用メモリセルであり、ＴｒＡ１、ＴｒＡ２、…は第１ス
イッチであり、ＴｒＢ１、ＴｒＢ２、…は第２スイッチ
であり、ＤＴｒＡ１とＤＴｒＡ２は冗長用第１スイッチ
であり、ＤＴｒＢ１とＤＴｒＢ２は冗長用第２スイッチ
である。

【００１７】ロウデコーダ２は、読出時及び書き込み時
にアドレス信号をデコードしてアクセスするメモリセル
が接続されるワード線に選択的に電圧を印加し、消去時
には所定のブロック内のワード線すべてをグランドに接
地、すなわち０Ｖを印加する。読出時には、選択された
ワード線に５Ｖが印加され、非選択ワード線には０Ｖが
印加され、書き込み時には、選択されたワード線に１２
Ｖが印加され、非選択ワード線には０Ｖが印加される。

【００１８】コラムデコーダ３は、読出時及び書き込み
時にアドレス信号をデコードして列選択信号を出力し、
コラム選択スイッチ列４のトランジスタは列選択信号に
従って、アクセスするメモリセルが接続されるビット線
を、センスアンプ５又はライトアンプ６に接続される信
号線ＲＷＬに接続するようにする。消去時には、コラム
選択スイッチ列４のトランジスタはすべて非接続状態に
なり、すべてのビット線はフローティング状態になる。

【００１９】センスアンプ５は、読出時に、信号線ＲＷ
Ｌに１Ｖを印加すると共に、信号線ＲＷＬ、すなわち選
択されたビット線に電流が流れるかどうかを検出する。
ライトアンプ６は、書き込み時に、書き込むデータに応
じて信号線ＲＷＬを６Ｖ又は０Ｖに設定する。ソース線
制御回路７は、読出時及び書き込み時には、第１共通ソ
ース線ＣＳＬ１を０Ｖに設定すると共に、第２スイッチ
制御線ＳＣＬをすべての第２スイッチがオフ状態になる
ような電位に設定する。更に、ソース線制御回路７は、
消去時には、第２スイッチ制御線ＳＣＬを、すべての第
２スイッチがオン状態になるような電位に設定する。

【００２０】冗長ＲＯＭ８は、不良のために置き換えた
ワード線のアドレスを記憶するもので、一致検出回路９
はアドレス信号と冗長ＲＯＭ８に記憶されたワード線の
アドレスを比較し、一致する場合には、ロウデコーダ２
が置き換えたワード線が選択しないようにする信号を出
力しすると共に、冗長ワード線を選択する電圧を印加す
る。冗長ＲＯＭ８は、ワード線のアドレスを冗長ワード
線の本数分記憶する容量を有し、一致検出回路９もその
本数分のアドレスを比較できるのはいうまでもない。

【００２１】なお、上記の構成要素の詳細な回路構成等
は広く知られており、ここでは説明を省略する。次に本
実施例での動作を、ワード線ＷＬ１が冗長用ワード線Ｄ
ＷＬ１に置き換えられているものとして説明する。ま
ず、メモリセルＣｅ２１をアクセスするものとして説明
する。メモリセルＣｅ２１データの読出時には、ソース
線制御回路７が、第２スイッチ制御線ＳＣＬを第２スイ
ッチがオン状態になるような電位に設定するため、各ソ
ース線ＳＬ１、ＳＬ２、…はすべて第２共通ソース線Ｃ
ＳＬ２から分離された状態になる。この時、ソース線制
御回路７は、第１共通ソース線ＣＳＬ１を０Ｖに設定す
る。ワード線ＷＬ２に約５Ｖ、他のワード線には０Ｖ印
加され、ビット線ＢＬ１に約１Ｖが印加され、他のビッ
ト線には０Ｖが印加される。これにより、第１スイッチ
の内、ＴｒＡ２のみがオン状態になり、ソース線ＳＬ２
は第１共通ソース線ＣＳＬ１に接続され０Ｖになるが、
ほかのソース線はフローティング状態である。従って、
メモリセルＣｅ２１に対してのみ図８の（１）の読出条
件が実現され、それ以外のメモリセルに対しては読出は
行われない。しかも、ビット線ＢＬ１に接続される他の
メモリセル、特に置き換えたワード線ＷＬ１に接続され
るメモリセルＣｅ１１が過剰消去状態であっても、メモ
リセルＣｅ１１が接続されるソース線ＳＬ１はフローテ
ィング状態であるため、ビット線ＢＬ１からメモリセル
Ｃｅ１１を介してソース線ＳＬ１に電流が流れることは
なく、ビット線ＢＬ１からメモリセルＣｅ２１に流れる
電流の検出を正常に行うことができる。

【００２２】「０」の書き込み時には、ワード線ＷＬ２
に約１２Ｖ、ビット線ＢＬ１に約６Ｖ、第１共通ソース
線ＣＳＬ１に０Ｖが印加され、読出時と同様に第１スイ
ッチＴｒＡ２がオン状態になり、図８の（２）と同様の
電圧条件が印加される。「１」の書き込み時には、ビッ
ト線ＢＬ１に０Ｖが印加されるためにフローティングゲ
ートＦＧへの電荷の注入が行われないだけで、「０」の
書き込み時と同様である。

【００２３】消去時は、すべてのワード線２Ａに０Ｖ、
すべてのビット線が開放されると共に、すべての第２ス
イッチＴｒＢ１、ＴｒＢ２、…がオン状態になり、第２
共通ソース線ＣＳＬ２に１２Ｖが印加されるため、置き
換えた行及び冗長行の内置き換えていない行の分を除く
すべてのメモリセルに対して図８の（３）の消去条件が
実現される。

【００２４】読出時及び書き込み時に、置き換えたワー
ド線ＷＬ１に接続されるメモリセルをアクセスされた場
合には、一致検出回路９が冗長ＲＯＭ８に記憶されたア
ドレスと一致することを検出して、ロウデコーダ２がワ
ード線ＷＬ１を選択する電圧を出力するのを禁止させ、
替わりに冗長用ワード線ＤＷＬ１に選択する電圧を出力
する。これにより、冗長用ワード線ＤＷＬ１に接続され
るメモリセルに対して、上記と同様の読出条件及び書き
込み条件が実現され、通常のメモリセルをアクセスした
時と同様の動作が行われる。

【００２５】図２は第一実施例のセルマトリクス部の平
面図である。図中の参照符号は、図１の参照符号に対応
する。Ｃ１１、Ｃ１２、…は、ビット線ＢＬｉとメモリ
セルのドレイン部に相当する活性領域を接続するコンタ
クトホールである。ワード線は２層目のポリシリコン、
ビット線は最上層のアルミニウム、ソース線及びドレイ
ン部は拡散層、フローティングゲートは１層目のポリシ
リコンで形成される。

【００２６】図２において、メモリセルを配列した部分
は、これまでのフラッシュメモリと同様の構造である
が、第１スイッチＴｒＡ１、ＴｒＡ２、…及び第２スイ
ッチＴｒＢ１、ＴｒＢ２、…をワード線方向の両側に配
置することにより、チップ面積をあまり増加させずに本
発明のワード冗長したフラッシュメモリが実現できる。
図１の第１実施例のフラッシュメモリと図９の従来のフ
ラッシュメモリのセルマトリクス部を比較して明らかな
ように、従来のフラッシュメモリでは、ソース線は２行
に１本の割合で配置されているが、第１実施例のフラッ
シュメモリでは、ソース線は１行に１本の割合で配置さ
れている。そのため、図２と図１０を比較して明らかな
ように、ワード線に平行に配置されるソース線が２倍に
なり、その分だけチップ面積が増加するという問題があ
る。第２実施例は、図９のフラッシュメモリと同様に、
ソース線は２行に１本の割合で配置するようにした場合
の例である。

【００２７】図３は第２実施例のフラッシュメモリにお
けるセルマトリクス部の回路構成を示す図であり、図４
はその平面図である。セルマトリクス部以外の部分は、
図１と同様である。なお第２実施例のフラッシュメモリ
の動作は、第１実施例と同様であるので説明は省略し、
異なる点のみを説明する。図３に示すように、第２実施
例においては、図１の第１実施例に対して、ソース線を
隣接する２行のメモリセル行で共通化しているが、メモ
リセルＣｅ１２、Ｃｅ２２、Ｃｅ３１等のメモリセルを
除いた形になっている。これは、同一のソース線に接続
されている隣接する２行のメモリセルは同一のビット線
には接続されないようにするためである。もし同一のソ
ース線に接続されている隣接する２行のメモリセルを同
一のビット線に接続した場合には、一方の行を冗長用メ
モリセル行に置き換えた場合、それら置き換えたメモリ
セルが過剰消去状態になった時にもう一方の行のメモリ
セルの読み出しが正常に行えなくなるためである。

【００２８】しかし、図１と図３、図２と図４を比較し
て明らかなように、第２実施例では、ソース線の本数は
低減されるが、メモリセルが半分間引かれた形になって
いるため、メモリセルの密度が低下し、高集積化という
点で不十分である。そこでこれらを更に改良したのが第
３実施例である。図５は第３実施例のフラッシュメモリ
の回路構成を示す図であり、図６はそのメモリセルマト
リクス部の平面図である。動作等は第１実施例及び第２
実施例と同様であるので説明は省略し、異なる点のみを
説明する。

【００２９】図示のように、第３実施例のフラッシュメ
モリは、コラム選択スイッチ列がセルマトリクスの両側
に２個あり、それに応じて、コラムデコーダ、センスア
ンプ及びライトアンプも２個づつ設けられている。ビッ
ト線は２系統に分けられ、一方の系統のビット線は上側
のコラム選択スイッチ列に接続され、もう一方の系統の
ビット線は下側のコラム選択スイッチ列に接続されてお
り、各系統のビット線が交互に配置されている。そし
て、同一列の隣接する行のメモリセルは異なる系統のビ
ット線に接続されている。これにより、たとえ置き換え
た行のメモリセルが接続されるソース線を共通にする行
のメモリセルがアクセスされても、ビット線が異なるた
め問題は生じない。

【００３０】しかし、図５の構成のフラッシュメモリで
も、２系統のビット線を同一層に形成したのでは、ある
程度線間距離をとる必要があるため、集積度はあまり向
上しない。そこで、第３実施例のフラッシュメモリで
は、図６に示すように、２系統のビット線を異なる層に
形成することにより、ビット線の間隔を低減している。
このためには、ビット線を２層にする分層数が増加する
が、高集積化が可能である。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリにおいてワード冗長を行った場合に、
置き換えたワード線（行）のメモリセルが過剰消去状態
になっても、他のメモリセルの読み出しに悪影響を与え
なくなる。これにより、フラッシュメモリにおいてワー
ド冗長を行なうことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施例のフラッシュメモリの構成
を示す図である。

【図２】第１実施例のフラッシュメモリのセルマトリク
ス部の平面図である。

【図３】本発明の第２実施例のフラッシュメモリの構成
を示す図である。

【図４】第２実施例のフラッシュメモリのセルマトリク
ス部の平面図である。

【図５】本発明の第３実施例のフラッシュメモリの構成
を示す図である。

【図６】第３実施例のフラッシュメモリのセルマトリク
ス部の平面図である。

【図７】フラッシュメモリのセルの構造を示す図であ
る。

【図８】フラッシュメモリの読出、書込及び消去の方法
を説明する図である。

【図９】コラム冗長した従来のフラッシュメモリの構成
を示す図である。

【図１０】図９のフラッシュメモリのセルマトリクス部
の平面図である。

【図１１】過剰消去の説明図である。

【図１２】従来のフラッシュメモリでワード冗長した場
合の問題点を説明するための図である。

【符号の説明】

２…ロウデコーダ３…コラムデコーダ４…コラムスイッチ列５…センスアンプ６…ライトアンプ７…ソース線制御回路８…冗長ＲＯＭ９…一致検出回路ＷＬｉ…ワード線ＤＷＬｉ…冗長用ワード線ＢＬｉ…ビット線ＳＬｉ…ソース線ＣＳＬ１…第１共通ソース線ＣＳＬ２…第２共通ソース線Ｃｅｉｊ…メモリセルＴｒＡｉ…第１スイッチＴｒＢｉ…第２スイッチ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線（ＷＬ１、ＷＬ２、…）
及び複数のビット線（ＢＬ１、ＢＬ２、…）と、前記ワード線（ＷＬ１、ＷＬ２、…）と前記ビット線
（ＢＬ１、ＢＬ２、…）の交点に対応して配置され、制
御電極が前記ワード線（ＷＬ１、ＷＬ２、…）に接続さ
れ、第一電極が前記ビット線（ＢＬ１、ＢＬ２、…）に
接続され、第二電極がソース線に接続された複数の不揮
発性記憶セル（Ｃｅ１１、Ｃｅ１２、Ｃｅ１３、…、Ｃ
ｅ２１、…）とを備える不揮発性半導体記憶装置であっ
て、１本以上の冗長用ワード線（ＤＷＬ１、ＤＷＬ２）と、該冗長用ワード線（ＤＷＬ１、ＤＷＬ２）に沿って配置
された複数の冗長用不揮発性記憶セル（Ｃｅ１１、Ｃｅ
１２、Ｃｅ１３、…、Ｃｅ２１、…）とを備え、前記不
揮発性記憶セル（Ｃｅ１１、Ｃｅ１２、Ｃｅ１３、…、
Ｃｅ２１、…）で構成される通常セルマトリクスに不良
箇所が存在する場合に、不良箇所をワード線単位で前記
冗長用不揮発性記憶セルに置き換えるワード冗長を行う
不揮発性半導体記憶装置において、前記ソース線は、前記ワード線（ＷＬ１、ＷＬ２、…）
に１対１で対応する前記ワード線（ＷＬ１、ＷＬ２、
…）に平行な複数の線（ＳＬ１、ＳＬ２、ＳＬ３、…）
であり、各ソース線は、ゲートが前記ワード線（ＷＬ１、ＷＬ２、…）に接続さ
れ、読出時及び書き込み時に前記ワード線に印加される
電圧により選択的に導通する第１スイッチ手段（ＴｒＡ
１、ＴｒＡ１、、…）を介して第１の共通ソース線（Ｃ
ＳＬ１）に接続されると共に、消去時に導通する第２スイッチ手段（ＴｒＢ１、ＴｒＢ
１、、…）を介して第２の共通ソース線（ＣＳＬ２）に
接続され、読出時及び書き込み時には、対象となる不揮発性記憶セ
ルが接続されるソース線のみが前記第１の共通ソース線
（ＣＳＬ１）に接続され、他のソース線はフローティン
グ状態になることを特徴とする不揮発性半導体記憶装
置。
【請求項２】前記セルマトリクスの隣接する２行の不
揮発性記憶セルがそれぞれ接続される２本のソース線
は、当該２行の不揮発性記憶セル行の両側に配置され、
隣接するソース線は１本に統合されている請求項１に記
載の不揮発性半導体記憶装置。
【請求項３】前記セルマトリクスの両側に配置された
２個のコラム選択ゲート（４１、４２）を備え、前記ビ
ット線は交互に前記２個のコラム選択ゲート（４１、４
２）に接続される２系統に分けられ、前記統合されたソース線に接続される隣接する２行の不
揮発性記憶セル行に属する不揮発性記憶セルは、行毎に
異なる系統のビット線に接続される請求項２に記載の不
揮発性半導体記憶装置。
【請求項４】前記２系統のビット線は、前記２個のコ
ラム選択ゲートに各々接続される請求項３に記載の不揮
発性半導体記憶装置。
【請求項５】前記２系統のビット線は、集積回路の異
なる層に形成される請求項３又は４に記載の不揮発性半
導体記憶装置。