KR0135715B1 - 트렌치 격리구조를 갖는 반도체 장치 및 그의 제조방법 - Google Patents
트렌치 격리구조를 갖는 반도체 장치 및 그의 제조방법Info
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Abstract
반도체 기판(1)의 주표면 위에 소자 격리를 위한 트랜치(10)가 형성되고, 트렌치(10)에는 도전층(13)이 형성되어 반도체 기판(1)에 전기적으로 연결되며, 산화막들(2,12)과 유전막(15)이 도전층(13)과 트렌치(10)의 측벽 사이에 형성된다.
도전층(13) 위에는 필드 산화막(14)이 형성되고, 유전막(15)은 필드 산화막(14)으로부터 트렌치(10)의 측벽과 도전층(13) 사이의 영역 까지 펼쳐진다.
그 결과, 보다 우수한 격리 능력과 고신뢰도의 소자 격리 구조를 갖는 반도체 장치가 얻어질 수 있게 된다.
Description
제 1 도는 본 발명의 제 1 실시예에 따른 소자 격리구조를 나타낸 단면도.
제 2 도 내지 제 14 도는 본 발명의 제 1 실시예에 따른 소자 격리 구조를 형성하는 방법의 제 1 내지 제 13 공정을 나타낸 단면도.
제 15 도는 본 발명의 제 2 실시예에 따른 소자 격리구조를 나타낸 단면도.
제 16 도 내지 제 18 도는 본 발명의 제 2 실시예에 따른 소자 격리 구조를 형성하는 방법의 제 4 공정 내지 제 6 공정을 나타낸 단면도.
제 19 도는 본 발명의 제 3 실시예에 따른 소자 격리구조를 나타낸 단면도.
제 20 도 내지 제 22 도는 본 발명의 제 3 실시예에 따른 소자 격리 구조를 형성하는 방법의 제 5 공정 내지 제 7 공정을 나타낸 단면도.
제 23 도는 본 발명의 제 1 실시예에 따른 소자 격리 구조를 채용한 MOS트랜지스터의 사시도.
제 24 도는 제 23 도에서 선 E-E를 따라 취한 단면도.
제 25 도는 제 24 도 내 F 영역의 확대 단면도.
제 26 도는 본 발명의 제 4 실시예에 따른 소자 격리 구조의 단면도.
제 27 도 내지 제 37 도는 본 발명의 제 4 실시예에 따른 소자 격리구조를 형성하는 방법의 제 3 내지 제 14 공정을 나타낸 단면도.
제 38 도는 본 발명의 제 4 실시예에 따른 소자 격리구조를 채용한 MOS트랜지스터를 나타내는 확대 부분 단면도.
제 39 도는 본 발명의 제 5 실시예에 따른 소자 격리 구조의 단면도.
제 40 도 내지 제 43 도는 본 발명의 제 5 실시예에 따른 소자 격리 구조를 형성하는 방법의 제 3 내지 제 6 공정을 나타낸 단면도.
제 44 도는 본 발명의 제 5 실시예에 따른 소자 격리 구조를 채용한 MOS트랜지스터를 나타내는 확대 부분 단면도.
제 45 도는 실리콘 산화막과 실리콘 질화막의 두께와 실리콘 웨이터 상의 결함 결정(defective crystal)의 발생 사이의 관계를 나타낸 그래프.
제 46 도는 본 발명의 제 1 실시예에 따른 소자 격리 구조를 채용한 DRAM의 평면도.
제 47 도는 제 46 도에서 선 A-A를 따라 취한 단면도.
제 48 도는 본 발명의 제 2 실시예에 따른 소자 격리 구조를 채용한 DRAM의 단면도.
제 49 도는 본 발명의 제 3 실시예에 따른 소자 격리 구조를 채용한 DRAM의 단면도.
제 50 도는 종래의 소자 격리 구조의 일 예를 나타낸 단면도.
제 51 도 내지 제 57 도는 종래의 소자 격리 구조를 형성하는 방법의 제 1 내지 제 7 공정을 나타낸 단면도.
제 58 도는 종래의 소자 격리 구조를 형성하는 방법에서 채널 도핑을 위한 불순물 층을 형성하는 공정의 변형예를 나타낸 단면도.
제 59 도는 종래의 소자격리구조를 채용한 MOS트랜지스터의 사시도.
제 60 도는 제 59 도에서 선 C-C를 따라 취한 단면도.
제 61 도는 제 60 도 내 D 영역의 확대 단면도.
제 62 도는 기생 트랜지스터의 형성을 나타낸 개략적 등가 회로도.
제 63 도는 기생 트랜지스터가 형성되는 경우에 있어서 드레인 전류(ID)와 게이트 전압(Vg)간의 관계를 나타낸 그래프.
본 발명은 트렌치 격리 구조(trench isolation structure)를 갖는 반도체 장치와 그 장치의 제조방법에 관한 것으로 특히, 고신뢰도의 트렌치 격리 구조를 갖고 임계 차원(cirtical dimension)의 소자격리를 수행할 수 있는 반도체 장치와 그것의 제조방법에 관한 것이다.
최근 고집적화에 대한 수요의 증가와 함께 임계 차원의 소자 격리 구조를 갖는 반도체 장치가 요구되고 있다.
종래에는 LOCOS(Local Oxidation of Silicon)방법이 소자 격리 방법으로서 사용되어 왔다.
그러나, LOCOS 방법에 의한 격리에 있어서는 임계 차원의 소자 격리를 곤란하게 하는 버드 비크(bird's beak)가 형성된다.
따라서, 임계 차원의 소자 격리를 수행할 수 있는 소자 격리방법들 중 하나로서 깊고 좁은 트렌치(deep narrow trench)를 사용하는 소위 트렌치 격리 기술이 주목받고 있다.
트렌치 격리 기술의 일 예가 일본국 특허 공개 60-105247호 공보에 개시되어 있다.
상기 일본국 특허 공개 60-105247호 공보에 개시된 트렌치 격리 기술에 대해 제 50 도 내지 제 58 도를 참조하여 다음에 설명하겠다.
제 50 도 내지 제 58 도는 종래의 트렌치 격리 기술에 의해 제조되는 소자 격리 구조를 나타낸 단면도들이다.
제 50 도를 참조하여, p형 반도체 기판(53)의 주 표면(main surface)에는 p형의 고농도 불순물 층(51)이 형성되고, p형의 고농도 불순물 층(51) 위에는 p형의 저능도 불순물 층(52)이 형성된다.
소자 격리를 위한 트렌치(56)는 p형 반도체 기판(53)의 주 표면에 형성된다.
트렌치(56) 내에는 p형 불순물들이 유입되는 다결정 실리콘 층(60)이 형성된다.
다결정 실리콘 층(60)과 트렌치(56)의 측벽(sidewall) 사이에는 산화막(61)이 형성되고, 다결정 실리콘 층(60)의 상부에는 필드 산화막(field oxide film)(61)이 형성된다.
상술된 구조로 부터는 다음과 같은 효과가 얻어진다.
트렌치(56) 내에 형성되는 다결정 실리콘 층(60)이 p형 반도체 기판(53)과 동일한 전위를 갖기 때문에 역전층(inverted layer)이 제공될 확률이 낮아지게 되고, 그래서 트렌치(56)의 측벽 부분은 그기에 마치 트랜지스터가 형성되는 것과 같은 상태로 된다.
구체적으로, 그것의 격리 성능(isolation capability)은 증가된다.
게다가, 필드 산화막(61)을 형성하기 위한 열 산화 공정(thermal oxidation process)이 수행됨으로써 다결정 실리콘 층(60)의 상부 모서리 부분이 동시에 산화되어 둥근 모양을 갖게 된다.
그 결과, 다결정 실리콘 층(60)의 상부 모서리 부분과 트렌치(60)의 측벽 부분 사이의 실질적인 거리는 더 길어지게 되고, 이로 인해 다결정 실리콘 층(60) 주위 트렌치(56)의 측벽 부분 내의 필드 집중(field concentration)으로 인한 역전층의 형성이 효과적으로 방지될 수 있게 된다.
게다가, 다결정 실리콘 층(60)은 또한 전계(electric field)를 차단하는 기능을 갖기 때문에 상부 배선(upper wiring)으로 부터 트렌치(56)의 측벽으로의 전계의 인가와, 트렌치(56)의 측벽 부분에서의 역전층의 결과적인 형성이 효과적으로 방지될 수 있다.
이제, 상술된 소자 격리 구조를 형성하는 방법에 대해 제 51 도 내지 제 58 도를 참조하여 설명하겠다.
제 51 도 내지 제 57 도는 위의 소자 격리 구조를 형성하는 제 1 내지 제 7 공정을 나타낸 단면도이다.
제 51 도를 참조하여, p형의 고농도 불순물 층(51)과 p형의 저농도 불순물 층(52)이 형성되고, 열산화 방법을 사용하여 p형 반도체 기판(53) 위에는 실리콘 산화막(54)이 형성된다.
p형의 불순물들이 실리콘 산화막(54)을 지나 p형 반도체 기판(53)의 주표면으로 주입되게 하여 불순물 층(채널 도프 영역)(75)을 형성한다.
실리콘 산화막(54) 위에는 실리콘 질화막(55)이 형성된다.
제 52 도에 도시된 바와 같이, 실리콘 산화막(54)과 실리콘 질화막(55)을 소정의 모양으로 패터닝(patterning)한 후에는 트렌치(56)가 형성된다.
트렌치(56)를 통하여 p형 반도체 기판(53)에 보론(boron)이 확산되게 하여 p형의 고농도 불순물 영역(57)을 형성한다.
제 53 도에 도시된 바와 같이, p형 반도체 기판(53)에 대한 열 산화 공정이 수행됨으로써 트렌치(56)의 내부 표면에는 실리콘 산화막(58)이 형성된다.
제 54 도에 도시된 바와 같이, 트렌치(56)의 바닥 표면(bottom surface) 위의 실리콘 산화막(58) 만이 RIE 방법에 의한 식각으로 제거된다.
그 후, 제 55 도에 도시된 바와같이, 트렌치(56)의 내부표면과 실리콘 질화막(55) 위에는 보론(B)이 유입되는 다결정 실리콘막(59)이 형성된다.
제 56 도에 도시된 바와 같이, 다결정 실리콘 층(60)이 트렌치(56)에만 남도록 백 식각(etch back)된다.
제 57 도를 참조하여, 열산화공정에 의해 다결정 실리콘 층(60)의 상부에는 필드 산화막(61)이 소정의 두께로 형성된다.
이때, 트렌치(56) 측벽의 상부 말단 모서리 부분도 산화된다.
즉, 트렌치(56) 측벽의 상부 말단 모서리 부분에서 p형의 고농도 불순물층(57)과 불순물 층(75)이 산화된다.
게다가, 필드 산화막(61)이 형성될 때에는, p형의 고농도 불순물 확산 층(57)과 불순물 층(75)으로부터 그기에 근접한 필드 산화막(61)으로 불순물이 흡수된다.
그 결과, 트렌치(56) 측벽의 상부 말단 부분에서 필드 산화막(61) 주위로 갈수록 농도가 줄어들게 된다.
이것을 방지하기 위해서는 필드 산화막(61)을 형성한 후에 불순물 층(75)이 형성되는 방법이 사용될 수 있다.
제 58 도는 필드 산화막(61)을 형성한 후에 불순물 층(75)을 형성하는 공정을 나타낸 단면도이다.
제 58 도를 참조하여, 비록 필드 산화막(61)을 형성한 후에 불순물 층(75)이 형성된다 할지라도 불순물 층(75)을 형성하기 위한 p형 불순물들은 필드 산화막(61) 아래의 영역(81)에는 도달하지 않게 되며, 이는 여전히 필드 산화막(61) 가까이에 있는 트렌치(56) 측벽의 상부 말단 모서리 부분에서 불순물의 농도가 낮아지게 되는 결과를 초래한다.
실리콘 산화막(55)과 실리콘 질화막(54)이 순차로 제거됨으로써 제 50 도에 도시된 바와 같은 소자 격리 구조가 형성된다.
비록 위에서 설명된 소자 격리 구조가 우수한 격리 성능을 갖는다 할지라도 다음과 같은 문제가 있다.
제 59 도 내지 제 63 도를 참조하면서 그 문제에 대해 설명하겠다.
제 59 도는 위에서 설명된 종래의 소자 격리 구조를 갖는 MOS트랜지스터를 개략적으로 나타낸 사시도이다.
제 60 도는 제 59 도에서 선 C-C를 따라 취한 단면도이다.
제 61 도는 제 60 도내 D 영역의 확대된 도면이다.
제 59 도를 참조하여, p형 반도체 기판(70)의 주 표면의 소정의 위치에는 소자 형성 영역(72)이 형성되고, 이 영역(72)의 둘레에는 소자 격리를 위한 트렌치(71)가 형성된다.
게이트 전극(73)은 소자 형성 영역(72)과 트렌치(71) 위에 펼쳐지도록 형성된다.
제 60 도를 참조하면서 위의 MOS트랜지스터의 단면 구조에 대해 설명하겠다.
p형의 반도체 기판(70)은 p형의 고농도 불순물 층(70a)과 p형의 저농도 불순물 층(70b)을 포함한다.
소자 격리를 위한 트렌치(71)가 p형 반도체 기판(70)의 주 표면에서 p형의 고농도 불순물 층(70a)에 이르도록 형성된다.
트렌치(71)에는 다결정 실리콘 층(60)이 형성되고, 그 층(60)의 상부에는 필드 산화막(61)이 형성된다.
트렌치(71) 측벽의 상부 말단 모서리 부분은 필드 산화막(61)의 형성으로 인해 둥글게 된다.
게이트 전극(73)은 트렌치(71)와 소자 형성 영역(72) 사이에 게이트 절연막(74)을 두고서 그들(71,72) 위에 형성된다.
소자 형성 영역(72) 위에는 소오스/드레인 영역이 될 n형의 불순물 영역(78)이 형성된다.
이로써 MOS트랜지스터가 구성된다.
이제, 위에서 언급된 종래의 소자 격리 구조를 갖는 MOS트랜지스터에 있어서의 문제점에 대해 제 61 도를 참조하여 설명하겠다.
제 61 도를 참조하여, 종래의 소자 격리 구조에서는 다결정 실리콘 층(60)의 상부에 대한 열 산화에 의해 필드 산화막(61)이 형성된다.
따라서, 이때, 다결정 실리콘 층(60)의 상부 말단 모서리 부분과 함께 트렌치(71)의 측벽(70a)의 상부 말단 모서리 부분도 산화되어 둥근 모양을 갖게 되는 결과가 초래된다.
트렌치(70)의 측벽(70a)의 상부 말단 모서리 부분은 필드 산화막(61) 주위에 있기 때문에 필드 산화막(61)을 형성할 때 상기 상부 말단 모서리 부분으로 부터 필드 산화막(61)으로 불순물들이 흡수된다.
그 결과 트렌치 측벽(70a)의 상부 말단 모서리 부분의 p형 불순물 농도가 감소된다.
소자 형성 영역(72) 내 MOS트랜지스터의 채널 영역에는 사전에 MOS트랜지스터(80)의 드레숄드 전압(threshod voltage)을 조절하기 위한 채널 도핑(channel doping)이 수행되며, 이로써 불순물 층(75)이 형성된다.
따라서, 트렌치 측벽(70a)의 상부 말단 모서리 부분이 상술한 바와 같은 필드 산화막(61)의 형성을 위한 열 산화 공정 때문에 둥근 모양을 갖게 되고 트렌치(71) 주위의 불순물 층(75) 역시 산화될 때에는, 제 61 도에 도시된 바와 같이, 불순물 층(75)의 상부 표면이 트렌치(71) 주위에서 아래로(트렌치의 깊이 방향으로) 경사지게 된다.
그 결과, 게이트 전극(73)을 마주보는 영역에서는 채널 도핑이 이루어지지 않은 저 불순물 농도 영역이 존재하게 된다.
따라서, 종래의 방법에서, 필드 산화막(61) 아래에서 게이트 전극(73)을 마주보는 영역에서는 감소된 불순물 농도를 갖는 영역(77)이 형성된다.
이렇게 형성되는 감소된 불순물 농도 영역(77)으로는 필드 산화막(61)이나 게이트 절연막(74)을 통하여 전계(76)가 인가된다.
이때, 제 61 도에 도시된 바와 같이, 다결정 실리콘 층(60)의 상부 표면은 p형 반도체 기판(70)의 주 표면 보다 더 낮기 때문에 게이트 전극(73)으로 부터의 전계(76)는 쉽게 감소된 불순물 농도 영역(77)으로 인가될 수 있게 된다.
이와 같은 게이트 전극(73)으로부터 감소된 불순물 농도 영역(77)으로의 전계(76)의 인가는 역전된 층 즉, 기생 트랜지스터(parasitic transistor)를 형성하는 결과를 초래하게 된다.
제 62 도는 MOS트랜지스터(80) 위에 기생 트랜지스터(80a)가 형성되는 경우의 계략적 등가회로도이다.
제 62 도를 참조하여, 상술된 바와 같은 역전층의 형성으로 인해 기생 트랜지스터(80a)가 형성되는 경우에는 MOS트랜지스터(80)를 통하여 아무런 전류가 흐르지 않을 때조차도 기생 트랜지스터(80a)를 통해서는 전류가 흐르게 되어 MOS트랜지스터(80)를 포함하는 회로에는 전류가 흐르게 되는 결과가 초래된다.
즉, 오동작(malfuction)이 발생된다.
이런 경우에는 채널 도핑이 수행되지 않는 영역에 기생 트랜지스터(80a)가 형성되기 때문에 기생 트랜지스터(80a)는 낮은 드레숄드 전압을 갖는다.
제 63 도는 기생 트랜지스터(80a) 및 MOS트랜지스터(80)의 게이트 전극(73)으로 인가되는 전압(게이트 전압 Vg)과 드레인 영역을 통하여 흐르는 전류(드레인 전류 ID) 사이의 관계를 나타낸 그래프이다.
제 63 도를 참조하여, 위에서 설명된 바와 같이, 기생 트랜지스터(80a)의 드레숄드 전압이 낮기 때문에 MOS트랜지스터(80)의 드레숄드 전압(Vth) 보다 더 높지 않은 전압에서 기생 트랜지스터(80a)를 통하여 전류가 흐르게 된다.
이와 같은 기생 트랜지스터(80a)를 통한 전류 흐름은 MOS트랜지스터(80)의 오동작을 야기시킨다.
상술된 바와 같이, 종래의 소자 격리 구조에서는, 소자 격리 영역(72)의 상부 모서리 부분에 낮은 드레숄드 전압을 갖는 기생 트랜지스터가 형성되기 쉽기 때문에 트랜지스터의 오동작과 같은 문제가 발생되기 쉽다.
따라서, 고신뢰도를 갖는 소자 격리 구조를 실현할 수 없게 된다.
본 발명의 목적은 우수한 소자 격리 성능과 고신뢰도의 소자 격리 구조를 갖는 반도체 장치와 그것을 제조하는 방법을 제공하는 것이다.
본 발명의 첫번째 특징으로서, 트렌치 격리 구조를 갖는 반도체 장치는 주 표면은 갖는 반도체 기판(semiconductor substrate)과; 반도체 기판의 주표면에 형성되는, 소자 격리를 위한 트렌치(trench)와; 트렌치 윗부분에 형성되는 제 1 의 절연층(insulating layer)과; 제 1 의 절연층 위에 형성되는 도전층(conductive layer)과; 도전층으로부터 적어도 트렌치 측벽의 상부 말단 모서리 부분의 수준(the level of an upper end corner portion of a sidewall of the trench)에 이르도록 트렌치 위에 형성되고, 제 1 의 절연층의 비유전율(relative dielectric constant) 보다 더 높은 비유전율을 갖는 제 2 의 절연층을 포함한다.
본 발명의 상기 첫번째 특징에 따른 트렌치 격리 구조를 갖는 반도체 장치에 있어서는, 더 높은 비유전율을 갖는 제 2 의 절연층이 도전층으로 부터 적어도 트렌치 측벽의 상부 말단 모서리 부분의 수준까지 펼쳐지도록 형성됨으로써, 도전층으로 부터의 전계가 제 2 의 절연층에 의해 사전에 약화되어 종래의 방법에서 역전층이 형성되었던 트렌치 측벽의 상부 말단 모서리 부분으로 인가된다.
따라서, 그와 같은 역전층의 형성 즉, 기생 트랜지스터의 형성이 효과적으로 방지될 수 있게 된다.
본 발명의 두 번째 특징으로서, 트렌치 격리 구조를 갖는 반도체 장치는 주 표면을 갖는 반도체 기판과; 반도체 기판의 주 표면에 형성되는, 소자 격리를 위한 트렌치와; 트렌치의 측벽으로부터 소정의 공간만큼 떨어져 형성되고, 트렌치의 바닥에서 반도체 기판에 전기적으로 연결되며, 반도체 기판의 주 표면 보다 더 낮지 않은 상부 표면을 갖는 제 1 의 도전층과; 제 1 의 도전층 위에 형성되는 절연층과; 절연층 위에 형성되는 제 2 의 도전층을 포함한다.
본 발명의 상기 두 번째 특징에 따른 소자 격리 구조를 갖는 반도체 장치에 있어서는, 제 1 의 도전층의 상부 표면이 반도체 기판의 주 표면 보다 더 낮지 않게 형성됨으로써, 종래의 방법에서 기생 트랜지스터가 형성되었던 영역과 제 2 의 도전층 사이의 거리가 더 커질 수 있게 되고, 이로써 제 2 의 도전층으로 부터의 전계의 효과가 감소될 수 있게 된다.
그 결과, 기생 트랜지스터가 형성될 가능성이 종래의 방법에 비해 줄어들 수 있게 된다.
더욱이, 제 1 의 도전층의 상부 말단 모서리 부분이 반도체 기판의 주표면 보다 낮은 종래의 방법에서는 전계의 집중에 의해 제 1 도전층의 상부 말단 모서리 부분 주위에 소자 형성 영역 위에 역전층이 형성될 수도 있는 반면, 본 발명에 따르면, 제 1 의 도전층의 상부 표면이 반도체 기판의 주 표면 보다 더 낮지 않기 때문에 위에서 설명된 이유로 인하여 역전층이 형성되는 것이 효과적으로 방지될 수 있게 된다.
게다가, 제 2 의 도전층으로 부터 트렌치 측벽의 상부 말단 모서리 부분으로 인가되는 전계는 제 1 의 도전층 자체에 의해 차단될 수 있기 때문에 종래의 방법에 비해 역전층이 트렌치 측벽의 상부 말단 모서리 부분에서 쉽게 형성될 수 없게 된다.
본 발명의 세 번째 특징으로서, 트렌치 격리 구조를 갖는 반도체 장치는 주 표면을 갖는 제 1 도전형의 반도체 기판과; 상기 반도체 기판의 주 표면의 소정 영역을 에워싸도록 형성되는, 소자 격리를 위한 트렌치와; 트렌치의 측벽으로 부터 소정의 공간 만큼 떨어져 형성되고, 트렌치의 바닥에서 반도체 기판에 전기적으로 연결되는 제 1 의 도전층과; 제 1 의 도전층 위에 형성되는 제 1 의 절연층과; 제 1의 절연층으로 부터 반도체 기판의 주 표면의 소정 영역까지 펼쳐지도록 형성되는 제 2 의 도전층과; 적어도 제 2 의 도전층으로 부터 반도체 기판의 주 표면의 수준 까지 펼쳐지도록 트렌치 윗부분에 형성되고, 제 1 의 절연층의 비유전율 보다 더 높은 비유전율을 갖는 제 2 의 절연층과; 제 2 도전층 아래의 반도체 기판의 주 표면 위에 형성되는 채널 영역과; 채널 영역을 사이에 끼우도록(sandwitch) 반도체 기판의 주 표면 위에 형성되는 한쌍의 제 2 도전형의 불순물 영역을 포함한다. 채널 영역의 표면 위에는 평탄한 상부 표면(flat upper surface)을 갖는 채널 도핑 영역(channel-doped region)이 형성된다. 본 발명의 상기 세번째 특징에 따른 트렌치 격리 영역을 갖는 반도체 장치에서는 열 산화에 의한 제 1 절연막의 형성시 트렌치 측벽의 상부 말단 모서리 부분 주위의 채널 도핑 영역이 거의 산화되지 않기 때문에 채널 도핑 영역은 평탄한 상부 표면을 갖는다.
종래의 방법에서는, 열 산화에 의한 제 1 절연막의 형성시 트렌치 측벽의 상부 말단 모서리 부분 주위의 채널 도핑 영역이 산화됨으로써, 트렌치 측벽의 상부 말단 모서리 부분 주위에서 채널 도핑 영역의 상부 표면이 경사지게 되고, 제 2 도전층을 마주보는 위치에는 채널 도핑이 이루어지지 않는 저 불순물 농도의 영역이 형성되어, 제 2 의 도전층으로부터의 전계로 인해 저 불순물 농도 영역 위에는 역전층의 형성이 이루어지는 결과가 초래된다.
반면에, 본 발명에 따르면, 채널 도핑 영역의 평탄한 표면이 제 2 의 도전층을 마주보는 위치에 채널 도핑이 이루어 지지 않는 저 불순물 농도 영역이 형성되는 것을 방지하여, 종래의 방법에 비해 역전층의 형성 가능성 즉, 기생 트랜지스터의 형성 가능성을 줄일 수 있게 한다.
또, 제 2 의 절연층은, 앞에서 설명된 본 발명의 첫번째 특징에서와 같이, 트렌치 측벽의 상부 말단 모서리 부분에 역전층이 형성되는 것을 막는다.
본 발명의 상기 첫번째 특징에 있어서, 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법은 반도체 기판의 주 표면위에 제 1의 유전막(dielectric film)을 형성하는 공정과; 소정의 형태로 제 1의 유전막을 패터닝한 후에, 제 1 의 유전막을 마스크(mask)로서 사용하여 식각(etching)하는 것에 의해 반도체 기판의 주 표면에 소자 격리를 위한 트렌치를 형성하는 공정과; 트렌치의 내부 표면과 제 1 의 유전막을 덮도록 제 2 의 유전막을 형성하는 공정과; 제 2 의 유전막에 대한 이방성 식각(anisotropical etching)에 의해 제 1 유전막의 상부 표면과 트렌치의 바닥 부분을 노출시키는 공정과; 트렌치의 내부 표면과 제 1 및 제 2 유전막들을 덮도록 제 1 의 도전층을 형성하는 공정과; 제 1 도전층의 상부 표면과 제 1 및 제 2 유전막들의 상부 표면이 실질적으로 동일한 높이가 되도록 제 1 의 도전층을 백 식각(etch back)하는 공정과; 제 1 의 도전층 위에 제 1 및 제 2 유전체막들의 비유전율 보다 더 낮은 비유전율을 갖는 절연층을 형성하는 고정과; 제 1 유전막을 식각하여 제거하는 공정과; 반도체 기판의 주표면 전체 위에 절연층의 비유전율 보다 더 높은 비유전율을 갖는 제 3 의 유전막을 형성하는 공정과; 제 3 의 유전막을 이방적으로 (비등방적으로) 식각하여 절연층의 측벽 위에 제 3 유전막을 남기는 공정을 포함한다.
본 발명의 첫번째 특징에 따른 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법에 있어서는, 제 2 및 제 3 유전체막들을 포함하고, 더 높은 비유전율을 갖는 유전막이 제 2 의 도전층으로 부터 제 1의 도전층과 트렌치 측벽 사이의 영역에 이르도록 형성될 수 있게 됨으로써, 트렌치 측벽의 상부 말단 모서리 부분에 역전층이 쉽게 형성되지 않는 트렌치 격리구조의 반도체 장치가 실현될 수 있게 된다.
제 1의 도전층이 다결정 실리콘 층으로 형성되고 제 1 도전층의 상부 표면에 대한 열 산화에 의해 절연층이 형성될 때, 열 산화시 제 1 및 제 2 유전체막들은 마스크로서 작용한다.
즉, 제 1 및 제 2 유전막들은 제 1 의 절연층과 반도체 기판의 주 표면 사이에 존재한다.
이것이 절연층 형성 시 트렌치 측벽의 상부 말단 모서리 부분으로 부터 불순물들이 제 1 의 절연층으로 흡수되는 것을 효과적으로 막아주는 역할을 하여, 트렌치 측벽의 상부 말단 모서리 부분의 농도가 감소되는 것을 효과적으로 막아 준다.
그 결과, 트렌치 측벽의 상부 말단 모서리 부분에 역전층이 쉽게 형성될 수 없게 된다.
제 1 절연층의 형성 시 트렌치 측벽의 상부 말단 모서리 부분이 제 1 및 제 2 유전막들로 덮이게 됨으로써, 제 1 절연층을 형성하기 위한 열 산화 시 트렌치 측벽의 상부 말단 모서리 부분이 산화되는 것이 효과적으로 방지된다.
이것은 트렌치 측벽의 상부 말단 모서리 부분이 산화되는 것으로 인해 제 2 도전층을 마주보는 위치에 저 불순물 농도 영역이 형성되는 것을 효과적으로 방지한다.
이로써, 트렌치 측벽의 상부 말단 모서리 부분에서 역전층이 형성되는 것을 억제할 수 있게 된다.
제 1 도전층을 백 식각하는 것에 의해 제 1 및 제 2 유전체막들의 표면이 노출된다.
이때, 제 1 도전층의 상부 표면과 제 1 및 제 2 유전체막들의 상부 표면이 실질적으로 동일한 높이가 된다.
이것은 차후의 공정에서 제 1 도전층 위에 제 1 절연층을 형성할 때 반도체 기판의 주 표면 보다 제 1 도전층의 상부 표면이 더 낮아 지게 되도록 한다.
구체적으로는, 제 1 절연층의 두께가 제 1 유전막의 두께와 실질적으로 동일하거나 더 작아지게 하는 것에 의해 제 1 도전층의 상부 표면이 반도체 기판의 주표면 보다 더 낮아지지 않도록 할 수 있게 된다. 그 결과, 제 1 도전층의 상부 표면이 반도체 기판의 주 표면 보다 더 낮아질 때 발생되게 되는 필드 집중(field concentration)으로 인한 역전층의 형성이 효과적으로 방지된다.
제 3의 유전막은 제 1 절연층의 측벽 위에 남아 있도록 식각 됨으로써, 제 2 의 도전층이 소자 형성 영역으로 부터 제 1 절연층 윗부분에 펼쳐지도록 형성될 때 제 1 및 제 2 도전층 간의 전기적 단락(electircal short)이 방지될 수 있다.
본 발명의 상기 두번째 특징에 있어서, 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법은 반도체 기판의 주 표면 위에 제 1 의 유전막을 형성하는 공정과; 제 1 의 유전막을 소정의 형태로 패터닝한 후, 제 1 의 유전막을 마스크로서 사용하여 식각하는 것에 의해 반도체 기판의 주 표면에 소자 격리를 위한 트렌치를 형성하는 공정과; 트렌치의 내부 표면과 제 1 의 유전막 위에 제 1 유전막의 비유전율 보다 더 낮은 비유전율을 갖는 제 1 의 절연층을 형성하는 공정과; 제 1 의 절연층을 비등방적으로 식각하여 제 1 유전막의 상부 표면과 트렌치의 바닥 부분을 노출시키는 공정과; 트렌치의 내부 표면과 제 1 유전막을 덮도록 도전층을 형성하는 공정과; 도전층의 상부 표면과 제 1 유전막의 상부 표면이 실질적으로 동일한 높이가 되도록 도전층을 백 식각하는 공정과; 제 1 의 절연층을 식각하여 제 1 절연층의 상부 표면을 반도체 기판의 주 표면의 높이 까지 낮추는 공정과; 제 1 유전막과 도전층 및 제 1 절연층을 덮도록 제 1 절연층의 비유전율 보다 더 높은 비유전율을 갖는 제 2 의 유전막을 형성하는 공정과; 제 1 유전막의 표면과 도전층의 표면이 노출되게 하고 제 2 의 유전막이 제 1 의 절연층 위에 남아 있도록 제 2 의 유전막을 식각하는 공정과 제 1 및 제 2 유전막의 비유전율 보다 더 낮은 비유전율을 갖는 제 2 의 절연층을 형성하는 공정과; 제 1 및 제 2 유전막들을 비등방적으로 식각하여 제 2 절연층의 측벽 위에 제 2 유전막이 남아 있도록 하는 공정을 포함한다.
본 발명의 두 번째 특징에 따른 트렌치 격리 구조의 반도체 장치를 제조하는 방법에 있어서는, 제 2 의 유전막이 제 2 의 도전층으로 부터 트렌치 측벽의 상부 말단 모서리 부분에 이르도록 형성될 수 있게 됨으로써, 앞에서 설명된 첫 번째 특징에 있어서와 같이, 트렌치 측벽의 상부 말단 모서리 부분에 역전층이 쉽게 형성될 수 없게 되는 트렌치 격리 구조를 갖는 반도체 장치가 실현될 수 있게 된다.
또한, 이 특징에 있어서는, 제 1 및 제 2 의 유전막들이 제 2 의 절연층과 반도체 기판의 주 표면 사이에 존재하기 때문에 트레치 측벽의 상부 말단 모서리 부분이 산화되는 것이 방지되는 것은 물로, 제 2 의 절연층을 형성하기 위한 열 산화 시 트렌치 측벽의 상부 말단 모서리 부분으로부터 불순물들이 흡수되는 것이 효과적으로 방지된다.
더욱이, 첫 번째 특징에서와 같이, 제 1 도전층의 상부 표면은 반도체 기판의 주 표면 보다 더 낮아 지게 될 수 있다.
본 발명의 세번째 특징에 있어서, 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법은 반도체 기판의 주 표면 위에 제 1의 유전막을 형성하는 공정과; 제 1 의 유전막을 소정의 형태로 패터닝한 후, 제 1 의 유전막을 마스크로서 사용하여 식각하는 것에 의해 반도체 기판의 주 표면에 소자 격리를 위한 트렌치를 형성하는 공정과; 트렌치의 내부 표면 위와 제 1 의 유전막 위에 제 1 유전막의 비유전율 보다 더 낮은 비유전율을 갖는 제 1 의 절연층을 형성하는 공정과; 제 1 의 절연층을 비등방적으로 식각하여 제 1 유전막의 상부 표면과 트렌치의 바닥 부분을 노출시키는 공정과; 트렌치의 내부 표면과 제 1 의 유전막을 덮도록 도전층을 형성하는 공정과; 도전층을 백 식각하여 제 1 유전막의 표면을 노출시키는 공정과; 도전층 위에 제 1 유전막의 비유전율 보다 더 낮은 비유전율을 갖는 제 2 의 절연층을 형성하는 공정과; 제 1 의 유전막을 식각하여 제거하는 공정을 포함한다.
본 발명의 세번째 특징에 따른 트렌치 격리 구조의 반도체 장치를 제조하는 방법에 있어서는, 제 1 유전막이 존재함으로써 제 1 의 도전층이 백 식각될 때 제 1 도전층의 상부 표면이 제 1 유전막의 상부 표면의 높이와 실질적으로 동일한 높이로 형성되는 것이 가능하게 된다.
제 2 의 절연층은 제 1 의 도전층 위에 형성된다.
이때, 비록 제 1 의 도전층이 다결정 실리콘으로 형성되고 제 1 도전층의 상부 표면에 대한 열 산화에 의해 제 2 의 절연층이 형성되더라도, 제 1 유전막 및 제 1 절연층의 두께를 대략적으로 조절함으로써 제 2 절연층의 바닥 면(bottom surface)이 반도체 기판의 주 표면 보다 더 낮아지지 않도록 할 수 있게 된다.
그 결과, 제 1 도전층의 상부 표면은 반도체 기판의 주 표면 보다 더 낮아지지 않게 될 수 있다.
이제부터 본 발명의 바람직한 실시예들에 대해 설명하겠다.
제 1 실시예
제 1 도는 본 발명의 제 1 실시예에 따른 소자 격리 구조(트렌치 격리 구조)를 나타낸 단면도이다.
제 1 도를 참조하여, 소자 격리를 위한 트렌치(10)가 p형 반도체 기판(P-형 실리콘 기판)에 형성된다.
p형 반도체 기판(1)의 주 표면에는 채널 도핑 영역(불순물 층)(22)이 형성된다.
트렌치(10)에는 도전층(13)이 형성되며, 이 층(13)은 p형 반도체 기판(1)에 전기적으로 연결된다.
도전층(13)과 트렌치(10)의 측벽(sidewall) 사이에는 산화막(실리콘 산화막)(12)과 유전막(15) 및 산화막(실리콘 산화막)(2)이 각각 형성된다.
산화막 12와 산화막 2 각각은 적어도 응력 완충막(stress buffering film)으로서 작용하기에 충분한 두께, 바람직하게는 약 20∼100Å 정도의 두께를 가져야 한다.
유전막(15)으로서 질화막(실리콘 질화막)이 사용되는 경우 유전막(15)의 두께는 약 300Å을 넘지않는 것이 바람직하다.
이후에 설명되는 실시예들에 있어서, 유전막(15)으로서는 질화막이 사용되고, 도전층(13)으로서는 불순물들이 주입된 다결정 실리콘층이 사용된다.
도전층(13) 위에는 실리콘 산화막 등으로 이루어 지는 필드 산화막(14)이 형성된다.
질화막(15)은 필드 산화막(14)의 측벽 위에 한쪽 끝단이 위치하도록 형성된다.
도전층(14)용 재로로서는 금속 규화물(metal silicide)이 사용될 수도 있다.
유전막(15)으로서는, 탄탈륨 산화물(Ta205)과 PZT와 같이, 실리콘 산화막의 비유전율 보다 더 높은 비유전율을 갖는 재료가 사용될 수도 있다.
제 23 도 내지 제 25 도를 참조하여, 본 발명의 기능은 물론 본 발명에 따른 소자 격리 구조를 MOS트랜지스터에 적용 하는 경우에 대해 설명하겠다.
제 23 도는 본 발명에 따른 소자 격리 구조를 채용한 MOS트랜지스터의 사시도로서, 종래의 구조와 관련된 제 59 도에 상당하는 도면이다.
제 24 도는 제 23 도에서 선 E-E를 따라 취한 단면도로서, 종래의 기술와 관련된 제 60 도에 상당하는 도면이다.
제 25 도는 제 24 도 내 F 영역의 확대된 단면도로서, 종래의 기술과 관련된 제 61 도에 상당하는 도면이다.
제 23 도를 참조하여, p형 반도체 기판(1)의 주 표면에는 소자 형성 영역(23)이 형성되고, 이 영역(23)의 둘레에는 소자 격리를 위한 트렌치(25)가 형성된다.
소자 형성 영역(23)과 트렌치(25) 위에는 게이트 전극(20)이 형성되어 펼쳐진다.
제 24 도를 참조하여, p형 반도체 기판(1)은 p형의 고농도 불순물 층(1a)과 p형의 저농도 불순물 층(1b)을 포함한다.
소자 형성 영역(23)에는 소오스/드레인 영역이 될 n형의 불순물 영역(26)이 형성된다.
트렌치(25)에는 다결정 실리콘 층(13)이 형성되고, 이 층(13)은 트렌치(25)의 바닥에서 p형 반도체 기판(1)에 전기적으로 연결된다.
다결정 실리콘 층(13) 위에는 필드 산화막(14)이 형성되고, 다결정 실리콘 층(13)의 측면 위에는 산화막(12)이 형성된다.
질화막(15)이 산화막(12)을 에워싸도록 형성되되, 이 질화막(15)의 한쪽 끝은 필드 산화막(14)의 측벽 위에 위치하게 된다.
트렌치(15)의 측벽 위에는 질화막(15)을 에워싸도록 산화막(2)이 형성된다.
트렌치(25) 위와, 실리콘 산화막 등으로 이루어 지는 게이트 절연막(21)을 갖는 소자 형성 영역(23) 위에는 게이트 전극(20)이 펼쳐지게 형성된다.
제 25 도를 참조하여, 본 발명에 따른 소자 격리 구조를 MOS트랜지스터에 적용할 때 본 발명에 따른 구조의 작용에 대해 설명하겠다.
제 25 도를 참조하여, 소자 형성 영역 내에 채널 영역을 정의(define)하도록 소오스/드레인이 될 n형의 불순물 영역(26)이 형성되고, 채널 영역에는 MOS트랜지스터의 드레숄드 전압을 제어하기 위한 채널 도핑이 이루어진다.
그 결과, 채널 영역 내에는 불순물 층(22)이 형성된다.
종래의 경우에는, 필드 산화막(14)을 형성할 때 소자 형성 영역의 말단에 버드 비크(bird's beak)가 형성된다.
그 결과, 게이트 전극(20)으로 부터의 전계에 의해 소자 형성 영역에서 채널도핑이 이루어지지 않은 부분 위에 기생 트랜지스터가 형성된다. 그러나, 본 발명에 따른 소자 격리 구조에서는, 질화막(15)이 트렌치(10)의 측벽으로 부터 필드 산화막(14)의 측벽에 이르도록 형성되기 때문에 트렌치(10)의 상부 말단 모서리 부분 위에 버드 비크가 거의 생기지 않게 될 수 있다.
따라서, 게이트 전극(20)을 마주 보는 부분에 채널 도핑이 이루어지지 않은 저 불순물 농도 영역이 존재하지 않게 된다.
질화막(15)과 다결정 실리콘 층(13)이 존재하기 때문에 트렌치(10) 측벽의 상부 말단 모서리 부분으로 인가되는 전계가 약화된다.
이것이 트렌치(10) 측벽의 상부 말단 모서리 부분에 역전층이 형성되는 것을 효과적으로 방지하게 된다.
그 결과, 고신뢰도의 소자 격리 구조를 얻을 수 있게 된다.
제 2 도 내지 제 14 도를 참조하면서 본 발명의 제 1 실시예에 따른 소자 격리 구조를 형성하는 방법에 대해 설명하겠다.
제 2 도 내지 제 14 도는 본 발명의 제 1 실시예의 소자 격리 구조를 형성하는 방법에서 제 1 내지 제 13 공정을 나타낸 단면도이다.
제 2 도를 참조하여, 약 500Å 정도의 두께로 산화막(2)이 형성되고, 산화막(2)을 통하여 p형 반도체 기판(1)의 주 표면으로 p형의 불순물들이 주입되어 p형 불순물 층(22)이 형성된다.
실리콘 질화막으로 이루어지는 질화막(제 1 유전막)(8)이 1000 내지 3000Å의 두께로 형성된다.
제 3 도를 참조하여, 질화막(8)의 전 표면 위에 레지스트(resist)(9)를 도포한 후, 소정의 형태로 패터닝(patterning)한다.
레지스트(9)를 마스크로서 사용하여 질화막(8)과 산화막(2)을 소정의 패턴으로 식각한다.
제 4 도를 참조하여, 질화막(8)과 산화막(2)을 마스크로서 사용하여 비등방성 식각하는 것에 의해 약 0.5∼1㎛ 정도의 깊이로 트렌치(10)를 형성한다.
제 5 도를 참조하여, 열 산화 공정이나 CVD법으로 트렌치(10)의 측벽과 바닥 부분 위에 약 100Å 정도 이하의 두께로 산화막(2a)을 형성한다.
상기 산화막(2a)은 응력 완충막으로서 작용한다.
제 6 도를 참조하여, 산화막(2a)과 질화막(8) 위에 실리콘 질화막으로 CVD법에 의해 약 300Å 이하의 두께로 질화막(제 2 유전막)(11)을 형성한다.
상기 제 2 유전막용 재료는 상기 제 1 유전막용 재료와 다른 것이어도 된다.
제 7 도를 참조하여, CVD법이나 열 산화 공정에 의해 질화막(11) 위에 약 100Å 이하의 두께로 산화막(12)을 형성한다.
제 8 도를 참조하여, 산화막(12)과 질화막(11) 및 산화막(2a)에 대한 비등방성 식각 공정을 순차로 수행한다.
그 결과, 트렌치(10)의 바닥 부분 위의 산화막(12)과 질화막(11) 및 산화막(2a)이 식각됨으로써 p형 반도체 기판(1)의 표면이 노출된다.
이때, 질화막(11)의 일부와 산화막(12)의 일부는 트렌치(10)의 측벽위에 남게 된다.
제 9 도를 참조하여, CVD법으로 도전층(13) 즉, 이 경우에는 다결정 실리콘 층(13)을 형성한다.
이 경우에는, 트렌치(10)의 개구 폭(opening width) 보다 1.5 배 정도 더 큰 두께로 다결정 실리콘 층(13)을 형성하는 것이 바람직하며, 이렇게 하면 트렌치(10)는 다결정 실리콘 층(13)으로 채워질 수 있게 된다.
다결정 실리콘 층(13)에는 소정 량의 p형 불순물이 주입되며 이로써 다결정 실리콘 층(13)은 전도성을 갖게 된다.
제 10 도를 참조하여, 다결정 실리콘 층(13)을 백 식각한다.
이때, 백 식각이 바람직하게 수행됨으로써 질화막 8 및 11의 상부 표면과 다결정 실리콘 층(13)의 상부 표면이 실질적으로 동일평면을 이루게 된다.
이것이 다결정 실리콘 층(13) 위에 필드 산화막을 형성하는 다음 공정에서 필드 산화막의 형성 후에 다결정 실리콘 층(13)상부 표면의 높이가 질화막(8)의 두께에 의해 조절되도록 하는 것을 가능하게 한다.
구체적으로, 필드 산화막의 두께가 질화막(8)의 두께 이하로 되게 하는 것에 의해 필드 산화막의 형성 후 다결정 실리콘 층(13)의 상부표면이 p형 반도체 기판(1)의 주 표면 보다 더 낮아지지 않도록 조절될 수 있게 된다.
그 결과, 다결정 실리콘 층(13)의 상부 표면이 p형 반도체 기판(1)의 주표면 보다 더 낮을 때 발생될 수도 있는, 필드 집중으로 인한 역전층의 형성을 효과적으로 방지할 수 있게 된다.
제 11 도를 참조하여, 다결정 실리콘 층(13) 위에 질화막 8과 11을 마스크로서 사용하고 열 산화 공정을 수행하는 것에 의해 필드 산화막(11)을 형성한다.
필드 산화막(14)의 두께는 질화막(8)의 두께와 거의 동일하게 되도록 하고, 약 1000∼3000Å 정도가 바람직하다.
이때에는, 트렌치(10) 측벽의 상부 말단 모서리 부분을 덮도록 형성되는 질화막 8과 11 때문에 버드 비크는 거의 생성될 수 없게 된다.
필드 산화막(14)의 형성 때문에 트렌치(10) 측벽의 상부 말단 모서리 부분으로부터 불순물이 흡수되는 것은 질화막 8 및 11의 존재함으로써 방지되고, 이로써 트렌치(10) 측벽의 상부 말단 모서리 부분에서 저 불순물 농도 영역이 형성될 수 없게 된다.
필드 산화막(14)을 형성한 후에는 수소 불화물(HF) 등을 사용하여 습식 식각(wet etching)함으로써 질화막 11 및 8 위에 형성된 산화박막(thin oxide film)을 제거한다.
제 12 도를 참조하여, 질화막 8 및 11 에 대한 비등방성 식각 공정을 수행한 후, 다시 산화막(2)에 대한 비등방성 식각 공정을 수행한다.
질화막 8 및 11의 식각 시에는 필드 산화막(14)의 식각이 억제되는 조건을 선택하는 것이 바람직하다.
그 결과, 필드 산화막(14)은 거의 식각되지 않은 채로 소자 형성 영역에서는 p형 반도체 기판(1)의 주 표면이 노출된다.
제 13 도를 참조하여, CVD법으로 p형 반도체 기판(1)의 전 표면 위에 질화막(제 3 유전막)(15a)을 증착한다.
제 3 유전막용 재료는 제 1 또는 제 2 유전막의 재료와 다른 것이어도 된다.
제 14 도에 도시된 바와 같이, 비등방성 식각에 의해 필드 산화막(14)의 측벽 위에만 질화막(15a)을 남긴다.
그 결과, 제 1 도에 도시된 바와 같이, 비등방성 식각에 의해 필드 산화막(14)의 측벽 위에만 질화막(15a)을 남긴다.
그 결과, 제 1 도에 도시된 바와 같이 필드 산화막(14)의 측벽 위에 한쪽 끝이 위치하는 질화막(15)이 형성된다.
그 후, 게이트 절연층, 게이트 전극, 불순물 영역 등을 형성하는 공정을 통하여 제 23 도 내지 제 25 도에 도시된 바와 같은 MOS트랜지스터를 형성한다.
상술한 바와같이, 질화막(15)의 한쪽 끝이 필드 산화막(14)의 측벽 위에 위치하도록 필드 산화막(15)이 형성되기 때문에 게이트 전극과 같은 배선 층이 필드 산화막(14)과 소장 형성 영역 위에 펼쳐져서 형성될 때에는 다결정 실리콘 층(13)과 배선 층 사이의 전기적 단락이 방지될 수 있게 된다.
제 2 실시예
제 15 도 내지 제 18 도를 참조하여 본 발명의 제 2 실시예에 따른 소자 격리 구조에 대해 설명하겠다.
제 15 도는 본 발명의 제 2 실시예에 따른 소자 격리 구조의 단면도이다.
제 16 도 내지 제 18 도는 본 발명의 제 2 실시예에 따른 소자 격리 구조를 형성하는 방법의 제 4 내지 제 6 공정을 나타낸 단면도이다.
제 15 도를 참조하여, 질화막(16)이 다결정 실리콘 층(13) 및 p형 반도체 기판(1)과 직접적으로 접촉되게 형성된다.
이런 구조는 제 1 실시예에서 형성되는 구조로 부터 공정을 간단히 하면서도 소자 격리 영역 위에 형성될 수도 있는 버드 비크의 크기(volume)를 줄일 수 있다.
또, 제 1 실시예와 유사하게 상부 상호접촉 층(upper interconnection layer)으로 부터의 전계로 인해 소자 형성 영역 위에 기생 트랜지스터가 형성되는 것이 효과적으로 방지될 수 있다.
위의 소자 격리 구조를 형성하는 방법에 있어서는, 제 1 실시예에서와 동일 공정들을 통한 트렌치(10)의 형성 후에, 제 16 도에 도시된 바와 같이, CVD법에 의해 질화막(16)이 형성된다.
제 17 도를 참조하여, 질화막(16)에 대한 비등방성 식각 공정에 의해 트렌치(10)의 바닥 표면 위의 질화막(8)과 p형 반도체 기판(1)이 노출된다.
제 18 도에 도시된 바와 같이, CVD법에 의해 다결정 실리콘 층(13)이 소정의 두께로 증착된다.
다결정 실리콘 층(13)의 두께는 트렌치(10)의 개구 폭 보다 약 1.5 배 정도 더 크게 되도록 하는 것이 바람직하다.
그 후, 제 1 실시예에서와 동일한 공정들을 수행하여 제 15 도에 도시된 소자 격리 구조를 형성한다.
제 3 실시예
제 19 도를 참조하여 본 발명의 제 3 실시예에 따른 소자격리구조에 대해 설명하겠다.
제 19 도는 본 발명의 제 3 실시예에 따른 소자 격리 구조의 단면도이다.
제 19 도를 참조하여, 질화막(18)이 다결정 실리콘 층(13)과 직접적으로 접촉하도록 형성되고, 질화막(18)과 p형 반도체 기판(1) 사이에는 응력 완충막으로서 작용하는 산화막(2)이 형성된다.
이 구조는 제 1 실시예에서의 산화막 형성 공정을 필요로 하지 않는다.
따라서, 공정을 간단하게 할 수 있다.
이 실시예에서도 제 2 실시예에서와 동일한 효과들을 얻을 수 있게 된다.
산화막(2)은 다결정 실리콘 층(13)과 질화막(18) 사이에 형성될 수도 있는 데, 이렇게 해도 동일한 효과를 얻을 수 있게 된다.
제 45 도를 참조하여, 질화막(16)이 트렌치(10)의 측벽과 직접 접촉되는 제 2 실시예와 응력을 완충하기 위한 산화막(2)이 끼워지는 본 실시예를 비교하겠다.
제 45 도는 1978년 11월 15일자, Appl. Phys. Lett. 33(10)에 개시된 그래프로서, 실리콘 웨이퍼 위에 실리콘 산화막 및 실리콘 질화막을 쌓아서(in stack) 형성한 후에 열 산화가 수행되는 경우에 있어서, 실리콘 웨이퍼의 결함 발생과 실리콘 산화막 및 실리콘 질화막의 두께들 사이의 관계를 나타낸다.
제 45 도를 참조하여, 실리콘 산화막의 두께가 작은 경우에는 응력 때문에 실리콘 웨이퍼에서 결함이 있는 결정이 발견된다.
이와 같은 현상은 실리콘 산화막과 실리콘 질화막의 적층 구조(stacked structure)에 대한 열 산화로부터 초래된다.
그러나, 위의 문헌에는 웨이퍼 위에 실리콘 질화막이 직접 형성되더라도 단지 열처리에 의해서만 웨이퍼에 결함이 발생되게 하는 응력이 발생되는 것이 아님을 밝히고 있다.
본 발명에서는 트렌치 측벽의 상부 말단 모서리 부분이 질화막들(8,16)로 에워싸이기 때문에 제 2 실시예에 있어서 조차도 트렌치(10)의 측벽은 거의 산화되지 않을 수가 있다.
따라서, 질화막(16)이 트렌치(10)의 측벽에 직접 형성된다 하더라도 트렌치(10)의 측벽에는 결함이 있는 결정이 거의 형성되지 않을 수가 있게 되지만, 열 산화에 의해 약간의 응력은 발생될 수도 있다.
본 실시예에서는 질화막(16)과 트렌치(10)의 측벽 간에 발생될 수도 있는 이와 같은 응력을 완충하기 위한 산화막(2)을 끼워넣음으로써 응력이 완화될 수 있게 한다.
위와 같은 사실로 볼 때, 본 실시예에서와 같이, 트렌치(10)의 측벽과 질화막(16) 사이에 산화막과 같은 응력 완충막을 형성하는 것이 바람직하다.
제 20 도 내지 제 22 도를 참조하면서 본 실시예에 따른 소자 격리 구조를 형성하는 방법에 대해 설명하겠다.
제 20 도 내지 제 22 도는 본 실시예의 소자 격리 구조를 형성하는 방법 중 제 5 내지 제 7 공정을 나타낸 단면도이다.
제 20 도를 참조하여, 제 1 실시예에서와 동일한 공정들에 의해 반도체 기판(1)의 주 표면에 트렌치(10)를 형성한 후 트렌치(10)의 측벽 및 바닥 표면 위에는 산화막(2a)이 형성된다.
CVD법에 의해 p형 반도체 기판(1)의 전 표면 위에는 질화막(18)이 형성된다.
제 21 도를 참조하여, 질화막(18)을 비등방적으로 식각함으로써 질화막(8)과, 트렌치(10)의 바닥 표면에서 p형 반도체 기판(1)이 노출된다.
그 결과, 트렌치(10)의 측벽에만 질화막(18)이 남게 된다.
제 22 도에 도시된 바와 같이 트렌치(10)의 내부 표면 위와 질화막(8) 위에 소정의 두께로 다결정 실리콘 층(13)이 형성된다.
그 후, 제 1 실시예에 있어서와 동일한 공정들이 수행되어 소자 격리 구조가 형성된다.
제 4 실시예
제 26 도 내지 제 38 도를 참조하면서 본 발명의 제 4 실시예에 대해 설명하겠다.
제 26 도는 본 발명의 제 4 실시예에 따른 소자 격리 구조의 단면도이다.
제 26 도를 참조하여, 트렌치(10)의 측벽(10a)과 도전층(13) 사이에는 실리콘 산화막 등으로 이루어지는 절연층(27)이 형성된다.
절연층(27) 위에는 질화막(15)이 형성된다.
이 질화막(15)은 트렌치 측벽(10a)의 상부 모서리 부분과 필드 산화막(14) 사이의 영역 위에만 제공된다.
이런 구조에서도 제 1 내지 제 3 실시예에서와 동일한 효과들이 얻어진다.
질화막(15)은 실리콘 산화막의 유전율 보다 더 높은 유전율의 다른 유전막일 수도 있다.
이제, 제 27 도 내지 제 37 도를 참조하여, 본 실시예에 따른 소자 격리 구조를 형성하는 방법에 대해 설명하겠다.
제 27 도 내지 제 37 도는 본 실시예의 소자 격리 구조를 형성하는 방법에 있어서 제 3 내지 제 13 공정을 나타낸 단면도이다.
제 27 도를 참조하여, 제 1 실시예에서와 동일한 공정들에 의해 트렌치(10)가 형성된다.
제 28 도를 참조하여, p형 반도체 기판(1)의 주 표면 전체 위에는 CVD법 등에 의해 실리콘 산화막 등으로 이루어 지는 절연층(27)이 형성된다.
제 29 도를 참조하여, 절연층(27)에 대한 비등방성 식각이 수행되어 트렌치(10)의 측벽 위에만 절연층(27)이 남게 된다.
제 30 도를 참조하여, 제 1 실시예에서와 동일한 방법으로 다결정 실리콘이 퇴적되어 트렌치(10)를 채우게 된다.
제 31 도를 참조하여, 다결정 실리콘 층(13)이 백 식각됨으로써, 유전막(8)의 상부 표면과 절연층(27)이 노출된다.
이때, 절연층(27) 및 질화막(8)의 상부 표면과 다결정 실리콘 층(13)의 상부 표면은 실질적으로 높이가 동일한 평면을 이루게 된다.
제 32 도를 참조하여, 절연층(27)에 대한 습식 식각이 수행됨으로써 절연층(27)의 상부 표면은 낮아지게 된다.
그 결과, 절연층(27) 위에는 오목 부분(concave portion)이 형성된다.
이때, 절연층(27)의 상부 표면을 p형 반도체 기판(1)의 주 표면과 실질적으로 동일한 높이로 낮추는 것이 바람직하다.
제 33 도를 참조하여, 오목 부분을 채우기 위해 CVD법에 의해 p형 반도체 기판(1)의 주 표면 전체 위에 질화막(15)이 형성된다.제 34 도를 참조하여, 질화막(15)은 백 식각되고, 그래서 다결정 실리콘 층(13)의 상부 표면은 노출되며, 절연층(27)의 상부 표면 위에만 질화막(15)이 남아 있게 된다.
제 35 도를 참조하여, 다결정 실리콘(13)에 대한 식각이 수행됨으로써 그것의 상부 표면이 낮아지게 된다.
제 36 도를 참조하여, 질화막들(8,15)을 마스크로서 사용하여 다결정 실리콘 층(13)의 상부 표면에 대한 열 산화가 수행됨으로써 다결정 실리콘 층(13) 위에는 필드 산화막(14)이 형성된다.
제 37 도를 참조하여, 질화막들(8,15)에 대한 비등방성 식각이 수행됨으로써, 산화막(2)의 표면이 노출된다.
그 결과, 필드 산화막(14)의 측벽으로 부터 트렌치(10)의 상부 말단 모서리 부분에 이르도록 질화막(15)이 형성된다.
이어, 필드 산화막(14) 및 산화막(2)에 대한 습식 식각이 수행되며, 이로써 제 26 도에 도시된 바와 같은 소자 격리 구조가 얻어진다.
제 38 도는 본 실시예의 소자 격리 구조를 채용한 MOS트랜지스터의 부분적인 단면도이다.
제 38 도를 참조하여, 본 실시예의 소자 격리 구조에서는 트렌치 측벽의 상부 말단 모서리 부분과 게이트 전극(20) 사이에만 질화막(15)이 형성된다.
이런 경우에도, 제 1 실시예에서와 같이, 질화막(15) 및 다결정 실리콘 층(13)에 의해 게이트 전극(20)으로 부터 트렌치(10)의 상부 말단 모서리 부분으로 인가되는 전계가 약화될 수 있게 된다.
따라서, 질화막(15)과 다결정 실리콘 층(13)에 의해 약화된 전계 만 트렌치 측벽의 상부 말단 모서리 부분으로 인가됨으로써 트렌치 측벽의 상부 말단 모서리 부분에 역전층이 형성되는 것이 효과적으로 방지될 수 있다.
더우기, 제 38 도에 도시된 바와 같이, 다결정 실리콘 층(13)의 상부 표면이 p형 반도체 기판(1)의 주 표면 보다 더 낮지 않게 됨으로써 게이트 전극(20)으로 부터의 전계(24)가 질화막(15)과 다결정 실리콘 층(13)에 의해 약화되어야 하는 것이 보장된다.
이상에서 설명된 바와 같이, 본 실시예에 따르면, 제 1 실시에에서와 같이, 고신뢰도의 소자 격리 구조를 얻을 수 있게 된다.
제 5 실시예
제 39 도 내지 제 44 도를 참조하면서 본 발명의 제 5 실시예에 대해 설명하겠다.
제 39 도는 본 발명의 제 5 실시예에 따른 소자 격리 구조의 단면도이다.
제 44 도는 본 실시예의 소자 격리 구조를 채용한 MOS트랜지스터의 확대된 부분 단면도이다.
제 39 도와 제 44 도를 참조하여, 위에서 설명된 다른 실시예들과는 달리 이 실시예의 격리구조에는 고 유전율의 유전막이 형성되지 않는다.
그러나, 이 실시예에서는 반도체 도전층(다결정 실리콘 층)(13)의 상부 표면(13a)이 반도체 기판의 주 표면 즉, 이 경우는 n형 불순물 영역(26)의 표면 보다 더 낮지 않게 형성된다.
따라서, 필드 산화막(14) 위에 있는 게이트 전극(20)으로 부터 인가되는 전계는 도전층(13)에 의해 차단될 수 있다.
또, 필드 산화막(14) 위에 있는 게이트 전극(20)과 트렌치(10)의 측벽 상부 말단 모서리 부분 사이의 거리가 종래 구조의 거리 보다 더 커질 수 있게 된다.
그 결과, 게이트 전극(20)으로부터 트렌치(10)의 측벽 상부말단 모서리 부분으로 인가되는 전계가 필드 산화막에 의해 약화될 수 있으며, 이것은 기생 트랜지스터의 형성 가능성을 줄이는 결과를 가져온다. 이제, 제 40 도 내지 제 43 도를 참조하면서, 제 5 실시예의 소자 격리 구조를 형성하는 방법에 대해 설명하겠다.
제 40 도 내지 제 43 도는 본 실시예의 소자 격리 구조를 형성하는 방법에 있어서 제 3 내지 제 6 공정을 나타낸 단면도이다.
제 40 도를 참조하여, 제 1 실시예에서와 동일 공정들에 의해 트렌치(10)가 형성된다.
이어, 제 4 실시예에서와 동일한 공정들을 통하여 절연층(27)과 다결정 실리콘 층(13)이 형성된다.
제 41 도를 참조하여, 다결정 실리콘 층(13)이 백 식각됨으로써 다결정 실리콘 층(13)의 상부 표면(13a)이 노출된다.
제 42 도를 참조하여, 질화막(8)을 마스크로서 사용하여 다결정 실리콘 층(13)에 대한 열 산화가 수행되어 다결정 실리콘 층(13) 위에 필드 산화막(14)이 형성된다.
이때, 열산화 조건은 대개 필드 산화막(14)의 하부 표면, 즉, 다결정 실리콘 층(13)의 상부 표면(13a)이 p형 반도체 기판(1)의 주 표면 보다 더 낮아지지 않도록 조절된다.
제 43 도를 참조하여, 질화막(8)에 대한 습식 식각이 수행되어 질화막(8)이 제거된다.
그 후, 산화막(2), 절연층(27) 및 플드 산화막(14)에 대한 습식 식각이 수행됨으로써 p형 반도체 기판(1)의 주 표면이 노출된다.
앞의 공정들을 통하여, 제 39 도에 도시된 바와 같은 본 발명의 소자 격리 구조가 형성된다.
이어, 절연층(21), 게이트 전극(20), 불순물 영역(26) 등이 형성됨으로써 제 44 도에 도시된 바와 같은 MOS트랜지스터가 완성된다.
제 46 도 내지 제 49 도를 참조하면서 본 발명을 DRAM에 적용하는 것에 대해 설명하겠다.
제 46 도는 본 발명의 제 1 실시예에 따른 소자 격리 구조를 채용한 DRAM의 평면도이고, 제 47 도는 제 46 도에서 선 A-A를 따라 취한 단면도이다.
제 48 도는 본 발명의 제 2 실시예에 따른 소자 격리 구조를 채용한 DRAM의 단면도이고, 제 49 도는 본 발명의 제 3 실시예에 따른 소자 격리 구조를 채용한 DRAM의 단면도이다.
제 46 도를 참조하여, 가로 방향(low direction)으로 복수의 워드 선들(word lines) (32a, 31b, 31c, 31d)이 형성된다.
워드 선들(32a, 31b, 31c, 31d)에 직각으로 교차되게 비트 선들(bit lines)(33a,33b,33c)이 형성된다.
각 비트선 아래의 소정의 영역에는 소자 형성 영역들(36) 각각이 형성된다.
소장 형성 영역들(36) 사이에는 소자 격리를 위한 트렌치가 형성된다.
소자 형성 영역(36)의 소정 영역 위와 소자 격리 영역 위에는 저장 노드(storage node)(34)가 펼쳐지게 형성된다.
저장 노드(34) 위에는, 반도체 기판의 주 표면 위에 형성된 소정의 불순물 영역과 연결되게 접촉부(35)가 형성된다.
셀 플레이트(cell plate)(32)는 절연막을 사이에 두고 저장 노드(34)위에 형성된다.
셀 플레이트(34)는 각 비트 선들(33a, 33b, 33c)의 접촉부들(37)과 소정의 불순물 영역들에 호울(hole portion)들을 갖는 완전 연속 플레이트(continuous integral plate)이다.
비트 선들(33a, 33b, 33c)은 절연막을 사이에 끼우고서 셀 플레이트(32)위에 형성된다.
비트 선들(33a, 33b, 33c)은 접촉부들(37)을 통해 반도체 기판 위에 형성된 소정의 불순물 영역들에 각각 전기적으로 접속된다.
제 47 도를 참조하여, p형 반도체 기판(30)은 p형의 고농도 불순물 층(30a)과 p형의 저농도 불순물 층(30b)을 포함한다.
p형 반도체 기판(30)의 주 표면에는 n형의 불순물 영역들(41a, 41b)이 형성된다.
이 경우, 본 발명의 소자 격리 구조는 워드 선들(31a, 31b) 아래의 영역 위에 형성된다.
저장 노드(34)는 워드 선들(31a, 31b, 31c, 31d) 윗부분의 소정 영역에 형성되며, 불순물 영역 41a와 전기적으로 연결된다.
셀 플레이트(32)는 사이에 절연막(39)을 끼우고서 저장 노드(34) 위에 형성된다.
비트 선 33b는 층간 절연막(40)을 사이에 끼우고서 셀 플레이트(32) 위에 형성된다.
비트 선 33b는 접촉부 37을 통하여 불순물 영역 41b에 전기적으로 연결된다.
제 48 도 및 제 49 도를 참조하면서 본 발명의 제 2 및 제 3 실시예에 따른 소자 격리 구조를 DRAM에 적용하는 경우에 대해서 설명하겠다.
제 48 도를 참조하여, 질화막(16)이 도전층(13) 및 트렌치(10)의 측벽들과 집적적으로 접촉되게 형성다.
그 외의 구조는 제 47 도에 도시된 구조와 동일하다.
제 49 도를 참조하여, 질화막(18)이 도전층(13)과 직접 접촉되게 형성된다.
질화막(18)은 사이에 산화막(2)을 끼우고서 트렌치(10)의 측벽 위에 형성된다.
그 외의 구조는 제 47 도에 도시된 DRAM의 구조와 동일하다.
제 48 도와 제 49 도에 도시된 구조에서도 제 47 도에서와 거의 동일한 효과가 얻어지게 된다.
이상의 소자 격리 구조에서, 트렌치(10)의 측벽 위에 질화막 15,16 및 18이 존재함으로써 소자 형성 영역 위에 기생 트랜지스터가 형성되는 것이 효과적으로 방지될 수 있게 된다.
구체적으로는, 보다 우수한 격리 성능과 고신뢰도의 소자 격리 구조를 갖는 반도체 장치를 얻을 수 있게 된다.
본 발명에 따른 소자 격리 구조는 DRAM이외의 장치들에도 적용될 수 있다.
이상에서 설명된 바와 같이, 본 발명의 일 특징에 따른 트렌치 격리 구조를 갖는 반도체 장치에서는 제 2 의 절연층에 의해 도전층으로부터 트렌치 측벽의 상부 말단 모서리 부분으로 인가되는 전계가 약화될 수 있다.
이것에 의해 종래의 구조에서와 같이 트렌치 측벽의 상부 말단 모서리 부분에서의 역전층 형성 즉, 기생 트랜지스터의 형성이 효과적으로 방지될 수 있게 된다.
그 결과, 고신뢰도의 소자 격리 구조를 얻을 수 있게 된다.
본 발명의 다른 특징에 따른 반도체 장치에 있어서는, 제 1 도전층의 상부 표면이 반도체 기판의 주 표면 보다 더 낮지 않기 때문에 종래의 구조에 비해 트렌치 측벽의 상부 말단 모서리 부분에서 역전층의 형성될 가능성이 줄어들게 된다.
결국, 이 특징에 있어서도 고신뢰도의 소자 격리 구조를 얻을 수가 있게 된다.
본 발명의 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법에 따르면, 트렌치 측벽의 상부 말단 모서리 부분에서의 농도와 그 부분의 산화 정도가 상당히 줄어들게 되는 것이 방지될 수 있다.
더욱이, 제 1 도전층의 상부 표면이 반도체 기판의 주 표면보다 더 낮아지지 않을 수 있기 때문에 트렌치 측벽의 상부 말단 모서리 부분에서 역전층이 쉽게 형성되지 않는 고신뢰도의 트렌치 격리 구조를 갖는 반도체 장치가 형성될 수 있다.
비록 본 발명이 상세히 도시되어 설명되었지만, 그것은 단지 예에 불과할 뿐 본 발명을 한정하려고 취해진 것은 아니며, 본 발명의 사상과 범위는 첨부된 청구범위에 의해서만 한정된다는 것이 자명하다.
Claims (19)
- 주 표면을 갖는 반도체 기판(1)과; 상기 반도체 기판(1)의 주 표면에 형성되는, 소자 격리를 위한 트렌치(10)와; 상기 트렌치 윗부분에 형성되는 제 1 의 절연층(14)과; 상기 제 1 의 절연층 위에 형성되는 도전층(20)과; 상기 도전층으로부터 적어도 상기 트렌치910) 측벽의 상부 말단 모서리 부분의 수준까지 펼쳐지도록 상기트렌치 위에 형성되고, 상기 제 1 절연층(14)의 비유전율 보다 더 높은 비유전율을 갖는 제 2 의 절연층(15)을 포함하는 트렌치 격리 구조를 갖는 반도체 장치.
- 제 1 항에 있어서, 제 2 의 도전층(13)이 상기 제 1 의 절연층(14) 아래에 형성되어, 상기 트렌치(10)의 바닥에서 상기 반도체 기판(1)에 전기적으로 연결되고, 상기 트렌치(10)의 측벽으로부터 소정의 거리 만큼 공간을 두며, 상기 제 2 의 절연층(15)이 상기 제 2 의 도전층(13)과 상기 트렌치(10)의 측벽 사이의 영역까지 펼쳐지는 트렌치 격리 구조를 갖는 반도체 기억 장치.
- 제 2 항에 있어서, 상기 제 2 도전층(13)의 상부 표면이 상기 반도체 기판(1)의 주표면 보다 더 낮지 않는 트렌치 격리 구조를 갖는 반도체 장치.
- 제 2 항에 있어서, 상기 제 2 의 절연층(15)과 상기 트렌치(10)의 측벽 사이의 영역과, 상기 제 2 의 도전층(13)과 상기 제 2 의 절연층(15) 사이의 영역 중 적어도 하나에 응력 완충막(2,12)이 형성되는 트렌치 격리 구조를 갖는 반도체 장치.
- 제 4 항에 있어서, 상기 응력 완충막(2,12)은 실리콘 산화막인 트렌치 격리구조를 갖는 반도체 장치.
- 제 1 항에 있어서, 제 2의 도전층(13)이 상기 제 1의 절연층(14) 아래에 형성되어, 상기 트렌치(10)의 바닥에서 상기 반도체 기판(1)에 전기적으로 연결되고, 상기 트렌치(10)의 측벽으로 부터 소정의 거리 만큼 공간을 두며, 상기 제 2 절연층(15)의 재질과 상이한 재질의 제 3 의 절연층(27)이 상기 제 2 의 도전층(13)과 상기 트렌치(10)의 측벽 사이에 형성되는 트렌치 격리 구조를 갖는 반도체 장치.
- 제 6 항에 있어서, 상기 제 3의 절연층(27)은 실리콘 산화막인 트렌치 격리 구조를 갖는 반도체 장치.
- 제 6 항에 있어서, 상기 제 2 도전층(13)의 상부 표면은 상기 반도체 기판(1)의 주표면 보다 더 낮지 않은 트렌치 격리 구조를 갖는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 의 절연층(14)은 실리콘 산화막이고, 상기 제 2 의 절연층(15)은 실리콘 질화막(Si3N4), 탄탈륨 산화물(Ta2O5) 및 PZT으로 이루어 지는 그룹에서 선택된 적어도 하나의 재료로 이루어지는 트렌치 격리구조를 갖는 반도체 장치.
- 주표면을 갖는 제 1 도전형의 반도체 기판(1)과; 상기 반도체 기판(1)의 주 표면의 소정 영역(23)을 에워싸도록 형성되는, 소자 격리를 위한 트렌치(10)와; 상기 트렌치(10)의 바닥에서 상기 반도체 기판(1)에 전기적으로 연결되고, 상기 트렌치(10)의 측벽으로부터 소정의 거리만큼 공간을 두도록 형성되는 제 1 의 도전층(13)과; 상기 제 1 의 도전층(13) 위에 형성되는 제 1 의 절연층(14)과; 상기 반도체 기판(1)의 주 표면의 소정 영역(23) 위로 펼쳐지는 상기 제 1 의 절연층(14) 위에 형성되는 제 2 의 도전층(20)과; 적어도 상기 제 2 의 도전층(20)으로부터 상기 트렌치(10)의 측벽의 상부 말단 모서리 수준 까지 펼쳐지도록 상기 트렌치(10) 윗부분에 형성되고, 상기 제 1 절연층(14)의 비유전율보다 더 높은 비유전율을 갖는 제 2 의 절연층(15)과; 상기 제 2 도전층(20) 아래의 상기 반도체 기판(1)의 주 표면에 형성되는 채널 영역과; 상기 채널 영역을 사이에 끼우도록 상기 반도체 기판(1)의 주표면 위에 형성되는 한쌍의 제 2 도전형의 불순물 영역들(26)을 포함하고; 상기 채널 영역의 표면에는 채널 도핑 영역(22)이 형성되고, 상기 채널 도핑 영역은 평탄한 표면을 갖는 트렌치 격리 구조를 갖는 반도체 장치.
- 주 표면을 갖는 제 1 도전형의 반도체 기판(1)과; 상기 반도체 기판(1)의 주 표면에 형성되는, 소자 격리를 위한 트렌치(10)와; 상기 트렌치(10)의 바닥에서 상기 반도체 기판(1)에 전기적으로 연결되고, 상기 트렌치(10)의 측벽으로부터 소정의 거리만큼 공간을 두도록 형성되는 도전층(13)과; 상기 도전층(13) 위에 형성되는 제 1 의 절연층(14)과; 상기 반도체 기판(1)의 주 표면의 위로 펼쳐지도록 상기 제 1 의 절연층(14) 위에 형성되는 워드 선(31b)과; 상기 워드 선(31b)으로부터 적어도 상기 트렌치(10) 측벽의 상부 말단 모서리 부분 수준까지에 이르도록 상기 트렌치(10) 윗부분에 형성되고, 상기 제 1 절연층(14)의 비유전율보다 더 높은 비유전율을 갖는 제 2 의 절연층(15)과; 상기 워드 선(31b) 아래의 상기 반도체 기판(1)의 주 표면위에 주 표면 위에 채널 영역을 정의하도록 상호로 부터 공간을 두고 형성되는 한쌍의 제 2 도전형의 불순물 영역들과; 상기 워드 선(31b)을 덮도록 형성되고, 상기 불순물 영역들 중 하나 위에 개구를 갖는 층간 절연막(40)과; 상기 개구의 내부 표면과 상기 층간 절연막 위에 형성되고, 상기 불순물 영역들 중 하나에 전기적으로 연결되는 비트 선을 포함 하는 트렌치 격리 구조를 갖는 반도체 장치.
- 트렌치 격리구조를 갖는 반도체 장치를 제조하는 방법에 있어서; 반도체 기판(1)의 주 표면 위에 제 1 의 유전막(8)을 형성하는 공정과; 소정의 형태로 상기 제 1 의 유전막(8)을 패터닝한 후, 제 1 의 유전막(8)을 마스크로서 사용하여 식각하는 것에 의해 상기 반도체 기판(1)의 주 표면에 소자 격리를 위한 트렌치(10)를 형성하는 공정과; 상기 트렌치(10)의 내부 표면과 상기 제 1 의 유전막(8)을 덮도록 제 2 의 유전막(11)을 형성하는 공정과; 상기 제 2 의 유전막(11)에 대한 비등방성 식각에 의해 상기 제 1 유전막(11)의 상부 표면과 상기 트렌치(10)의 바닥 부분을 노출시키는 공정과; 상기 트렌치(10)의 내부 표면과 상기 제 1 및 제 2 의 유전막들(8,11)을 덮도록 제 1 의 도전층(13)을 형성하는 공정과; 상기 제 1 도전층(13)의 상부 표면과 상기 제 1 및 제 2 유전막들(8,11)의 상부 표면이 실질적으로 동일한 높이가 되도록 상기 제 1 의 도전층(13)을 백 식각하는 공정과; 상기 제 1 의 도전층(13) 위에 상기 제 1 및 제 2 유전체막들(8,11)의 비유전율 보다 더 낮은 비유전율을 갖는 절연층(14)을 형성하는 공정과; 상기 제 1 유전막(8)을 식각하여 제거한 후에, 상기 반도체 기판(1)의 주 표면 전체 위에 상기 절연층(14)의 비유전율 보다 더 높은 비유전율을 갖는 제 3 의 유전막(15a)을 형성하는 공정과; 상기 제 3 의 유전막(15a)을 비등방적으로 식각하여 상기 절연층(14)의 측벽 위에 상기 제 3 유전막을 남기는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조 방법.
- 제 12 항에 있어서, 상기 제 2 유전막(11) 형성 공정은 상기 제 1 의 유전막(18)과 상기 트렌치(10)의 내부 표면 사이에 응력 완충막(2)을 형성하는 공정을 포함하고, 상기 트렌치(10) 바닥 표면 노출 공정은 비등방성 식각에 의해 상기 트렌치(10)의 바닥에 형성된 상기 응력 완충막(2)을 제거하는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조 방법.
- 제 12 항에 있어서, 상기 제 2 유전막(11) 형성 공정은 상기 트렌치(10)의 내부 표면과 상기 제 2 의 유전막(15) 사이에 제 1 의 응력 완충막(2)을 형성하는 공정과, 상기 제 1 의 도전층(13)과 상기 제 2 의 유전막(15) 사이에 제 2 의 응력 완충막(12)을 형성하는 공정을 포함하고; 상기 트렌치(10) 바닥 표면 노출 공정은 비등방성 식각에 의해 상기 트렌치(10)의 바닥에 형성된 상기 제 1 및 제 2 의 응력 완충막들(2,12)을 제거하는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조 방법.
- 제 12 항에 있어서, 상기 제 1 의 유전막(8)은 상기 절연층(14)의 두께보다 더 작지 않은 두께를 갖는 트렌치 격리 구조 반도체 장치의 제조 방법.
- 제 12 항에 있어서, 상기 제 1 의 도전층(13)은 다결정 실리콘 층으로 이루어지고, 상기 제 1 및 제 2 유전막들(8,11) 각각은 실리콘 질화막으로 이루어 지며, 상기 절연층(14)은 실리콘 산화막으로 이루어지는 트렌치 격리 구조 반도체 장치의 제조 방법.
- 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법에 있어서; 반도체 기판(1)의 주 표면 위에 제 1 의 유전막(8)을 형성하는 공정과; 상기 제 1 의 유전막(8)을 소정의 형태로 패터닝한 후, 제 1 의 유전막을 마스크로서 사용하여 식각하는 것에 의해 상기 반도체 기판(1)의 주 표면에 소자 격리를 위한 트렌치(10)를 형성하는 공정과; 상기 트렌치(10)의 내부 표면과 상기 제 1 의 유전막(8) 위에 상기 제 1 유전(8)의 비유전율 보다 더 낮은 비유전율을 갖는 제 1 의 절연층(27)을 형성하는 공정과; 상기 제 1 의 절연층(27)을 비등방적으로 식각하는 것에 의해 상기 제 1 유전막(8)의 상부 표면과 상기 트렌치(10)의 바닥 부분을 노출시키는 공정과; 상기 트렌치(10)의 내부 표면과 상기 제 1의 유전막(8)을 덮도록 제 1 의 도전층(13)을 형성하는 공정과; 상기 제 1 도전층(13)의 상부 표면과 상기 제 1 유전막(8)의 상부 표면이 실질적으로 동일한 높이가 되도록 상기 제 1 의 도전층(13)을 백 식각하는 공정과; 상기 제 1 절연층(27)을 식각하여 상기 제 1 절연층(27)의 상부 표면을 낮추는 공정과; 상기 제 1 절연층(27)의 비유전율 보다 더 높은 비유전율을 갖는 제 2 의 유전막을 상기 제 1 의 유전막(8)과 상기 제 1 의 도전층(13) 및 상기 제 1 의 절연층(27)을 덮도록 형성하는 공정과; 상기 제 1 유전막(8)의 상부 표면과 상기 제 1 도전층(13)의 상부 표면이 노출되게 하고 상기 제 2 의 유전막(15)이 상기 제 1 의 절연층(27) 위에 남아 있도록 상기 제 2 의 유전막(15)을 백 식각하는 공정과; 상기 제 1 의 도전층(13) 위에 상기 제 1 및 제 2 유전막들(8,15)의 비유전율 보다 더 낮은 비유전율을 갖는 제 2 의 절연층(14)을 형성하는 공정과; 상기 제 1 및 제 2 의 유전막들(8,15)을 비등방적으로 식각하여 상기 제 2 절연층(14)의 측벽 위에 상기 제 2 유전막(15)을 남기는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조방법.
- 제 17 항에 있어서, 상기 제 1 및 제 2 의 유전막들(8,15)은 실리콘 질화막이고, 상기 제 1 의 도전층(13)은 다결정 실리콘 층이며, 상기 제 2 의 절연층(14)은 실리콘 산화막이고, 상기 제 2 절연층(14) 형성 공정은 상기 제 1 및 제 2 의 유전막들(8,15)을 마스크로서 사용하여 상기 제 1 도전층(13)의 상부 표면을 열 산화하는 것에 의해 상기 제 2 의 절연층(14)을 형성하는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조방법.
- 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법에 있어서; 반도체 기판(1)의 주 표면 위에 제 1 의 유전막(8)을 형성하는 공정과; 상기 제 1 의 유전막(8)을 소정의 형태로 패터닝한 후, 상기 제 1 의 유전막(8)을 마스크로서 사용하여 식각하는 것에 의해 상기 반도체 기판(1)의 주 표면에 소자 격리를 위한 트렌치(10)를 형성하는 공정과; 상기 트렌치(10)의 내부 표면 위와 상기 제 1 의 유전막(8)위에 상기 제 1 유전막(8)의 비유전율 보다 더 낮은 비유전율을 갖는 제 l의 절연층(27)을 형성하는 공정과; 상기 제 1 의 절연층(17)을 비등방적으로 식각하는 것에 의해 상기 제 1 유전막(8)의 상부 표면과 상기 트렌치(10)의 바닥 표면부분을 노출시키는 공정과; 상기 트렌치(10)의 내부 표면과 상기 제 1 의 유전막(8)을 덮도록 제 1 의 도전층(13)을 형성하는 공정과; 상기 제 1 의 도전층(13)을 백 식각하여 상기 제 1 유전막(8)의 표면을 노출시키는 공정과; 상기 제 1 의 도전층(13) 위에 상기 제 1 유전막(8)의 비유전율 보다 더 낮은 비유전율을 갖는 제 2 의 절연층(14)을 형성하는 공정과; 상기 제 1 유전막(8)을 식각하여 제거하는 공정을 포함하는 트렌치 격리 구조 반도체 장치의 제조 방법.
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