JPH06342846A - トレンチ分離構造を有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 分離能力に優れかつ信頼性の高いトレンチ分
離構造を有する半導体装置を提供する。 【構成】 半導体基板１の主表面には素子分離のための
トレンチ１０が形成されている。このトレンチ１０内部
には、半導体基板１と電気的に接続された導電層１３が
形成されている。この導電層１３とトレンチ１０の側壁
との間に、酸化膜２，１２および誘電体膜１５が形成さ
れている。導電層１３上にはフィールド酸化膜１４が形
成されている。誘電体膜１５はこのフィールド酸化膜１
４の側壁部からトレンチ１０側壁と導電層１３との間に
まで延在している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、トレンチ分離構造を
有する半導体装置およびその製造方法に関し、特に、信
頼性が高くかつ微細な素子間分離を実現し得るトレンチ
分離構造を有する半導体装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】近年の半導体装置においては、素子の高
集積化に対する要求に伴い、素子間の分離にも微細なも
のが要求されてきている。従来から、素子分離法として
ＬＯＣＯＳ（Local Oxidation of Silicon）法が広く用
いられてきた。しかしながら、ＬＯＣＯＳ法による分離
では、バーズビークが形成されるため、微細な分離幅を
得ることが困難となっていた。

【０００３】そこで、微細な素子間分離を可能とする素
子分離法の１つとして、深く狭いトレンチを用いるいわ
ゆるトレンチアイソレーション技術が注目されている。
このトレンチアイソレーション技術の一例が、特開昭６
０−１０５２４７号公報に開示されている。以下、この
特開昭６０−１０５２４７号公報に開示されたトレンチ
アイソレーション技術について、図５０〜図５８を用い
て説明する。図５０〜図５８は、特開昭６０−１０５２
４７号公報に開示されている従来のトレンチアイソレー
ション技術を用いた素子分離構造を示す断面図である。

【０００４】まず図５０を参照して、ｐ型半導体基板５
３の主表面には、ｐ型高濃度不純物層５１が形成されて
おり、このｐ型高濃度不純物層５１上にはｐ型低濃度不
純物層５２が形成されている。そして、ｐ型半導体基板
５３の主表面には、素子分離のためのトレンチ５６が形
成されている。このトレンチ５６内には、ｐ型の不純物
が導入された多結晶シリコン層６０が形成されている。
この多結晶シリコン層６０とトレンチ５６の側壁との間
には、酸化膜５８が形成されており、この多結晶シリコ
ン層６０上部には、フィールド酸化膜６１が形成されて
いる。

【０００５】以上のような構造を有することにより、次
に説明するような作用効果がある。まず、トレンチ５６
内に形成された多結晶シリコン層６０が、ｐ型半導体基
板５３と同電位となるため、トレンチ５６の側壁部にお
いては、あたかもトランジスタが形成されたような状態
となり反転層が形成されにくくなる。すなわち、分離能
力が高くなる。また、フィールド酸化膜６１は熱酸化処
理が施されることによって形成されるため、このフィー
ルド酸化膜６１形成の際に、多結晶シリコン層６０の上
部角部も酸化され、丸みを帯びた形状となる。それによ
り、この多結晶シリコン層６０の上部角部とトレンチ５
６の側壁部との実質的な距離が長くなる。それにより、
この多結晶シリコン層６０の上部角部近傍に位置するト
レンチ５６の側壁部分における電界集中による反転層の
発生を効果的に阻止することが可能となる。さらに、多
結晶シリコン層６０は、電界をシールドする機能をも有
しているため、上層配線からの電界がトレンチ５６の側
壁に照射されるのを阻止できる。それにより、トレンチ
５６側壁における反転層の形成を効果的に阻止できる。

【０００６】次に、上記の構造を有する素子分離構造の
形成方法について図５１〜図５８を用いて説明する。図
５１〜図５７は、上記の構造を有する素子分離構造の形
成工程の第１工程〜第７工程を示す断面図である。

【０００７】まず図５１を参照して、ｐ型高濃度不純物
層５１およびｐ型低濃度不純物層５２を形成し、ｐ型半
導体基板５３上に熱酸化法を用いてシリコン酸化膜５４
を形成する。このシリコン酸化膜５４越しにｐ型不純物
をｐ型半導体基板５３の主表面に注入することによっ
て、不純物層（チャネルドープ領域）７５を形成する。
このシリコン酸化膜５４上にシリコン窒化膜５５を形成
する。

【０００８】次に、図５２に示されるように、シリコン
酸化膜５４およびシリコン窒化膜５５を所望形状にパタ
ーニングした後、トレンチ５６を形成する。そして、こ
のトレンチ５６を通してｐ型半導体基板５３にボロン
（Ｂ）を拡散する。それにより、ｐ型高濃度不純物領域
５７が形成される。

【０００９】次に、図５３に示されるように、ｐ型半導
体基板５３に熱酸化処理を施すことによって、トレンチ
５６内表面にシリコン酸化膜５８を形成する。そして、
図５４に示されるように、ＲＩＥ法を用いてエッチング
することによって、トレンチ５６底面のシリコン酸化膜
５８のみを除去する。

【００１０】その後、図５５に示されるように、トレン
チ５６内表面上およびシリコン窒化膜５５上に、ボロン
（Ｂ）が導入された多結晶シリコン層５９を形成する。
そして、図５６に示されるように、エッチバックを行な
うことによって、トレンチ５６内部のみに多結晶シリコ
ン層６０を残す。

【００１１】次に、図５７を参照して、熱酸化処理を施
すことによって多結晶シリコン層６０上部に所定膜厚の
フィールド酸化膜６１を形成する。このとき、フィール
ド酸化膜６１の形成によって、トレンチ５６の側壁上端
角部も酸化される。すなわち、トレンチ５６の側壁上端
角部におけるｐ型高濃度不純物拡散層５７および不純物
層７５が酸化されることになる。それに加えて、フィー
ルド酸化膜６１の形成の際に、このフィールド酸化膜６
１によって、フィールド酸化膜６１に近接するｐ型高濃
度不純物拡散層５７および不純物層７５からｐ型不純物
が吸収される。このため、フィールド酸化膜６１に近接
するトレンチ５６の側壁上端角部の濃度が低くなる。

【００１２】上記のように、フィールド酸化膜６１に近
接するトレンチ５６の側壁上端角部の不純物濃度が低く
なるのを防止するために、フィールド酸化膜６１の形成
後に不純物層７５を形成する手法をとることが考えられ
る。図５８は、フィールド酸化膜６１形成後に不純物層
７５を形成している様子を示す断面図である。

【００１３】図５８を参照して、フィールド酸化膜６１
の形成後に不純物層７５を形成したとしても、フィール
ド酸化膜６１下の領域８１には不純物層７５形成のため
のｐ型不純物が届かない。そのため、フィールド酸化膜
６１に近接するトレンチ５６の側壁上端角部の不純物濃
度は、やはり低くなってしまう。

【００１４】その後、シリコン窒化膜５５およびシリコ
ン酸化膜５４を順次除去することによって、図５０に示
される素子分離構造が形成されることになる。

【００１５】

【発明が解決しようとする課題】上記の構造を有する素
子分離構造は、優れた分離能力を有するものであった
が、次に説明するような問題点があった。その問題点に
ついて、図５９〜図６３を用いて説明する。図５９は、
上記のような従来の素子分離構造を有するＭＯＳトラン
ジスタを模式的に示す斜視図である。図６０は、図５９
におけるＣ−Ｃ線に沿って見た断面図である。図６１
は、図６０におけるＤ領域を拡大した断面図である。

【００１６】まず図５９を参照して、ｐ型半導体基板７
０の主表面における所定位置には、素子形成領域７２が
形成されており、この素子形成領域７２を取囲むように
素子分離のためのトレンチ７１が形成されている。そし
て、素子形成領域７２上およびトレンチ７１上に延在す
るようにゲート電極７３が形成されている。

【００１７】次に、図６０を用いて上記のＭＯＳトラン
ジスタの断面構造について説明する。図６０を参照し
て、ｐ型半導体基板７０には、ｐ型高濃度不純物層７０
ａおよびｐ型低濃度不純物層７０ｂが形成されている。
そして、ｐ型半導体基板７０の主表面には、ｐ型高濃度
不純物層７０ａに到達するような、素子分離のためのト
レンチ７１が形成されている。このトレンチ７１内に
は、多結晶シリコン層６０が形成されており、この多結
晶シリコン層６０上にはフィールド酸化膜６１が形成さ
れている。このフィールド酸化膜６１の形成によって、
トレンチ７１の側壁上端角部は丸められている。そし
て、トレンチ７１上および素子形成領域７２上には、ゲ
ート絶縁膜７４を介してゲート電極７３が形成されてい
る。また、素子形成領域７２には、ソース／ドレイン領
域となるｎ型不純物領域７８が形成されている。これら
により、ＭＯＳトランジスタ８０が構成される。

【００１８】次に、図６１を用いて、上記のような構造
を有する従来の素子分離構造をＭＯＳトランジスタに適
用した場合の問題点について説明する。図６１を参照し
て、従来の素子分離構造においては、多結晶シリコン層
６０上部を熱酸化することによってフィールド酸化膜６
１を形成していた。したがって、その際に多結晶シリコ
ン層６０およびトレンチ７１の側壁７１ａの上端角部も
酸化され、丸みを帯びた形状となる。また、上述のよう
に、トレンチ７１の側壁７１ａの上端角部は、フィール
ド酸化膜６１と近接しているので、フィールド酸化膜６
１の形成の際に、フィールド酸化膜６１によって、その
上端角部から不純物が吸収される。そのため、トレンチ
７１の側壁７１ａの上端角部のｐ型不純物濃度が低くな
る。

【００１９】一方、素子形成領域７２におけるＭＯＳト
ランジスタのチャネル領域には、予めＭＯＳトランジス
タ８０のしきい値電圧を調整するためのチャネルドープ
が行なわれており、不純物層７５が形成されている。し
かし、この不純物層７５は、素子形成領域７２の上部の
浅い領域にのみ形成されている。そのため、上記のよう
なフィールド酸化膜６１の形成のための熱酸化処理によ
ってトレンチ７１の側壁７１ａの上端角部が丸みを帯び
たような形状になった場合には、トレンチ７１近傍の不
純物層７５も酸化される。それにより、図６１に示され
るように、トレンチ７１近傍において、不純物層７５の
上面は下方（トレンチの深さ方向）に傾斜する。その結
果、ゲート電極７３と対向する部分に、チャネルドープ
が行なわれていない不純物濃度の低い領域が存在するこ
ととなる。以上のことより、従来例においては、フィー
ルド酸化膜６１下において、不純物濃度が低くなった領
域７７が、ゲート電極７３と対向する位置に形成される
ことになる。

【００２０】このように、不純物濃度が低くなった領域
７７に、フィールド酸化膜６１あるいはゲート絶縁膜７
４を通してゲート電極７３からの電界７６が照射され
る。このとき、図６１に示されるように、多結晶シリコ
ン層６０の上面が、ｐ型半導体基板７０の主表面よりも
低くなっているので、ゲート電極７３からの電界７６は
上記の領域７７に照射されやすくなる。このように、ゲ
ート電極７３から不純物濃度の低くなった領域７７に電
界７６が照射されることによって、その部分に反転層が
形成されることになる。つまり、この部分に寄生トラン
ジスタが形成されることになる。

【００２１】図６２は、上記のＭＯＳトランジスタ８０
に寄生トランジスタ８０ａが形成された場合の等価回路
図を示している。図６２を参照して、上述のように反転
層が形成されることによって寄生トランジスタ８０ａが
形成された場合には、ＭＯＳトランジスタ８０に電流が
流れない場合でも寄生トランジスタ８０ａに電流が流れ
ることによって結果的にＭＯＳトランジスタ８０を含む
回路に電流が流れることとなる。すなわち、誤動作が引
起こされることとなる。この場合に形成される寄生トラ
ンジスタ８０ａは、チャネルドープされていない部分に
形成されているものであるため、寄生トランジスタ８０
ａのしきい値電圧は低いものとなっている。

【００２２】図６３は、寄生トランジスタ８０ａとＭＯ
Ｓトランジスタ８０のゲート電極７３に印加される電圧
（ゲート電圧Ｖｇ）と、このゲート電圧Ｖｇによってド
レイン領域を流れる電流（ドレイン電流Ｉ_D ）との関係
を示す図である。図６３を参照して、上述のように、寄
生トランジスタ８０ａのしきい値電圧は低いものである
ため、ＭＯＳトランジスタ８０のしきい値電圧（Ｖ_th）
以下の電圧で寄生トランジスタ８０ａに電流が流れるこ
ととなる。このように、寄生トランジスタ８０ａに電流
が流れることによって、ＭＯＳトランジスタ８０の誤動
作を招くといった問題点が生じていた。

【００２３】以上のように、従来の素子分離構造を用い
た場合には、素子形成領域７２の上部角部にしきい値電
圧の低い寄生トランジスタが形成されやすくなるため、
トランジスタの誤動作を招きやすくなるといった問題点
が生じていた。すなわち、信頼性の高い素子分離構造で
あるとはいえなかった。

【００２４】この発明は、上記の内容に鑑みなされたも
のであり、素子分離能力に優れかつ信頼性の高い素子分
離構造を有する半導体装置およびその製造方法を提供す
ることを目的とする。

【００２５】

【課題を解決するための手段】この発明に基づくトレン
チ分離構造を有する半導体装置は、一つの局面では、主
表面を有する半導体基板と、半導体基板の主表面に形成
された素子分離のためのトレンチと、このトンレチの上
方に形成された第１の絶縁層と、第１の絶縁層上に形成
された導電層と、トレンチ上において、導電層から少な
くともトレンチ側壁上端角部にまで延びるように形成さ
れ第１の絶縁層の比誘電率よりも大きい比誘電率を有す
る第２の絶縁層とを備える。

【００２６】この発明に基づくトレンチ分離構造を有す
る半導体装置は、他の局面では、主表面を有する半導体
基板と、半導体基板の主表面に形成された素子分離のた
めのトレンチと、トレンチ底部において半導体基板と電
気的に接続され、トレンチ側壁と所定間隔をあけて形成
された、上面の高さが半導体基板の主表面の高さ以上で
ある第１の導電層と、第１の導電層上に形成された絶縁
層と、この絶縁層上に形成された第２の導電層とを備え
る。

【００２７】この発明に基づくトレンチ分離構造を有す
る半導体装置は、さらに他の局面では、主表面を有する
第１導電型の半導体基板と、半導体基板の主表面の所定
領域を取囲むように形成された素子分離のためのトレン
チと、トレンチ底部において半導体基板と電気的に接続
され、トレンチ側壁と所定間隔をあけて形成された第１
の導電層と、この第１の導電層上に形成された第１の絶
縁層と、第１の絶縁層上から半導体基板の主表面の所定
領域上に延在するように形成された第２の導電層と、ト
レンチ上において、少なくとも第２の導電層から半導体
基板の主表面の高さの位置にまで延在するように形成さ
れ、第１の絶縁層の比誘電率よりも大きい比誘電率を有
する第２の絶縁層と、第２の導電層下に位置する半導体
基板の主表面に形成されたチャネル領域と、チャネル領
域を挟むように半導体基板の主表面に形成された第２導
電型の１対の不純物領域とを備える。そして、上記のチ
ャネル領域表面にはチャネルドープ領域が形成され、チ
ャネルドープ領域は平坦な上面を有する。

【００２８】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、一つの局面では、ま
ず、半導体基板の主表面上に第１誘電体膜を形成する。
この第１誘電体膜を所定形状にパターニングした後、第
１誘電体膜をマスクとして用いてエッチングすることに
よって半導体基板の主表面に素子分離のためのトレンチ
を形成する。そして、トレンチ内表面および第１誘電体
膜を覆うように第２誘電体膜を形成する。この第２誘電
体膜に異方性エッチング処理を施すことによって第１誘
電体膜上面とトレンチ底面の一部を露出させる。そし
て、トレンチ内表面と第１および第２誘電体膜とを覆う
ように第１の導電層を形成する。この第１の導電層をエ
ッチバックすることによって、第１の導電層上面の高さ
と第１および第２誘電体膜上面の高さとを略同一にす
る。第１の導電層上に第１および第２誘電体膜よりも比
誘電率の低い絶縁層を形成し、第１誘電体膜をエッチン
グ除去する。そして、半導体基板主表面上全面に絶縁層
よりも比誘電率の高い第３誘電体膜を形成し、この第３
誘電体膜に異方性エッチング処理を施すことによって、
絶縁層側壁に第３誘電体膜を残す。

【００２９】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、他の局面では、まず
半導体基板の主表面上に第１誘電体膜を形成する。この
第１誘電体膜を所定形状にパターニングした後、この第
１誘電体膜をマスクとして用いてエッチングすることに
よって半導体基板の主表面に素子分離のためのトレンチ
を形成する。このトレンチ内表面上および第１誘電体膜
上に、第１誘電体膜よりも比誘電率の低い第１の絶縁層
を形成する。この第１の絶縁層に異方性エッチング処理
を施すことによって、第１誘電体膜上面とトレンチ底面
の一部とを露出させる。トレンチ内表面および第１誘電
体膜を覆うように導電層を形成する。この導電層をエッ
チバックすることによって、導電層上面の高さを第１誘
電体膜上面の高さと略同一にする。第１の絶縁層にエッ
チング処理を施すことによって、第１の絶縁層の上面を
半導体基板の主表面の高さにまで下降させる。第１誘電
体膜，導電層および第１の絶縁層を覆うように、第１の
絶縁層よりも比誘電率の高い第２誘電体膜を形成する。
この第２誘電体膜をエッチバックすることによって第１
誘電体膜表面と導電層表面とを露出させ、第１の絶縁層
上に第２誘電体膜を残余させる。上記の導電層上に、第
１および第２誘電体膜よりも比誘電率の低い第２の絶縁
層を形成する。第１および第２の誘電体膜に異方性エッ
チング処理を施すことによって、第２の絶縁層側壁に第
２誘電体膜を残余させる。

【００３０】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、さらに他の局面で
は、まず、半導体基板の主表面上に第１誘電体膜を形成
する。この第１誘電体膜を所定形状にパターニングした
後、第１誘電体膜をマスクとして用いてエッチングする
ことによって半導体基板の主表面に素子分離のためのト
レンチを形成する。このトレンチ内表面上および第１誘
電体膜上に、第１誘電体膜よりも比誘電率の低い第１の
絶縁層を形成する。この第１の絶縁層に異方性エッチン
グ処理を施すことによって、第１誘電体膜上面とトレン
チ底面の一部とを露出させる。トレンチ内表面および第
１誘電体膜を覆うように導電層を形成する。この導電層
をエッチバックすることによって、第１誘電体膜表面を
露出させる。導電層上に第１誘電体膜よりも比誘電率の
低い第２の絶縁層を形成する。第１誘電体膜をエッチン
グ除去する。

【００３１】

【作用】この発明に基づくトレンチ分離構造を有する半
導体装置によれば、一つの局面では、比誘電率の高い第
２の絶縁層が、少なくとも導電層からトレンチ側壁上端
角部にまで延びるように形成される。それにより、導電
層から発せられる電界は、第２の絶縁層によって弱めら
れた後に、従来例において反転層が形成されていたトレ
ンチ側壁上端角部に照射されることになる。それによ
り、トレンチ側壁上端角部に導電層から照射される電界
によって反転層が形成されることを効果的に阻止するこ
とが可能となる。つまり、寄生トランジスタの形成を効
果的に阻止することが可能となる。

【００３２】この発明に基づくトレンチ分離構造を有す
る半導体装置おいては、他の局面では、第１の導電層上
面の高さが半導体基板の主表面の高さ以上となるように
設定されている。それにより、従来寄生トランジスタが
形成されていた領域と、第２の導電層との距離を従来よ
りも大きくすることが可能となる。それにより第２の導
電層から照射される電界の影響を軽減することが可能と
なる。その結果、従来例よりも寄生トランジスタの発生
の可能性を低減することが可能となる。また、従来例の
ように、第１の導電層の上端角部が半導体基板の主表面
よりも下に位置する場合には、その第１の導電層の上端
角部近傍に位置する素子形成領域に、電界集中による反
転層が形成されることが懸念される。しかし、第１の導
電層の上面の高さが半導体基板の主表面の高さ以上であ
ることによって、上記の理由による反転層の形成を効果
的に阻止することも可能となる。さらに、第１の導電層
の上面の高さが半導体基板の主表面の高さ以上であるこ
とによって、第１の導電層自身によって、トレンチ側壁
上端角部に第２の導電層から照射される電界を遮ること
が可能となる。それにより、従来例よりも、トレンチ側
壁上端角部に反転層が形成されにくくなる。

【００３３】この発明に基づくトレンチ分離構造を有す
る半導体装置においては、さらに他の局面では、チャネ
ルドープ領域が平坦な上面を有している。これは、第１
の絶縁層を熱酸化処理によって形成した場合に、トレン
チ側壁上端角部近傍のチャネルドープ領域が、第１の絶
縁層の形成時にほとんど酸化されないことに起因する。
従来例においては、第１の絶縁層を熱酸化処理によって
形成した場合に、トレンチ側壁上端角部近傍のチャネル
ドープ領域が酸化されることによって結果としてチャネ
ルドープ領域上面がトレンチ側壁上端角部近傍で傾斜
し、チャネルドープされていない不純物濃度の低い領域
が第２の導電層と対向する位置に形成されていた。その
ため、その不純物濃度の低い領域に第２の導電層から電
界が照射されることによって反転層が形成されていた。
しかし、上述のように、チャネルドープ領域表面が平坦
であることによって、チャネルドープされていない不純
物濃度の低い領域が、第２の導電層と対向する位置に存
在しないことになる。それにより、従来例よりも、反転
層の発生可能性を低減させることが可能となる。つま
り、寄生トランジスタの発生の可能性を低減させること
が可能となる。また、第２の絶縁層を有することによっ
て、上記の一つの局面における場合と同様に、トレンチ
側壁上端角部に反転層が形成されることを効果的に阻止
することも可能となる。

【００３４】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、一つの局面では、第
２の導電層から第１の導電層とトレンチ側壁との間の領
域にまで延びるように、第２および第３誘電体膜によっ
て構成される相対的に比誘電率の高い誘電体膜を形成す
ることが可能となる。それにより、トレンチ側壁上端角
部に反転層の形成され難い、トレンチ分離構造を有する
半導体装置が得られる。また、第１の導電層を多結晶シ
リコン層で構成し、第１の導電層上面を熱酸化すること
によって絶縁層を形成した場合には、第１および第２誘
電体膜が上記の熱酸化の際のマスクとして用いられる。
すなわち、第１の絶縁層と半導体基板の主表面との間に
は、第１および第２誘電体膜が存在することになる。こ
の第１および第２誘電体膜の存在によって、従来例のよ
うに、第１の絶縁層の形成の際に、トレンチ側壁上端角
部から不純物が第１の絶縁層に吸収されることを効果的
に阻止することが可能となる。それにより、トレンチ側
壁上端角部の濃度が低下することを効果的に阻止するこ
とが可能となる。その結果、トレンチ側壁上端角部には
反転層が形成され難くなる。さらに、第１の絶縁層の形
成の際に、トレンチ側壁上端角部は、第１および第２誘
電体膜によって覆われている。それにより、第１の絶縁
層を熱酸化処理によって形成した場合に、トレンチ側壁
上端角部が酸化されるのを効果的に阻止することが可能
となる。それにより、従来例のように、トレンチ側壁上
端角部が酸化されることによって、第２の導電層と対向
する位置に不純物濃度の低い領域が形成されることを効
果的に阻止することが可能となる。このことによって
も、トレンチ側壁上端角部には反転層が形成されにくく
なる。さらに、第１の導電層をエッチバックすることに
よって第１および第２誘電体膜表面を露出させている。
このとき、第１の導電層の上面と第１および第２誘電体
膜の上面の高さは略同一になるように調整されている。
そうすることによって、後の工程で第１の導電層上に第
１の絶縁層を形成する際に第１の導電層の上面の高さを
半導体基板の主表面以上の高さとなるように調整するこ
とが可能となる。すなわち、第１の絶縁層の厚みを第１
誘電体膜の厚みと略同一かそれ以下となるように調整す
ることによって、第１の導電層上面の高さを半導体基板
の主表面の高さ以上のものとすることができる。それに
より、第１の導電層の上面が半導体基板の主表面の下に
位置する場合に起こり得る電界集中による反転層の発生
を効果的に阻止することが可能となる。また、第３誘電
体膜に異方性エッチング処理を施すことによって第１の
絶縁層側壁に第３誘電体膜を残している。それにより、
素子形成領域から第１の絶縁層上にわたって延在するよ
うに第２の導電層が形成された場合に、その第２の導電
層と第１の導電層とがショートすることを防止すること
が可能となる。

【００３５】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、他の局面では、第２
の導電層からトレンチ側壁上端角部にまで延びるように
第２誘電体膜を形成することが可能となる。それによ
り、上記の局面の場合と同様に、トレンチ側壁上端角部
に反転層が形成され難いトレンチ分離構造を有する半導
体装置が得られる。また、この局面においても、上記の
一つの局面の場合と同様に、第２の絶縁層を熱酸化によ
って形成した場合に、第１および第２誘電体膜が、第２
の絶縁層と半導体基板の主表面との間に存在するので、
第２の絶縁層の形成によってトレンチ側壁上端角部から
不純物が吸収されるのを効果的に阻止することが可能と
なる。また、トレンチ側壁上端角部も酸化されない。さ
らに、上記の一つの局面の場合と同様に、第１の導電層
の上面の高さを半導体基板の主表面の高さ以上とするこ
とも可能となる。

【００３６】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、さらに他の局面で
は、第１誘電体膜の存在によって、第１の導電層をエッ
チバックする際に、第１の導電層の上面の高さを、第１
誘電体膜の上面の高さと同等程度となるように調整する
ことが可能となる。そして、この第１導電層上に第２の
絶縁層が形成される。このとき、第１の導電層を多結晶
シリコン層によって構成し、第１の導電層の上面を熱酸
化することによって第２の絶縁層を形成した場合であっ
ても、第１誘電体膜の厚みと第２の絶縁層の厚みとを適
切に調整することによって、第２の絶縁層の底面の高さ
が半導体基板の主表面の高さ以上となるように調整でき
る。それにより、第１の導電層の上面の高さを半導体基
板の主表面の高さ以上のものとすることが可能となる。

【００３７】

【実施例】以下、この発明に基づく実施例について、図
１〜図４９を用いて説明する。

【００３８】（第１実施例）図１は、この発明に基づく
第１の実施例における素子分離構造（トレンチ分離構
造）を示す断面図である。まず図１を参照して、ｐ型半
導体基板（ｐ型シリコン基板）１の主表面には素子分離
のためのトレンチ１０が形成されている。また、ｐ型半
導体基板１の主表面には、チャネルドープ領域（不純物
層）２２が形成されている。トレンチ１０内には、導電
層１３が形成されており、ｐ型半導体基板１と導電層１
３とは電気的に接続されている。そして、この導電層１
３とトレンチ１０の側壁部との間には、酸化膜（シリコ
ン酸化膜）１２、誘電体膜１５、酸化膜（シリコン酸化
膜）２がそれぞれ形成されている。酸化膜１２および酸
化膜２は、応力緩衝膜として機能し得る厚みであればよ
く、好ましくは、２０Å程度〜１００Å程度の厚みであ
る。誘電体膜１５の膜厚は、誘電体膜１５として窒化膜
（シリコン窒化膜）を用いた場合、３００Å程度以下で
あることが好ましい。以下、各実施例においては、誘電
体膜１５として窒化膜１５を用い、導電層１３として多
結晶シリコン層１３を用いた場合について説明する。

【００３９】導電層１３上には、シリコン酸化膜などか
らなるフィールド酸化膜１４が形成されている。そし
て、このフィールド酸化膜１４の側壁部に一方の端部を
有するように、上記の窒化膜１５が形成されている。な
お、上記の導電層１３の他の材質としては、金属シリサ
イドを挙げることができる。また、誘電体膜１５の他の
材質としては、酸化タンタル（Ｔａ₂ Ｏ₅ ），ＰＺＴな
どシリコン酸化膜よりも比誘電率の高い材質が挙げられ
る。

【００４０】次に、図２３〜図２５を用いて、本発明に
基づく素子分離構造がＭＯＳトランジスタに適用された
場合について説明するとともにこの発明の作用を説明す
る。図２３は、この発明に基づく素子分離構造が適用さ
れたＭＯＳトランジスタを示す斜視図であり、従来例で
説明した図５９に対応する図である。図２４は、図２３
におけるＥ−Ｅ線に沿って見た断面を示す図であり、従
来例で説明した図６０に対応する図である。図２５は、
図２４におけるＦ領域を拡大した断面図であり、従来例
で説明した図６１に対応する図である。

【００４１】まず図２３を参照して、ｐ型半導体基板１
の主表面には、素子形成領域２３が形成されており、こ
の素子形成領域２３を取囲むように素子分離のためのト
レンチ２５が形成されている。そして、この素子形成領
域２３上およびトレンチ２５上に延在するようにゲート
電極２０が形成されている。次に、図２４を参照して、
ｐ型半導体基板１には、ｐ型高濃度不純物層１ａおよび
ｐ型低濃度不純物層１ｂが形成されている。また、素子
形成領域２３には、ソース／ドレイン領域となるｎ型不
純物領域２６が形成されている。

【００４２】トレンチ２５内には、底面においてｐ型半
導体基板１と電気的に接続されている多結晶シリコン層
１３が形成されている。この多結晶シリコン層１３上に
はフィールド酸化膜１４が形成されており、この多結晶
シリコン層１３の側面には酸化膜１２が形成されてい
る。この酸化膜１２を取囲みフィールド酸化膜１４の側
壁部に端部を有するように窒化膜１５が形成されてい
る。そして、この窒化膜１５を取囲むようにトレンチ２
５側壁に酸化膜２が形成されている。ゲート電極２０
は、トレンチ２５上および素子形成領域２３上に延在す
るように、シリコン酸化膜などからなるゲート絶縁膜２
１を介して形成されている。

【００４３】次に、図２５を用いて、上記の構造を有す
るＭＯＳトランジスタに本発明に基づく素子分離構造が
適用された場合の作用について説明する。図２５を参照
して、素子形成領域においては、チャネル領域を規定す
るようにソース／ドレイン領域となるｎ型不純物領域２
６が形成されている。そして、このチャネル領域には、
ＭＯＳトランジスタのしきい値電圧を制御するためのチ
ャネルドープが行なわれている。それにより、チャネル
領域には不純物層２２が形成される。

【００４４】従来の場合は、素子形成領域の端部にフィ
ールド酸化膜１４形成の際に生じるバーズビークが存在
していた。そのため、チャネルドープが行なわれていな
い部分における素子形成領域にゲート電極２０からの電
界２４が照射されることによって寄生トランジスタが形
成されていた。しかし、本発明に基づく素子分離構造で
は、窒化膜１５がトレンチ１０の側壁からフィールド酸
化膜１４側壁部にわたって形成されているため、トレン
チ１０の側壁上端角部にはバーズビークがほとんど形成
されない。そのため、ゲート電極２０と対向する位置
に、チャネルドープの行なわれていない不純物濃度の低
い領域が存在しない。

【００４５】また、この窒化膜１５および多結晶シリコ
ン層１３の存在によって、トレンチ１０の側壁上端角部
に照射される上記の電界２４が弱められる。それによ
り、トレンチ１０の側壁上端角部に、従来例のように、
反転層が形成されることを効果的に阻止することが可能
となる。以上のことより、本実施例によれば、素子形成
領域に寄生トランジスタが形成されることを効果的に阻
止することが可能となる。その結果、信頼性の高い素子
分離構造を得ることが可能となる。

【００４６】次に、図２〜図１４を用いて、この発明に
基づく第１の実施例における素子分離構造の形成方法に
ついて説明する。図２〜図１４は、この発明に基づく第
１の実施例における素子分離構造の形成工程の第１工程
〜第１３工程を示す断面図である。

【００４７】まず図２を参照して、ｐ型半導体基板１上
に、５００Å程度の膜厚を有する酸化膜２を形成し、こ
の酸化膜２越しにチャネルドープのためのｐ型不純物を
ｐ型半導体基板１の主表面に注入する。それにより、ｐ
型の不純物層２２を形成する。次に、１０００〜３００
０Åの膜厚を有するシリコン窒化膜などからなる窒化膜
（第１誘電体膜）８を形成する。

【００４８】次に、図３を参照して、窒化膜８上全面に
レジスト９を塗布した後、このレジスト９を所望の形状
にパターニングする。そして、このレジスト９をマスク
として用いてエッチングすることによって窒化膜８およ
び酸化膜２を所望の形状にパターニングする。

【００４９】次に、図４に示されるように、窒化膜８お
よび酸化膜２をマスクとして用いて異方性エッチングを
行なうことによって、０．５〜１μｍ程度の深さのトレ
ンチ１０を形成する。次に、図５を参照して、熱酸化処
理あるいはＣＶＤ法によって、１００Å程度以下の膜厚
を有する酸化膜２ａをトレンチ１０側壁および底部に形
成する。この酸化膜２ａが応力緩衝膜として機能するこ
とになる。

【００５０】次に、図６を参照して、酸化膜２ａ上およ
び窒化膜８上に、ＣＶＤ法を用いて、３００Å程度以下
の膜厚を有するシリコン窒化膜などからなる窒化膜（第
２誘電体膜）１１を形成する。次に、図７を参照して、
窒化膜１１上に、ＣＶＤ法あるいは熱酸化処理によって
１００Å程度以下の膜厚を有する酸化膜１２を形成す
る。

【００５１】次に、図８を参照して、異方性エッチング
処理を施すことによって、酸化膜１２、窒化膜１１、酸
化膜２ａを順次エッチングする。それにより、トレンチ
１０の底部における酸化膜１２、窒化膜１１および酸化
膜２ａがエッチングされ、ｐ型半導体基板１の表面が露
出する。このとき、上記の異方性エッチング処理によっ
て、窒化膜１１の一部および酸化膜１２の一部は、トレ
ンチ１０の側壁部に残存する。

【００５２】次に、図９を参照して、ＣＶＤ法を用い
て、導電層１３、この場合であれば多結晶シリコン層１
３を形成する。この場合の多結晶シリコン層１３の膜厚
は、トレンチ１０の開口幅の１．５倍程度のものとする
ことが好ましい。それにより、トレンチ１０を多結晶シ
リコン層１３によって充填できる。また、上記の多結晶
シリコン層１３には、この工程で所定量のｐ型不純物を
導入することによって導電性を持たせる。

【００５３】次に、図１０を参照して、多結晶シリコン
層１３をエッチバックする。このとき、窒化膜８および
窒化膜１１の上面と多結晶シリコン層１３の上面とがほ
ぼ面一となるようにエッチバックすることが好ましい。
このように多結晶シリコン層１３の上面と窒化膜８およ
び窒化膜１１の上面とをほぼ面一になるように調整する
ことによって、後の工程でこの多結晶シリコン層１３上
にフィールド酸化膜を形成する際に、この窒化膜８の厚
みによってフィールド酸化膜形成後の多結晶シリコン層
１３の上面の高さを調整することが可能となる。

【００５４】すなわち、フィールド酸化膜の膜厚を窒化
膜８の膜厚以下とすることによって、フィールド酸化膜
形成後の多結晶シリコン層１３の上面がｐ型半導体基板
１の主表面の高さ以上の高さとなるように調整すること
が可能となる。それにより、多結晶シリコン層１３の上
面の高さがｐ型半導体基板１の主表面の高さよりも低い
場合に生じ得る電界集中による反転層の発生を効果的に
阻止することが可能となる。

【００５５】次に、図１１を参照して、上記の窒化膜８
および窒化膜１１をマスクとして用いて、熱酸化処理を
施すことによって、多結晶シリコン層１３上にフィール
ド酸化膜１４を形成する。このときのフィールド酸化膜
１４の膜厚は、窒化膜８の膜厚とほぼ等しくなるように
する。すなわち、フィールド酸化膜１４の膜厚は、好ま
しくは１０００〜３０００Å程度である。

【００５６】このとき、トレンチ１０側壁上端角部を覆
うように窒化膜８，１１が形成されているため、トレン
チ１０の側壁上端角部にはほとんどバーズビークは形成
されない。また、窒化膜８，１１の存在によって、トレ
ンチ１０の側壁上端角部からフィールド酸化膜１４の形
成によって不純物が吸収されない。それにより、トレン
チ１０の側壁上端角部に不純物濃度の低い領域が形成さ
れない。このようにフィールド酸化膜１４を形成した
後、フッ酸（ＨＦ）などを用いてウエットエッチングす
ることによって、窒化膜１１および窒化膜８上に形成さ
れた薄い酸化膜を除去する。

【００５７】次に、図１２を参照して、窒化膜８および
窒化膜１１に異方性エッチング処理を施した後、酸化膜
２に異方性エッチング処理を施す。このときの窒化膜
８，１１のエッチング条件としては、窒化膜８，１１の
エッチングの際に、フィールド酸化膜１４がエッチング
されにくい条件が選定されることが好ましい。それによ
り、フィールド酸化膜１４があまりエッチングされるこ
となく素子形成領域におけるｐ型半導体基板１の主表面
が露出する。

【００５８】次に、図１３を参照して、ＣＶＤ法を用い
て、ｐ型半導体基板１上全面に窒化膜１５ａを堆積す
る。そして、この窒化膜１５ａに異方性エッチング処理
を施すことによって、図１４に示されるように、フィー
ルド酸化膜１４の側壁部に窒化膜１５ａが形成される。
それにより、図１に示されるように、フィールド酸化膜
１４の側壁部に端部を有する窒化膜１５が形成される。
その後は、ゲート絶縁層、ゲート電極、不純物領域など
の形成工程を経て図２３〜図２５に示されるＭＯＳトラ
ンジスタが形成される。

【００５９】上記のように窒化膜１５は、フィールド酸
化膜１４の側壁部に端部を有するように形成されている
ため、フィールド酸化膜１４上から素子形成領域に延在
するようにたとえばゲート電極などの配線層を形成した
際に、多結晶シリコン層１３とその配線層とがショート
するといった状況を回避することが可能となる。

【００６０】（第２実施例）次に、図１５〜図１８を用
いて、この発明に基づく第２の実施例における素子分離
構造について説明する。図１５は、この発明に基づく第
２の実施例における素子分離構造を示す断面図である。
図１６〜図１８は、この発明に基づく第２の実施例にお
ける素子分離構造の形成工程の第４〜第６工程を示す断
面図である。

【００６１】図１５を参照して、本実施例における素子
分離構造においては、窒化膜１６が、多結晶シリコン層
１３およびｐ型半導体基板１に直接接触して形成されて
いる。このような構造とすることによって、工程の簡略
化が図れるとともに、素子形成領域端部に形成され得る
バーズビーク量を上記の第１の実施例よりも低減させる
ことが可能となる。なお、本実施例においても、上記の
第１の実施例と同様に、素子形成領域に上層配線層から
の電界による寄生トランジスタが形成されることを効果
的に阻止することが可能となる。

【００６２】上記の構造を有する素子分離構造の形成方
法としては、上記の実施例と同様の工程を経てトレンチ
１０までを形成した後、図１６に示されるように、ＣＶ
Ｄ法を用いて、窒化膜１６を形成する。そして、図１７
に示されるように、窒化膜１６に異方性エッチング処理
を施すことによって、窒化膜８表面およびトレンチ１０
底面におけるｐ型半導体基板１を露出させる。

【００６３】その後、図１８に示されるように、ＣＶＤ
法を用いて、多結晶シリコン層１３を所定の膜厚だけ堆
積する。好ましくは、この多結晶シリコン層１３の膜厚
は、トレンチ１０の開口幅の１．５倍程度である。その
後は、上記の第１の実施例と同様の工程を経て図１５に
示される素子分離構造が形成されることになる。

【００６４】（第３実施例）次に、図１９〜図２２を用
いて、この発明に基づく第３の実施例における素子分離
構造について説明する。図１９は、この発明に基づく第
３の実施例における素子分離構造を示す断面図である。

【００６５】図１９を参照して、本実施例においては、
多結晶シリコン層１３と直接接触して窒化膜１８が形成
されており、この窒化膜１８とｐ型半導体基板１の間に
は応力緩衝用の膜として機能する酸化膜２が形成されて
いる。このような構造とすることによって、前述の第１
の実施例に比べて、酸化膜形成工程が省略でき、工程の
簡略化が図れる。本実施例においても、上記の第２の実
施例とほぼ同様の効果が得られる。

【００６６】なお、上記の酸化膜２は、多結晶シリコン
層１３と窒化膜１８との間に形成されてもよい。この場
合にも同様の効果が得られる。

【００６７】ここで、図４５を用いて、上記の第２の実
施例のように窒化膜１６をトレンチ１０の側壁に直接接
触させた場合と、本実施例のように応力緩衝用の酸化膜
２を介在させた場合とを比較する。図４５は、Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．３３（１０），１５ Ｎｏｖ
ｅｍｂｅｒ １９７８に開示された、シリコンウエハ上
にシリコン酸化膜とシリコン窒化膜とを積層させた後に
熱処理を施した場合の、シリコンウエハに生じる欠陥の
有無とシリコン酸化膜およびシリコン窒化膜の膜厚との
関係を示す図である。

【００６８】図４５を参照して、シリコン酸化膜の厚み
が小さい場合には、ストレスによるウエハの結晶欠陥が
発生しているのがわかる。これは、シリコン酸化膜とシ
リコン窒化膜との積層構造に熱酸化処理が施された場合
の結果である。しかし、上記の論文には、ウエハ上に直
接シリコン窒化膜を形成した場合であっても、熱処理だ
けではウエハに欠陥を生じさせるだけのストレスは生じ
ないと記載されている。

【００６９】本件の場合には、上記の第２の実施例の場
合であっても、トレンチ側壁上端角部は窒化膜８，１６
によって取囲まれているため、トレンチ１０の側壁はほ
とんど酸化されない。したがって、窒化膜１６をトレン
チ１０の側壁に直接形成したとしても、トレンチ１０の
側壁には結晶欠陥はほとんど発生しない。しかし、熱処
理が施されることによってある程度のストレスは発生す
る。したがって、本実施例のように、応力緩衝用の酸化
膜２を介在させることによって、窒化膜１６とトレンチ
１０の側壁との間に生じ得るストレスを緩和することが
可能となる。以上のことより、本実施例のように、窒化
膜１６とトレンチ１０の側壁との間に酸化膜などの応力
緩衝用の膜を形成する方が望ましいと言える。

【００７０】次に、上記の構造を有する素子分離構造の
形成方法について、図２０〜図２２を用いて説明する。
図２０〜図２２は、この実施例における素子分離構造の
形成工程の第５工程〜第７工程を示す断面図である。

【００７１】まず図２０を参照して、上記の第１の実施
例と同様の工程を経て半導体基板１主表面にトレンチ１
０を形成した後、トレンチ１０の側壁および底面に酸化
膜２ａを形成する。そして、ｐ型半導体基板１上全面
に、ＣＶＤ法を用いて、窒化膜１８を形成する。その
後、図２１を参照して、窒化膜１８に異方性エッチング
処理を施すことによって、窒化膜８表面およびトレンチ
１０底面におけるｐ型半導体基板１を露出させる。その
結果、窒化膜１８は、トレンチ１０側壁部分に沿って残
存することになる。そして、図２２に示されるように、
ＣＶＤ法を用いて、トレンチ１０内表面および窒化膜８
上に多結晶シリコン層１３を所定膜厚に形成する。その
後は、上記の第１の実施例と同様の工程を経て素子分離
構造が形成されることになる。

【００７２】（第４実施例）次に、図２６〜図３８を用
いて、この発明に基づく第４の実施例について説明す
る。図２６は、この発明に基づく第４の実施例における
素子分離構造を示す断面図である。図２６を参照して、
本実施例においては、トレンチ１０の側壁と導電層１３
との間にはシリコン酸化膜などの絶縁層２７が形成され
ている。そして、この絶縁層２７上に、窒化膜１５が形
成されている。この窒化膜１５は、トレンチ１０の側壁
上端角部と、フィールド酸化膜１４との間の領域にのみ
設けられている。このような構造を有することによって
も、上記の第１〜第３の実施例とほぼ同様の効果を得る
ことができる。なお、窒化膜１５は、シリコン酸化膜よ
りも誘電率の高い他の誘電体膜であってもよい。

【００７３】次に、図２７〜図３７を用いて、上記の本
実施例における素子分離構造の形成方法について説明す
る。図２７〜図３７は、本実施例における素子分離構造
の形成工程の第３工程〜第１３工程を示す断面図であ
る。

【００７４】まず図２７を参照して、上記の第１の実施
例と同様の工程を経てトレンチ１０までを形成する。次
に、図２８を参照して、ＣＶＤ法などを用いて、ｐ型半
導体基板１の主表面上全面にシリコン酸化膜などからな
る絶縁層２７を形成する。

【００７５】次に、図２９を参照して、絶縁層２７に異
方性エッチング処理を施す。それにより、トレンチ１０
の側壁のみに絶縁層２７を残余させる。次に、図３０を
参照して、上記の第１の実施例と同様の方法で、トレン
チ１０内を充填するように多結晶シリコン層１３を堆積
する。

【００７６】次に、図３１を参照して、多結晶シリコン
層１３にエッチバック処理を施す。それにより、誘電体
膜８上面と絶縁層２７の上面とを露出させる。このと
き、絶縁層２７の上面および窒化膜８の上面と、多結晶
シリコン層１３の上面とはほぼ面一となっている。

【００７７】次に、図３２を参照して、絶縁層２７にウ
ェットエッチング処理を施す。それにより、絶縁層２７
の上面を下降させる。その結果、絶縁層２７上には凹部
４５が形成されることになる。このとき、絶縁層２７の
上面をｐ型半導体基板１の主表面とをほぼ同等の高さに
まで下降させることが好ましい。

【００７８】次に、図３３を参照して、上記の凹部４５
内を充填するようにｐ型半導体基板１の主表面上全面
に、ＣＶＤ法などを用いて、窒化膜１５を形成する。次
に、図３４を参照して、窒化膜１５にエッチバック処理
を施す。それにより、多結晶シリコン層１３の上面を露
出させる。それにより、絶縁層２７の上面上にのみ上記
の窒化膜１５が残余する。

【００７９】次に、図３５を参照して、多結晶シリコン
層１３にエッチング処理を施す。それにより、多結晶シ
リコン層１３の上面を下降させる。

【００８０】次に、図３６を参照して、窒化膜８および
窒化膜１５をマスクとして用いて、多結晶シリコン層１
３の上面に熱酸化処理を施す。それにより、多結晶シリ
コン層１３上にフィールド酸化膜１４を形成する。

【００８１】次に、図３７を参照して、窒化膜８，１５
に異方性エッチング処理を施す。それにより、酸化膜２
の表面を露出させる。その結果、フィールド酸化膜１４
の側壁からトレンチ１０の上端角部にまで延びるように
窒化膜１５が形成されることになる。その後は、フィー
ルド酸化膜１４および酸化膜２にウェットエッチング処
理を施すことによって図２６に示される素子分離構造が
得られる。

【００８２】図３８は、上記の本実施例における素子分
離構造をＭＯＳトランジスタに適用した場合のＭＯＳト
ランジスタの部分断面図である。図３８を参照して、本
実施例における素子分離構造においては、窒化膜１５が
トレンチ１０の側壁上端角部とゲート電極２０との間に
のみ形成されている。この場合においても、上記の第１
の実施例の場合と同様に、窒化膜１５と多結晶シリコン
層１３とによって、ゲート電極２０からトレンチ１０の
側壁上端角部に照射される電界を弱めることが可能とな
る。したがって、窒化膜１５あるいは多結晶シリコン層
３０によって弱められた電界のみが、トレンチ１０の側
壁上端角部に照射されることになる。それにより、従来
例のように、トレンチ１０の側壁上端角部に反転層が形
成されることを効果的に阻止することが可能となる。

【００８３】また、このとき、図３８に示されるよう
に、多結晶シリコン層１３の上面の高さをｐ型半導体基
板１の主表面の高さ以上とすることによって、窒化膜１
５と多結晶シリコン層１３とによって、より確実にゲー
ト電極２０から発せられる電界２４を弱めることが可能
となる。以上のことより、本実施例においても、上記の
第１〜第３の実施例の場合と同様に、信頼性の高い素子
分離構造が得られる。

【００８４】（第５実施例）次に、図３９〜図４４を用
いて、この発明に基づく第５の実施例について説明す
る。図３９は、この発明に基づく第５の実施例における
素子分離構造を示す断面図である。図４４は、本実施例
における素子分離構造をＭＯＳトランジスタに適用した
場合のＭＯＳトランジスタの部分拡大断面図である。図
３９および図４４を参照して、本実施例においては、上
記の各実施例のように高誘電体膜が形成されていない。
しかし、本実施例においては、導電層（多結晶シリコン
層）１３の上面１３ａの高さが、ｐ型半導体基板１の主
表面の高さ以上となるように設定されている。

【００８５】それにより、導電層１３によって、フィー
ルド酸化膜１４上に位置するゲート電極２０から照射さ
れる電界を遮ることが可能となる。また、フィールド酸
化膜１４上に位置するゲート電極２０と、トレンチ１０
の側壁上端角部との距離を従来よりも長くとることも可
能となる。それにより、ゲート電極２０からトレンチ１
０の側壁上端角部に照射される電界をフィールド酸化膜
１４によって弱めることが可能となる。その結果、従来
よりも寄生トランジスタの発生可能性を低減させること
が可能となる。

【００８６】次に、図４０〜図４３を用いて、上記の本
実施例における素子分離構造の形成方法について説明す
る。図４０〜図４３は、本実施例における素子分離構造
の形成工程の第３工程〜第６工程を示す断面図である。

【００８７】まず図４０を参照して、上記の第１の実施
例と同様の工程を経てトレンチ１０までを形成する。次
に、上記の第４の実施例と同様の工程を経て絶縁層２７
と多結晶シリコン層１３とを形成する。

【００８８】次に、図４１を参照して、多結晶シリコン
層１３にエッチバック処理を施す。それにより、多結晶
シリコン層１３の上面１３ａを下降させる。次に、図４
２を参照して、窒化膜８をマスクとして用いて、多結晶
シリコン層１３の上面１３ａに熱酸化処理を施す。それ
により、多結晶シリコン層１３上にフィールド酸化膜１
４を形成する。このとき、熱酸化処理条件を適切に調整
することによって、フィールド酸化膜１４の下面（多結
晶シリコン層１３の上面１３ａ）の高さがｐ型半導体基
板１の主表面の高さ以上となるようにする。

【００８９】次に、図４３を参照して、窒化膜８にウェ
ットエッチング処理を施す。それにより、窒化膜８を除
去する。その後は、酸化膜２，絶縁層２７およびフィー
ルド酸化膜１４にウェットエッチング処理を施す。それ
により、ｐ型半導体基板１の主表面を露出させる。以上
の工程を経て図３９に示される本実施例における素子分
離構造が形成されることになる。その後は、絶縁層２
１，ゲート電極２０，不純物領域２６などを形成するこ
とによって図４４に示されるＭＯＳトランジスタが形成
されることになる。

【００９０】次に、図４６〜図４９を用いて、本発明を
ＤＲＡＭに適用した場合について説明する。図４６は、
本発明に基づく第１の実施例における素子分離構造が適
用されたＤＲＡＭを示す平面図である。図４７は、図４
６におけるＡ−Ａ線に沿って見た断面図である。図４８
は、本発明に基づく第２の実施例における素子分離構造
が適用されたＤＲＡＭを示す断面図である。図４９は、
本発明に基づく第３の実施例における素子分離構造が適
用されたＤＲＡＭを示す断面図である。

【００９１】図４６を参照して、行方向に複数本のワー
ド線３１ａ，３１ｂ，３１ｃ，３１ｄが形成されてい
る。そして、このワード線３１ａ，３１ｂ，３１ｃ，３
１ｄと直交するようにビット線３３ａ，３３ｂ，３３ｃ
が形成されている。各ビット線下における所定領域に
は、素子形成領域３６が散在している。この各素子形成
領域３６の間に素子分離のためのトレンチが形成される
ことになる。

【００９２】このトレンチによって素子分離領域が形成
される。素子形成領域３６の所定領域上から素子分離領
域上に延在するようにストレージノード３４が形成され
ている。このストレージノード３４には、半導体基板の
主表面に形成された所定の不純物領域と接続されるコン
タクト部３５が形成されている。

【００９３】ストレージノード３４上には、絶縁膜を介
してセルプレート３２が形成されている。このセルプレ
ート３２には、各ビット線３３ａ，３３ｂ，３３ｃと所
定の不純物領域とのコンタクト部３７において孔部３２
ａが設けられており、それ以外の部分ではつながって一
体となっている。このセルプレート３２上には、層間絶
縁膜を介してビット線３３ａ，３３ｂ，３３ｃが形成さ
れる。この各ビット線３３ａ，３３ｂ，３３ｃは、それ
ぞれ上記のコンタクト部３７を介して半導体基板上に形
成された所定の不純物領域に接続される。

【００９４】次に、図４７を参照して、ｐ型半導体基板
３０には、ｐ型高濃度不純物層３０ａとｐ型低濃度不純
物層３０ｂとが形成されている。ｐ型半導体基板３０の
主表面には、ｎ型不純物領域４１ａ，４１ｂが形成され
ている。そして、この場合であれば、ワード線３１ｂ，
３１ｃ下に位置する領域に、この発明に基づく素子分離
構造が形成されることになる。

【００９５】そして、ワード線３１ａ，３１ｂ，３１
ｃ，３１ｄ上における所定領域には、不純物領域４１ａ
と電気的に接続されたストレージノード３４が形成され
ている。このストレージノード３４上には絶縁膜３９を
介してセルプレート３２が形成されている。このセルプ
レート３２上には、層間絶縁膜４０を介してビット線３
３ｂが形成されている。このビット線３３ｂは、コンタ
クト部３７を介して不純物領域４１ｂと電気的に接続さ
れている。

【００９６】次に、図４８および図４９を用いて、本発
明に基づく第２および第３の実施例における素子分離構
造がＤＲＡＭに適用された場合について説明する。まず
図４８を参照して、この図に示されるＤＲＡＭにおいて
は、導電層１３およびトレンチ１０の側壁と直接接触し
て窒化膜１６が形成されている。それ以外の構造に関し
ては図４７に示される構造と同様である。

【００９７】次に、図４９を参照して、この図に示され
るＤＲＡＭにおいては、導電層１３と直接接触して窒化
膜１８が形成されており、この窒化膜１８は、酸化膜２
を介在してトレンチ１０側壁表面に形成されている。そ
れ以外の構造に関しては、図４７に示されるＤＲＡＭと
同様である。以上のことより、図４８および図４９に示
される各場合についても、図４７に示される場合とほぼ
同様の効果を得ることができる。

【００９８】上記のような素子分離構造を有することに
より、トレンチ１０側壁部に窒化膜１５，１６，１８が
存在することによって、素子形成領域に寄生トランジス
タが形成されることを効果的に阻止することが可能とな
る。すなわち、分離能力に優れかつ信頼性の高い素子分
離構造を有する半導体装置を得ることが可能となる。な
お、本発明に基づく素子分離構造は、ＤＲＡＭ以外のデ
バイスにも使用できる。

【００９９】

【発明の効果】以上説明したように、この発明に基づく
トレンチ分離構造を有する半導体装置によれば、一つの
局面では、導電層からトレンチ側壁上端角部に照射され
る電界を、第２の絶縁層によって弱めることが可能とな
る。それにより、従来例のようにトレンチ側壁上端角部
に反転層が形成されることを効果的に阻止することが可
能となる。すなわち、寄生トランジスタの形成を効果的
に阻止することが可能となる。その結果、信頼性の高い
素子分離構造が得られる。

【０１００】また、この発明に基づくトレンチ分離構造
を有する半導体装置によれば、他の局面では、第１の導
電層の上面の高さが半導体基板の主表面の高さ以上とな
っている。それにより、従来例よりも、トレンチ側壁上
端角部に反転層が形成される可能性を低減することが可
能となる。その結果、この局面においても、従来例より
も信頼性の高い素子分離構造が得られる。

【０１０１】この発明に基づくトレンチ分離構造を有す
る半導体装置の製造方法によれば、トレンチ側壁上端角
部の濃度が著しく低下すること、トレンチ側壁上端角部
が酸化されることを効果的に阻止できる。また、第１の
導電層の上面の高さを半導体基板の主表面の高さ以上と
することも可能となる。以上のことより、トレンチ側壁
上端角部に反転層の形成されにくい、信頼性の高いトレ
ンチ分離構造を有する半導体装置を形成することが可能
となる。

【図面の簡単な説明】

【図１】この発明に基づく第１の実施例における素子分
離構造を示す断面図である。

【図２】この発明に基づく第１の実施例における素子分
離構造の形成工程の第１工程を示す断面図である。

【図３】この発明に基づく第１の実施例における素子分
離構造の形成工程の第２工程を示す断面図である。

【図４】この発明に基づく第１の実施例における素子分
離構造の形成工程の第３工程を示す断面図である。

【図５】この発明に基づく第１の実施例における素子分
離構造の形成工程の第４工程を示す断面図である。

【図６】この発明に基づく第１の実施例における素子分
離構造の形成工程の第５工程を示す断面図である。

【図７】この発明に基づく第１の実施例における素子分
離構造の形成工程の第６工程を示す断面図である。

【図８】この発明に基づく第１の実施例における素子分
離構造の形成工程の第７工程を示す断面図である。

【図９】この発明に基づく第１の実施例における素子分
離構造の形成工程の第８工程を示す断面図である。

【図１０】この発明に基づく第１の実施例における素子
分離構造の形成工程の第９工程を示す断面図である。

【図１１】この発明に基づく第１の実施例における素子
分離構造の形成工程の第１０工程を示す断面図である。

【図１２】この発明に基づく第１の実施例における素子
分離構造の形成工程の第１１工程を示す断面図である。

【図１３】この発明に基づく第１の実施例における素子
分離構造の形成工程の第１２工程を示す断面図である。

【図１４】この発明に基づく第１の実施例における素子
分離構造の形成工程の第１３工程を示す断面図である。

【図１５】この発明に基づく第２の実施例における素子
分離構造を示す断面図である。

【図１６】この発明に基づく第２の実施例における素子
分離構造の形成工程の第４工程を示す断面図である。

【図１７】この発明に基づく第２の実施例における素子
分離構造の形成工程の第５工程を示す断面図である。

【図１８】この発明に基づく第２の実施例における素子
分離構造の形成工程の第６工程を示す断面図である。

【図１９】この発明に基づく第３の実施例における素子
分離構造を示す断面図である。

【図２０】この発明に基づく第３の実施例における素子
分離構造の形成工程の第５工程を示す断面図である。

【図２１】この発明に基づく第３の実施例における素子
分離構造の形成工程の第６工程を示す断面図である。

【図２２】この発明に基づく第３の実施例における素子
分離構造の形成工程の第７工程を示す断面図である。

【図２３】この発明に基づく第１の実施例における素子
分離構造が適用されたＭＯＳトランジスタを示す斜視図
である。

【図２４】図２３におけるＥ−Ｅ線に沿って見た断面を
示す図である。

【図２５】図２４におけるＦ領域を拡大した断面図であ
る。

【図２６】この発明に基づく第４の実施例における素子
分離構造を示す断面図である。

【図２７】この発明に基づく第４の実施例における素子
分離構造の形成工程の第３工程を示す断面図である。

【図２８】この発明に基づく第４の実施例における素子
分離構造の形成工程の第４工程を示す断面図である。

【図２９】この発明に基づく第４の実施例における素子
分離構造の形成工程の第５工程を示す断面図である。

【図３０】この発明に基づく第４の実施例における素子
分離構造の形成工程の第６工程を示す断面図である。

【図３１】この発明に基づく第４の実施例における素子
分離構造の形成工程の第７工程を示す断面図である。

【図３２】この発明に基づく第４の実施例における素子
分離構造の形成工程の第８工程を示す断面図である。

【図３３】この発明に基づく第４の実施例における素子
分離構造の形成工程の第９工程を示す断面図である。

【図３４】この発明に基づく第４の実施例における素子
分離構造の形成工程の第１０工程を示す断面図である。

【図３５】この発明に基づく第４の実施例における素子
分離構造の形成工程の第１１工程を示す断面図である。

【図３６】この発明に基づく第４の実施例における素子
分離構造の形成工程の第１２工程を示す断面図である。

【図３７】この発明に基づく第４の実施例における素子
分離構造の形成工程の第１３工程を示す断面図である。

【図３８】この発明に基づく第４の実施例における素子
分離構造が適用されたＭＯＳトランジスタを示す部分拡
大断面図である。

【図３９】この発明に基づく第５の実施例における素子
分離構造を示す部分拡大断面図である。

【図４０】この発明に基づく第５の実施例における素子
分離構造の形成工程の第３工程を示す断面図である。

【図４１】この発明に基づく第５の実施例における素子
分離構造の形成工程の第４工程を示す断面図である。

【図４２】この発明に基づく第５の実施例における素子
分離構造の形成工程の第５工程を示す断面図である。

【図４３】この発明に基づく第５の実施例における素子
分離構造の形成工程の第６工程を示す断面図である。

【図４４】この発明に基づく第５の実施例における素子
分離構造が適用されたＭＯＳトランジスタを示す部分拡
大断面図である。

【図４５】シリコン酸化膜およびシリコン窒化膜の厚み
とシリコンウエハ上の結晶欠陥の発生の有無との関係を
示す図である。

【図４６】この発明に基づく第１の実施例における素子
分離構造が適用されたＤＲＡＭを示す平面図である。

【図４７】図４６におけるＡ−Ａ線に沿って見た断面を
示す図である。

【図４８】この発明に基づく第２の実施例における素子
分離構造が適用されたＤＲＡＭを示す断面図である。

【図４９】この発明に基づく第３の実施例における素子
分離構造が適用されたＤＲＡＭを示す断面図である。

【図５０】従来の素子分離構造の一例を示す断面図であ
る。

【図５１】従来の素子分離構造の形成工程の第１工程を
示す断面図である。

【図５２】従来の素子分離構造の形成工程の第２工程を
示す断面図である。

【図５３】従来の素子分離構造の形成工程の第３工程を
示す断面図である。

【図５４】従来の素子分離構造の形成工程の第４工程を
示す断面図である。

【図５５】従来の素子分離構造の形成工程の第５工程を
示す断面図である。

【図５６】従来の素子分離構造の形成工程の第６工程を
示す断面図である。

【図５７】従来の素子分離構造の形成工程の第７工程を
示す断面図である。

【図５８】従来の素子分離構造の形成工程において、チ
ャネルドープのための不純物層形成工程の変形例を示す
断面図である。

【図５９】従来の素子分離構造が適用されたＭＯＳトラ
ンジスタを示す斜視図である。

【図６０】図５９におけるＣ−Ｃ線に沿って見た断面を
示す図である。

【図６１】図６０におけるＤ領域を拡大した断面図であ
る。

【図６２】寄生トランジスタが形成されている様子を示
す等価回路図である。

【図６３】寄生トランジスタが形成された場合のドレイ
ン電流Ｉ_D とゲート電圧Ｖ_g との関係を示す図である。

【符号の説明】

１，３０，５３ ｐ型半導体基板 ２，２ａ，１２ 酸化膜 ８，１１，１５，１５ａ，１６，１８ 窒化膜 １０，２５，５６，７１ トレンチ １３，６０ 多結晶シリコン層 １４，６１ フィールド酸化膜

Claims (11)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された素子分離のための
   トレンチと、 前記トンレチ上方に形成された第１の絶縁層と、 前記第１の絶縁層上に形成された導電層と、 前記トレンチ上において、前記導電層から少なくとも前
   記トレンチ側壁上端角部にまで延びるように形成され、
   前記第１の絶縁層の比誘電率よりも大きい比誘電率を有
   する第２の絶縁層と、を備えた、トレンチ分離構造を有
   する半導体装置。
2. 【請求項２】 前記第１の絶縁層下には、前記トレンチ
   底部において前記半導体基板と電気的に接続されかつ前
   記トレンチ側壁と所定間隔をあけて第２の導電層が形成
   され、 前記第２の絶縁層は、前記第２の導電層と前記トレンチ
   側壁との間の領域にまで延在する、請求項１に記載のト
   レンチ分離構造を有する半導体装置。
3. 【請求項３】 前記第２の導電層の上面の高さは、前記
   半導体基板の主表面の高さ以上である、請求項２に記載
   のトレンチ分離構造を有する半導体装置。
4. 【請求項４】 前記第２の絶縁層と前記トレンチ側壁と
   の間と、前記第２の導電層と前記第２の絶縁層との間と
   の少なくとも一方には応力緩衝膜が形成される、請求項
   ２に記載のトレンチ分離構造を有する半導体装置。
5. 【請求項５】 前記第１の絶縁層下には、前記トレンチ
   底部において前記半導体基板と電気的に接続されかつ前
   記トレンチ側壁と所定間隔をあけて第２の導電層が形成
   され、 前記第２の導電層と前記トレンチ側壁との間には前記第
   ２の絶縁層と材質の異なる第３の絶縁層が形成される、
   請求項１に記載のトレンチ分離構造を有する半導体装
   置。
6. 【請求項６】 前記第２の導電層の上面の高さは、前記
   半導体基板の主表面の高さ以上である、請求項５に記載
   のトレンチ分離構造を有する半導体装置。
7. 【請求項７】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された素子分離のための
   トレンチと、 前記トレンチ底部において前記半導体基板と電気的に接
   続され、前記トレンチ側壁と所定間隔をあけて形成され
   た、上面の高さが前記半導体基板の主表面の高さ以上で
   ある第１の導電層と、 前記第１の導電層上に形成された絶縁層と、 前記絶縁層上に形成された第２の導電層と、を備えた、
   トレンチ分離構造を有する半導体装置。
8. 【請求項８】 主表面を有する第１導電型の半導体基板
   と、 前記半導体基板の主表面の所定領域を取囲むように形成
   された素子分離のためのトレンチと、 前記トレンチ底部において前記半導体基板と電気的に接
   続され、前記トレンチ側壁と所定間隔をあけて形成され
   た第１の導電層と、 前記第１の導電層上に形成された第１の絶縁層と、 前記第１の絶縁層上から前記半導体基板主表面の所定領
   域上に延在するように形成された第２の導電層と、 前記トレンチ上において、少なくとも前記第２の導電層
   から前記半導体基板の主表面の高さの位置にまで延在す
   るように形成され、前記第１の絶縁層の比誘電率よりも
   大きい比誘電率を有する第２の絶縁層と、 前記第２の導電層下に位置する前記半導体基板の主表面
   に形成されたチャネル領域と、 前記チャネル領域を挟むように前記半導体基板の主表面
   に形成された第２導電型の１対の不純物領域と、を備
   え、 前記チャネル領域表面にはチャネルドープ領域が形成さ
   れ、前記チャネルドープ領域は平坦な上面を有する、ト
   レンチ分離構造を有する半導体装置。
9. 【請求項９】 半導体基板の主表面上に第１誘電体膜を
   形成する工程と、 前記第１誘電体膜を所定形状にパターニングした後、こ
   の第１誘電体膜をマスクとして用いてエッチングするこ
   とによって前記半導体基板の主表面に素子分離のための
   トレンチを形成する工程と、 前記トレンチ内表面および前記第１誘電体膜を覆うよう
   に第２誘電体膜を形成する工程と、 前記第２誘電体膜に異方性エッチング処理を施すことに
   よって前記第１誘電体膜上面と前記トレンチ底面とを露
   出させる工程と、 前記トレンチ内表面と、前記第１および第２誘電体膜と
   を覆うように第１の導電層を形成する工程と、 前記第１の導電層をエッチバックすることによって、前
   記第１の導電層上面の高さを前記第１および第２誘電体
   膜上面の高さと略同一にする工程と、 前記第１の導電層上に前記第１および第２誘電体膜より
   も比誘電率の低い絶縁層を形成する工程と、 前記第１誘電体膜をエッチング除去した後、前記半導体
   基板主表面上全面に前記絶縁層よりも比誘電率の高い第
   ３誘電体膜を形成する工程と、 前記第３誘電体膜に異方性エッチング処理を施すことに
   よって、前記絶縁層側壁に前記第３誘電体膜を残す工程
   と、を備えたトレンチ分離構造を有する半導体装置の製
   造方法。
10. 【請求項１０】 半導体基板の主表面上に第１誘電体膜
    を形成する工程と、 前記第１誘電体膜を所定形状にパターニングした後、こ
    の第１誘電体膜をマスクとして用いてエッチングするこ
    とによって前記半導体基板の主表面に素子分離のための
    トレンチを形成する工程と、 前記トレンチ内表面上および前記第１誘電体膜上に、前
    記第１誘電体膜よりも比誘電率の低い第１の絶縁層を形
    成する工程と、 前記第１の絶縁層に異方性エッチング処理を施すことに
    よって、前記第１誘電体膜上面と前記トレンチ底面の一
    部とを露出させる工程と、 前記トレンチ内表面および前記第１誘電体膜を覆うよう
    に導電層を形成する工程と、 前記導電層をエッチバックすることによって、前記導電
    層上面の高さを前記第１誘電体膜上面の高さと略同一に
    する工程と、 前記第１の絶縁層にエッチング処理を施すことによっ
    て、前記第１の絶縁層の上面を前記半導体基板の主表面
    の高さにまで下降させる工程と、 前記第１誘電体膜，前記導電層および前記第１の絶縁層
    を覆うように、前記第１の絶縁層よりも比誘電率の高い
    第２誘電体膜を形成する工程と、 前記第２誘電体膜をエッチバックすることによって前記
    第１誘電体膜表面と前記導電層表面とを露出させ、前記
    第１の絶縁層上に前記第２誘電体膜を残余させる工程
    と、 前記導電層上に、前記第１および第２誘電体膜よりも比
    誘電率の低い第２の絶縁層を形成する工程と、 前記第１および第２誘電体膜に異方性エッチング処理を
    施すことによって、前記第２の絶縁層側壁に前記第２誘
    電体膜を残余させる工程と、を備えたトレンチ分離構造
    を有する半導体装置の製造方法。
11. 【請求項１１】 半導体基板の主表面上に第１誘電体膜
    を形成する工程と、 前記第１誘電体膜を所定形状にパターニングした後、こ
    の第１誘電体膜をマスクとして用いてエッチングするこ
    とによって前記半導体基板の主表面に素子分離のための
    トレンチを形成する工程と、 前記トレンチ内表面上および前記第１誘電体膜上に、前
    記第１誘電体膜よりも比誘電率の低い第１の絶縁層を形
    成する工程と、 前記第１の絶縁層に異方性エッチング処理を施すことに
    よって、前記第１誘電体膜上面と前記トレンチ底面の一
    部とを露出させる工程と、 前記トレンチ内表面および前記第１誘電体膜を覆うよう
    に導電層を形成する工程と、 前記導電層をエッチバックすることによって、前記第１
    誘電体膜表面を露出させる工程と、 前記導電層上に、前記第１誘電体膜よりも比誘電率の低
    い第２の絶縁層を形成する工程と、 前記第１誘電体膜をエッチング除去する工程と、を備え
    たトレンチ分離構造を有する半導体装置の製造方法。