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KR100607329B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 스트링 및 소오스/드레인 선택 트랜지스터를 형성하고 전체 구조 상부에 사이드월 산화막과 버퍼용 산화막이 적층된 제 1 산화막, 질화막 및 스페이서용 제 2 산화막을 형성한 후 소오스/드레인 콘택을 형성함으로써 소오스/드레인 콘택 식각시 소오스/드레인 선택 트랜지스터가 노출되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
플래쉬 메모리, 선택 트랜지스터, 콘택, 단락

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1(a) 내지 도 1(d)는 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 셀 스트링 22 : 소오스/드레인 선택 트랜지스터
201 : 반도체 기판 202 : 터널 산화막
203 : 플로팅 게이트 204 : 유전체막
205 : 콘트롤 게이트 206 : 게이트 산화막
207 : 게이트 208 : 제 1 산화막
209 : 질화막 210 : 제 2 산화막
211 : 층간 절연막 212 : 소오스/드레인 콘택
213 : 플러그
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소오스/드레인 콘택 형성시 소오스/드레인 선택 트랜지스터가 노출되는 것을 방지하여 소자의 신뢰성을 개선할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 드레인 콘택 사이에 다수의 트랜지스터 가 배치되어 드레인 선택 트랜지스터가 형성되고, 소오스 콘택 사이에 다수의 트랜지스터가 배치되어 소오스 선택 트랜지스터가 형성된다. 또한, 드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 다수의 메모리 셀, 예를들어 16개, 32개 또는 64개의 메모리 셀이 연결되어 셀 스트링이 형성된다. 여기서, 셀 스트링의 메모리 셀 사이의 간격은 동일하지만, 드레인 선택 트랜지스터 또는 소오스 선택 트랜지스터와 인접한 메모리 셀 사이의 간격은 트랜지스터의 특성상 메모리 셀 사이의 간격보다 넓게 배치된다.
도 1(a) 내지 도 1(d)는 종래의 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(101) 상부의 소정 영역에 다수의 메모리 셀이 형성된 셀 스트링(11)과 소오스/드레인 선택 트랜지스터(12)가 형성된다. 여기서, 하나의 메모리 셀은 반도체 기판(101) 상부에 터널 산화막(102), 플로팅 게이트(103), 유전체막(104) 및 콘트롤 게이트(105)가 적층되어 구성된다. 한편, 소오스/드레인 선택 트랜지스터(12)는 게이트 산화막(106) 및 게이트(107)가 적층되어 구성된다.
도 1(b)를 참조하면, 전체 구조 상부에 CVD 방법으로 산화막(108)을 형성한 후 전면 식각 공정을 실시하여 소오스/드레인 선택 트랜지스터(12)의 측벽에 스페이서를 형성한다. 이때, 스페이서를 형성하기 위한 식각 공정은 소오스/드레인 선택 트랜지스터(12) 사이의 반도체 기판(101)이 완전히 노출되도록 실시한다. 전체 구조 상부에 SAC 질화막(109)을 형성하는데, 이는 소오스/드레인 콘택을 형성하기 위한 식각 공정시 소오스/드레인 선택 트랜지스터(12)의 측면 손상을 방지하기 위한 것이다.
도 1(c)를 참조하면, 전체 구조 상부에 층간 절연막(110)을 형성한 후 소오스/드레인 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 소오스/드레인 콘택(111)을 형성한다. 그런데, 소오스/드레인 선택 트랜지스터(12) 사이의 반도체 기판(101)이 완전히 노출되도록 식각 공정을 실시하게 되면 소오스/드레인 선택 트랜지스터(12) 측면의 SAC 질화막(109)이 손상되어 스페이서가 노출되고, 이후 습식 산화 공정을 실시하게 되면 소오스/드레인 선택 트랜지스터(12)가 노출된다.
도 1(d)를 참조하면, 소오스/드레인 콘택(111)이 매립되도록 금속층을 형성 하여 플러그(112)를 형성한다. 이렇게 되면, 이미 노출된 소오스/드레인 선택 트랜지스터(12)와 플러그(112)가 단락(short)되게 된다. 이에 따라 소자의 신뢰성이 저하되게 된다.
본 발명의 목적은 소오스/드레인 콘택 형성시 소오스/드레인 선택 트랜지스터가 노출되는 것을 방지하여 후속 플러그 형성시 단락 현상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀 스트링 및 소오스/드레인 선택 트랜지스터를 형성한 후 전체 구조 상부에 사이드월 산화막과 버퍼용 산화막이 적층된 제 1 산화막, 질화막 및 스페이서용 제 2 산화막을 형성한 후 소오스/드레인 콘택을 형성함으로써 소오스/드레인 콘택 식각시 소오스/드레인 선택 트랜지스터가 노출되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 다수의 메모리 셀 및 선택 트랜지스터를 형성하는 단계와, 전체 구조 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 상기 제 2 산화막을 전면 식각하여 상기 선택 트랜지스터의 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 선택 트랜지스터 사이에 콘택을 형성하는 단계와, 상기 콘택이 매립되도록 플러그를 형성하는 단계를 포함한다.
상기 제 1 산화막은 사이드월 산화막 및 버퍼용 산화막을 적층하여 형성한다.
상기 사이드월 산화막은 산화 공정으로 형성하고, 상기 버퍼용 산화막은 CVD 방법을 이용하여 형성한다.
상기 버퍼용 산화막은 DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성한다.
상기 질화막은 LPCVD 방법을 이용하여 50Å 이상의 두께로 형성한다.
상기 제 2 산화막은 상기 메모리 셀 사이를 완전히 매립할 수 있는 두께로 형성한다.
상기 제 2 산화막은 DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성한다.
상기 층간 절연막은 BPSG막 또는 HDP 산화막을 이용하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201) 상부의 소정 영역에 다수의 메모리 셀이 형성되어 셀 스트링(21)이 형성되고, 소오스/드레인 선택 트랜지스터(22)가 형성된다. 여기서, 셀 스트링(21)을 구성하는 메모리 셀은 반도체 기판(201) 상부의 소정 영역에 터널 산화막(202), 플로팅 게이트(203), 유전체막(204) 및 콘트롤 게이트(205)가 적층되어 구성된다. 한편, 소오스/드레인 선택 트랜지스터(22)는 게이트 산화막(206) 및 게이트(207)가 적층되어 구성된다. 여기서, 셀 스트링(21)의 메모리 셀 사이의 간격은 동일하지만, 소오스/드레인 선택 트랜지스터(22)와 인접한 메모리 셀 사이의 간격은 트랜지스터의 특성상 메모리 셀 사이의 간격보다 넓게 배치된다.
도 2(b)를 참조하면, 전체 구조 상부에 제 1 산화막(208)을 형성하는데, 제 1 산화막(208)은 사이드월 산화막과 버퍼용 산화막을 적층하여 형성한다. 여기서, 사이드월 산화막은 산화 공정으로 형성하는데, 산화 공정은 소자의 특성에 맞게 적절하게 조절한다. 그리고, 버퍼용 산화막은 CVD 방법을 이용하여 형성하는데, 소오스/드레인 콘택 확정시 간격 마진을 최대화하기 위해 가능한 얇게 형성하되, 바람직하게는 50Å 정도의 두께로 형성한다. 한편, 버퍼용 산화막은 DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성한다. 그리고, 제 1 산화막(208) 상부에 질화막(209)을 형성하는데, 질화막(209)은 소오스/드 레인 콘택을 형성하기 위한 식각 공정을 실시한 후 콘택 바닥면의 잔여 산화막을 제거하기 위한 습식 식각 공정시 측면 방향의 식각으로 버퍼용 산화막까지 식각제가 침투하는 것을 방지하는 중요한 역할을 하게 된다. 따라서, 질화막(209)은 50Å 이상이 되어야 산화막 식각제 침투를 방지하는 효과를 발휘할 수 있으며, 바람직하게는 LPCVD 방법으로 형성한다. 그러나, 질화막(209)이 너무 두꺼워지면 셀 스트링(21)과 셀 스트링(21) 사이의 캐패시턴스가 너무 증가하여 라인간 크로스 토크(cross talk) 현상이 발생하므로 셀의 특성, 예를들면 데이터 리텐션(data retension), 프로그램 디스터번스(progrm disturbance) 특성이 열화될 수 있다. 이후 전체 구조 상부에 제 2 산화막(210)을 형성하는데, 제 2 산화막(210)은 주변 회로 영역의 트랜지스터 또는 소오스/드레인 선택 트랜지스터(22)의 측벽에 형성되는 스페이서로서 후속 이온 주입 공정에서 하부의 반도체 기판(201)에 이온 주입을 방지하는 통상적인 게이트 스페이서 역할을 한다. 제 2 산화막(210)의 두께는 문턱 전압이나 누설 전류등의 트랜지스터 특성에 의해 결정되지만, 최소한 메모리 셀 사이를 완전히 매립할 수 있는 두께로 형성해야 한다. 한편, 제 2 산화막(210)은 DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성할 수 있다.
도 2(c)를 참조하면, 제 2 산화막(210)을 전면 식각하여 소오스/드레인 선택 트랜지스터(22)의 측벽에 스페이서를 형성한다.
도 2(d)를 참조하면, 매립 특성이 우수한 BPSG막 또는 HDP 산화막을 이용하 여 전체 구조 상부에 층간 절연막(211)을 형성한 후 소오스/드레인 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 소오스/드레인 콘택(212)을 형성한다. 한편, 소오스/드레인 콘택(212)을 형성하기 위한 식각 공정은 직진성이 우수한 식각 가스를 이용하여 실시함으로써 콘택 바닥면을 최대한 확보한다. 그리고, 소오스/드레인 콘택(212)이 매립되도록 도전층을 형성하여 플러그(213)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 셀 스트링 및 소오스/드레인 선택 트랜지스터를 형성하고 전체 구조 상부에 사이드월 산화막과 버퍼용 산화막이 적층된 제 1 산화막, 질화막 및 스페이서용 제 2 산화막을 형성한 후 소오스/드레인 콘택을 형성함으로써 소오스/드레인 콘택 식각시 소오스/드레인 선택 트랜지스터가 노출되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있으며, 플러그 형성시 오버레이 마진을 충분히 확보할 수 있다. 그리고, SAC 질화막을 사용하지 않으므로 두꺼운 질화막이 반도체 기판에 전달하는 스트레스가 없어 소자의 프로그램 디스터번스 특성을 개선할 수 있다. 또한, 소오스/드레인 콘택을 형성하기 위한 식각 공정시 직진성이 뛰어난 식각 공정을 구사할 수 있어 상대적으로 큰 콘택 바닥 면적을 확보할 수 있다.

Claims (9)

  1. 반도체 기판 상부의 소정 영역에 다수의 메모리 셀 및 선택 트랜지스터를 형성하는 단계;
    전체 구조 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 형성하며, 상기 제1 산화막은 산화 공정으로 형성하는 사이드월 산화막과 CVD, DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성하는 버퍼용 산화막을 적층하여 형성하는 단계;
    상기 제 2 산화막을 전면 식각하여 상기 선택 트랜지스터의 측벽에 스페이서를 형성하는 단계;
    전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 선택 트랜지스터 사이에 콘택을 형성하는 단계; 및
    상기 콘택이 매립되도록 플러그를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 질화막은 LPCVD 방법을 이용하여 50Å 이상의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 2 산화막은 상기 메모리 셀 사이를 완전히 매립할 수 있는 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 제 2 산화막은 DCS를 이용한 HTO(DCS+N2O), SiH4를 이용한 HTO(SiH4+N2O) 또는 LPTEOS를 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 층간 절연막은 BPSG막 또는 HDP 산화막을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
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