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KR0135672B1 - 반도체 패키지용 리드프레임 - Google Patents

반도체 패키지용 리드프레임

Info

Publication number
KR0135672B1
KR0135672B1 KR1019940025486A KR19940025486A KR0135672B1 KR 0135672 B1 KR0135672 B1 KR 0135672B1 KR 1019940025486 A KR1019940025486 A KR 1019940025486A KR 19940025486 A KR19940025486 A KR 19940025486A KR 0135672 B1 KR0135672 B1 KR 0135672B1
Authority
KR
South Korea
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lead frame
vss
power supply
chip
semiconductor package
Prior art date
Application number
KR1019940025486A
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English (en)
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KR960015883A (ko
Inventor
엄재철
홍형선
오진근
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
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Publication of KR960015883A publication Critical patent/KR960015883A/ko
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 패키지용 리드프레임에 관한 것으로, 종래 기술에 의하여 형성되고 전력전원용 패드가 여러개 형성된 LOC형태의 일체형 전력전원용 리드프레임은 전기 인가시 상기 전력전원용 리드프레임에 연결된 다른 패드에게 노이즈를 발생시켜 칩의 특성을 저하시켜 반도체 소자의 신뢰성을 저하시키는 문제점을 해결하기 위하여, 칩상부에 형성된 Vss 및 Vcc 전원용 패드의 수만큼 전원용 리드프레임을 형성하여 일대일로 대응시킴으로써 노이즈에 의한 칩의 특성변화를 방지하여 반도체 소자의 신뢰성을 향상시키고 반도체 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 패키지용 리드프레임
제1a도 및 제1b도 그리고 제2a도 및 제2b도는 종래 기술에 의하여 형성된 반도체 패키지용 리드프레임을 도시한 상세도.
제3a도 내지 제3d도는 본 발명의 제1실시예에 의하여 형성된 반도체 패키지용 리드프레임을 도시한 상세도.
제4a도 및 제4b도는 본 발명의 제2실시예에 의한 반도체 패키지용 리드프레임을 도시한 상세도.
* 도면의 주요부분에 대한 부호의 설명
11, 31, 61, 81 : 칩 13, 33 : 패드
15, 35, 97 : 리드프레임 17, 37 : Vss 전원용 리드프레임
19, 39, 95 : Vcc 전원용 리드프레임 21, 41, 99 : 연결선
63, 89 : 제1Vss 전원용 리드프레임 65, 91 : 제2Vss 전원용 리드프레임
67, 83 : 제1Vss 전원용 패드 69, 85 : 제2Vss 전원용 패드
73 :제1Vss라인 75 : 제2Vss라인
87 : 제3Vss 전원용 패드 93 : 제3Vss 전원용 리드프레임
본 발명은 반도체 패키지(package)용 리드프레임(Lead Frame)에 관한 것으로, 반도체 소자가 고집적화됨에 따라 반도체 패키지의 면적을 줄이고 전원선(power line)의 노이즈(noise)를 줄이기 위하여 사용되는 엘.오.씨(LOC : Lead On Chip, 이하에서 LOC라 함) 형태의 리드프레임을 변형시켜 노이즈를 더욱 감소시키는 기술에 관한 것이다.
일반적으로 리드프레임이란 반도체 집적회로를 지탱하고 집적회로를 전기적으로 기판을 통하여 외부와 연결시켜 주는 역할을 하는 형태의 구조를 말한다.
제1a도 및 제1b도는 일반적인 형태의 리드프레임을 도시한 상세도이다.
제1a도는 칩(chip)(11)상부에 패드(pad)(13)를 형성하고 각각의 리드프레임(15)과 패드(13)를 연결선(21)을 이용하여 와이어본딩(wire bonding)한 것을 도시한 평면도이다. 여기서, 상기 Vss 또는 Vcc 전원용 리드프레임(17,19)은 나열된 여러개의 리드프레임(15)중에서 대부분 양측 끝부분에만 형성되어 있다.
제1b도는 상기 제1a도의 ⓐ-ⓐ에 따른 절단면을 도시한 단면도이다. 상기 리드프레임(15)사이에 칩(11)이 형성되고 상기 좌측의 리드프레임(15)과 중앙의 칩(11)상부에 형성된 패드(13)가 연결된(21)에 의하여 와이어본딩된 것을 도시한 것이다.
상기의 일반적인 리드프레임 형성방법에 있어서, 상기 Vss 또는 Vcc 전원용 리드프레임은 나열되어 있는 많은 리드프레임중에서 가장 윗부분이나 아랫부분에만 형성되어 있어서 Vss 또는 Vcc 전원용 패드를 중앙에 형성할 수 없고 그래서 패드의 숫자도 제한을 받게 된다. 그래서, 상기의 일반적인 리드프레임 형성시 문제점을 해결하기 위하여, Vss 또는 Vcc 전원용 리드프레임을 포함한 모든 리드프레임이 칩 상부에 걸쳐서 형성되는 LOC형태의 리드프레임을 형성하였다.
이때, 상기 Vss 또는 Vcc 전원용 리드프레임은 일체형으로 형성되었다.
상기 LOC형태의 리드프레임은 다음과 같은 장점을 갖는다. 첫째로, 상기 Vss 또는 Vcc 전원용 리드프레임을 바아형으로 사용하기 때문에 안정된 전력을 공급한다. 둘째로, 리드프레임이 칩 상부에 존재하기 때문에 칩 동작시 발생하는 열을 방출할 수 있다. 셋째로, Vss 또는 Vcc 전원용 패드의 위치를 자유롭게 할 수 있다. 넷째로, 패키지(package) 내부에 허용되는 최대 칩폭이 일반적인 방법보다 크기 때문에 디자인(design)하기가 용이하다.
이하, 첨부된 제2a도 내지 제2d도는 종래 기술에 의한 LOC형태의 리드프레임을 도시한 상세도이다.
제2a도는 중앙부에 패드(33)가 형성된 칩(31) 상부에 일정부분이 겹치도록 리드프레임(35,36,39)을 형성하고 상기 리드프레임(35,37,39)과 패드(33)을 연결선(41)을 이용하여 와이어 본딩하여 형성한 것을 도시한 평면도이다. 상기 Vss 또는 Vcc 전원용 리드프레임(37,39)은 상기 칩(31)과 중첩되는 리드프레임(35)과 패드(33)사이를 가로지르는 바아(bar)형으로 형성한 것이다. 이때, 상기 바아형 리드프레임(37,39)은 나열된 상기 리드프레임(35)의 양끝부분에 상기 리드프레임(35)과 같이 돌출시켜 그라운딩(grounding)시킨다. 여기서, 상기 Vss 또는 Vcc 전원용 리드프레임(37,39)과 연결선을 이용하여 와이어 본딩된 패드(33)를 Vss 또는 Vcc 전원용 패드라고 한다. 그래서, 상기 Vss 전원용 패드는 상기 칩(31) 상부 어디에 형성하여도 되며 그 수는 필요한 만큼 형성하여 노이즈에 대하여 강한 특성을 보유할 수도 있다.
제2b도는 상기 제2a도의 ⓐ-ⓑ에 따른 절단면을 도시한 단면도이다. 상기 칩(31) 상부 중앙에 패드(33)를 형성하고 그 양측으로 Vss 또는 Vcc 전원용 리드프레임(37,39)과 일반적인 리드프레임(35)를 연결선(41)으로 와이어 본딩한 것이다. 이때, 상기 패드(33)는 Vss 전원용 리드 프레임(37)에 와이어 본딩되어 Vss 전원용 패드로 사용된 것을 도시한다.
제2c도는 상기 제2a도에서 일체형의 Vss 전원용 리드프레임(37)에 제1,2전원용 패드(51,53)를 와이어 본딩한 것을 도시한 개략도이다.
제2d도는 상기 제2c도의 개략도를 등가회로로 도시한 것이다. 상기 제1Vss 전원용 패드(51)에 해당하는 제1회로부 A와 제2Vss 전원용 패드(53)에 해당하는 제2회로부 B가 상기 Vss 전원용 리드프레임(37), 즉 Vss라인에 연결되어 있는 것을 도시한다. 여기서, 상기 제1회로부에 전기를 인가했을 때 상기 제1회로부에서 순간적으로 전류 소모가 심해 상기 제1회로부에서는 무방한 노이즈가 상기 Vss라인에 발생한다. 이때, 상기 Vss라인에 연결되어 있는 다른 회로부, 즉 제2회로부 B가 상기 노이즈에 영향을 받아 특성변화를 일으킴으로써 칩의 특성을 변화시킨다.
상기한 종래 기술에 의하면, 상기 제2d도의 설명에서와 같이 Vss 전원용 패드들이 모두 Vss 전원용 바아형 리드프레임에 연결되어 있는 경우에 있어서, 전기를 인가했을 때 발생하는 노이즈에 의하여 칩의 특성을 변화시켜 반도체소자의 신뢰성을 저하시키는 문제점이 발생된다.
따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여, Vss 전원용 바아형 리드프레임을 하나의 Vss 전원용 패드에 하나씩 형성함으로써 전기를 인가하였을 때 노이즈에 의하여 발생하는 인접한 부분의 특성변화와 그로 인하여 발생하는 칩의 특성변화를 방지할 수 있는 반도체 패키지용 리드프레임을 제공하는데 그 목적이 있다.
상기 반도체 패키지용 리드프레임을 형성하기 위한 본 발명의 특징은, 칩 상부에 리드프레임이 중첩되는 LC형태의 반도체 패키지용 리드프레임에 있어서, Vcc 및 Vss 전원용 패드 중에서 사용용도가 같은 전원용 패드의 수만큼 일대일로 형성된 전원용 리드프레임이 구비되는 것으로써, 칩 상부에 형성된 Vss 전원용 패드와, 상기 Vss 전원용 패드의 수만큼 형성된 다수의 Vss 전원용 리드프레임이 구비되는 것이다. 이때, 상기 Vss 전원용 패드의 수만큼 형성된 다수의 Vss 전원용 리드프레임이 칩의 양측을 가로지르며 기준이 되는 Vss 전원용 리드프레임의 일측에 연결된다.
상기 반도체 패키지용 리드프레임을 형성하기 위한 본 발명의 다른 특징은, 칩 상부에 리드프레임이 중첩되는 LOC형태의 반도체 패키지용 리드프레임에 있어서, Vcc 및 Vss 전원용 패드중에서 사용용도가 같은 전원용 패드의 수만큼 형성된 전원용 리드프레임이 구비되는 것으로써, 칩 상부에 형성된 Vcc 전원용 패드와, 상기 Vcc 전원용 패드의 수만큼 일대일로 형성된 Vcc 전원용 리드프레임이 구비되는 것이다. 이때, 상기 Vcc 전원용 패드의 수만큼 형성된 다수의 Vcc 전원용 리드프레임이 칩의 양측을 가로 지르며 기준이 되는 Vcc 전원용 리드프레임의 일측에 연결된다.
제3a도 및 제3b도는 본 발명의 제1실시예에 의한 반도체 패키지용 리드프레임을 도시한 상세도이다.
제3a도는 칩(61) 상부에 형성된 제1,2Vss전원용 패드(67,69)과 바아형의 제1,2Vss 전원용 리드프레임(63,65)을 각각 연결선을 이용하여 와이어 본딩한 것만을 개략적으로 도시한 평면도이다.
제3a도를 참조하면, 상기 제1Vss 전원용 패드(67)에 상기 제1Vss 전원용 리드프레임(63)을 와이어 본딩하고, 상기 제2Vss 전원용 패드(69)에 상기 제2Vss 전원용 리드프레임(65)을 와이어본딩한 것을 도시한 것이다.
제3b도는 상기 제3a도의 등가회로를 개략적으로 도시한 회로도이다. 상기 제3b도는 상기 제1Vss 전원용 리드프레임(63), 즉 Vss라인에 제1회로부 C를 형성하고 상기 제2Vss 전원용 리드프레임(65), 즉 Vss라인에 제2회로부 D를 형성한 것을 도시한다. 여기서, 상기 제1,2Vss 전원용 리드프레임(63,65)이 바아형태로 각각 형성되어 있기 때문에 상기 제1회로부 C를 통하여 전기를 인가하는 경우에 발생하는 노이즈가 제1Vss라인(73)을 따라 그라운드된 후에 제2Vss 라인(75)에 전달됨으로써 노이즈가 매우 약해져 상기 제2회로부 D에 미치는 영향을 최소화 할 수 있어 칩(61)의 특성을 유지할 수 있다. 또한, 상기 제2회로부 D를 통하여 전기를 인가하는 경우에 발생되는 노이즈가 상기 제1회로부 C에 미치는 영향을 최소화할 수 있다.
이때, 상기 Vss 전원용 패드(67,69)의 수를 많이 형성하는 경우는 상기 Vss 전원용 리드프레임(63,65)을 상기 Vss 전원용 패드(67,69)의 숫자만큼 형성하고 각각 연결선을 이용하여 와이어 본딩함으로써 LOC형태의 리드프레임을 형성할 수 있다.
반도체 패키지용 리드프레임은 본 발명의 제1실시예와 같은 방법으로 Vcc 전원용 패드에 Vcc 전원용 리드프레임을 연결할 수 있다.
제4a도 및 제4b도는 본 발명의 제2실시예에 의한 반도체 패키지용 리드프레임을 도시한 상세도이다.
제4a도는 칩(81)상부의 제1,2,3Vss 전원용 패드(83,85,87)를 형성한다. 그리고, LOC 형태의 리드프레임(89,91,93,95,97)을 형성한다. 그후, 제1,2,3Vss 전원용 패드(83,85,87)에서 상기 리드프레임 중에서 제1,2,3Vss 전원용 리드프레임(89,91,93)을 연결선(99)으로 각각 일대일 대응시켜 와이어 본딩된 도시한 평면도이다. 이때, 상기 제1Vss 전원용 리드프레임(89)은 그라운드 Vss1와 Vss2를 연결하는 바아형태로 형성한 것이다. 상기 제2,3Vss 전원용 리드프레임(91,93)은 상기 제1Vss 전원용 리드프레임(89)의 그라운드 전원인 Vss2전원에만 그라운드시키고 상기 Vss1전원에는 그라운드 되지 않도록 제2,3Vss 전원용 패드(85,87)가 있는 부분까지만 형성한 것을 도시한 것이다.
제4b도는 상기 제4a도의 칩(81), 제1,2,3Vss 전원용 리드프레임(89,91,93)과 패드(83,85,87), 연결선 및 Vcc 전원용 리드프레임(95)만을 이용하여 개략적으로 도시한 등가회로도이다. 전류가 상기 Vcc2에서 Vss2로 흐르도록 전기를 인가한다. 그로 인하여, 제1,2,3의 전원용 회로부를 형성한다. 제1회로부는 E, 제2회로부는 F, 제3회로부는 G라고 한다. 이때, 제1회로부 E는 Vcc 전원용 리드프레임(95), 즉 Vcc라인으로부터 E를 통하고 Vss 전원용 리드프레임(89), 즉 Vss 라인을 통하여 Vss32로 그라운드시킨 것이다. 제2회로부 F는 Vcc 라인으로부터 F를 통하고 Vss라인을 통하여 Vss2로 그라운드시킨 것이다. 제3회로부, G는 Vcc라인으로부터 G를 통하고 Vss라인을 통하여 Vss2로 그라운드시킨 것이다.
본 발명의 제2실시예와 같은 방법으로 Vcc 전원용 패드에 Vcc 전원용 리드프레임을 연결하여 형성된다.
종래 기술에서는 전기를 인가했을 때 제1회로부 A를 통하여 일정한 노이즈를 갖는 전류가 흐른다. 이때, A와 같은 바아형 Vss 전원용 리드프레임에 형성된 제2회로부 B에 상기 노이즈가 제1회로부와 동시에 영향을 미치어 B의 특성을 변화시킨다. 그러나, 본 발명은 전기를 인가했을 때 제1회로부 E를 통하여 일정한 노이즈를 갖는 전류가 그라운드 전원인 Vss2를 거쳐 제1회로부 F 또는 제3회로부 G로 흐른다. 이때, 노이즈를 갖는 전류가 기생저항에 의하여 약해져 거의 소멸됨으로써 제1,2 또는 3회로부를 지나는 전류는 다른 회로부에 거의 영향을 미치지 못한다. 따라서, 각각의 회로부는 다른 회로부의 영향을 받지 않고 일정한 특성을 유지할 수 있다.
또한, 상부의 Vss 전원용 리드프레임과 같은 방법으로 Vcc 전원을 사용하는 경우도 같은 결과가 발생한다.
상기한 본 발명에 의하면, 종래의 LOC형 리드프레임장치에서 전기를 인가할 때 인접한 Vss 전원용 패드에서 발생되는 노이즈로 인하여 발생되는 칩의 신뢰성 저하를 방지하기 위하여, 하나의 Vss 전원용 리드프레임에 하나의 Vss 전원용 패드에만 연결선으로 와이어 본딩함으로써 전기 인가시 발생하는 노이즈로부터 인접하는 회로부의 특성을 유지하여 칩의 특성을 유지한다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있고 반도체소자를 고집적화할 수 있다.

Claims (8)

  1. 칩 상부에 리드프레임이 중첩되는 LOC 형태의 반도체 패키지용 리드프레임에 있어서, Vcc 및 Vss 전원용 패드중에서 사용용도가 같은 전원용 패드의 수만큼 형성된 전원용 리드프레임 구비되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
  2. 제1항에 있어서, 상기 Vss 전원용 리드프레임과 Vss 전원용 패드가 일대일로 대응하여 하나의 전원용 회로부가 형성되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
  3. 제2항에 있어서, 상기 Vss 전원용 리드프레임 다수와 Vss 전원용 패드 다수가 일대일로 대응하여 다수의 전원용 회로부가 형성되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
  4. 제1항 또는 제3항에 있어서, 상기 다수의 Vss 전원용 리드프레임이 같은 곳으로 그라운드되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
  5. 제1항에 있어서, 상기 리드프레임은 칩 상부에 형성된 Vss 전원용 패드와, 상기 Vss 전원용 패드의 수만큼 일대일로 형성된 Vss 전원용 리드프레임이 구비되는 것을 특징으로 하는 반도체 패키지 리드프레임.
  6. 제5항에 있어서, 상기 Vss 전원용 패드의 수만큼 형성된 다수의 Vss 전원용 리드프레임임이 칩의 양측을 가로지르며 기준이 되는 vss 전원용 리드프레임의 일측에 연결되는 것을 특징으로 하는 반도체 패키지 리드프레임.
  7. 제1항에 있어서, 상기 리드프레임은 칩 상부에 형성된 Vcc 전원용 패드와, 상기 Vcc 전원용 패드의 수만큼 일대일로 형성된 Vcc 전원용 리드프레임임이 구비되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
  8. 제7항에 있어서, 상기 Vcc 전원용 패드의 수만큼 형성된 다수의 Vcc 전원용 리드프레임임이 칩의 양측을 가로지르며 기준이 되는 Vcc 전원용 리드프레임의 일측에 연결되는 것을 특징으로 하는 반도체 패키지용 리드프레임.
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