JPS6374196A - Ｃｍｏｓ半導体メモリ回路 - Google Patents
Ｃｍｏｓ半導体メモリ回路Info
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- JPS6374196A JPS6374196A JP62225426A JP22542687A JPS6374196A JP S6374196 A JPS6374196 A JP S6374196A JP 62225426 A JP62225426 A JP 62225426A JP 22542687 A JP22542687 A JP 22542687A JP S6374196 A JPS6374196 A JP S6374196A
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- JP
- Japan
- Prior art keywords
- cmos
- memory circuit
- semiconductor memory
- amplifier
- transistor
- Prior art date
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、列および行に配置されたメモリセルを有する
ＣＭＯＳ半導体メモリ回路であって、メモリセルは選択
手段により読出し増幅器に接続しうるようになっており
、この読出し増幅器の出力が３状態バスドライバを駆動
し、メモリセルの列が接続される２つのビットラインは
ＰＭＯＳプルアップトランジスタを経て電源ラインに接
続され且つ差動増幅器の入力端および反転入力端に導か
れるＣＭＯＳ半導体メモリ回路に関するものである。
ＣＭＯＳ半導体メモリ回路であって、メモリセルは選択
手段により読出し増幅器に接続しうるようになっており
、この読出し増幅器の出力が３状態バスドライバを駆動
し、メモリセルの列が接続される２つのビットラインは
ＰＭＯＳプルアップトランジスタを経て電源ラインに接
続され且つ差動増幅器の入力端および反転入力端に導か
れるＣＭＯＳ半導体メモリ回路に関するものである。
このような半導体メモリ回路は、１９８４年２月２３日
に発行されたｌ５ＳＣＣ会報の第２１４．２１５および
３４０頁に開示されており既知である。この会報では、
ワードおよびビットラインで、また読出し増幅器やバス
ドライバでも生じる遅延時間が大容量（例えば２５６キ
ロビツト）のメモリ回路にとって極めて重大であるとい
うことが述べられている。比較的大きな容量のメモリに
おける消費電力を少なくすることも重要である。
に発行されたｌ５ＳＣＣ会報の第２１４．２１５および
３４０頁に開示されており既知である。この会報では、
ワードおよびビットラインで、また読出し増幅器やバス
ドライバでも生じる遅延時間が大容量（例えば２５６キ
ロビツト）のメモリ回路にとって極めて重大であるとい
うことが述べられている。比較的大きな容量のメモリに
おける消費電力を少なくすることも重要である。
本発明の目的は、続出し増幅器および３状態バスドライ
バを有し、これら読出し増幅器および３状態バスドライ
バの組合せを改善し且つ筒車化し、これによりメモリ中
に記憶された情報を一層迅速に読出しうるようにし、そ
れにもかかわらず、消費電力を減少させた半導体メモリ
回路を提供せんとするにある。
バを有し、これら読出し増幅器および３状態バスドライ
バの組合せを改善し且つ筒車化し、これによりメモリ中
に記憶された情報を一層迅速に読出しうるようにし、そ
れにもかかわらず、消費電力を減少させた半導体メモリ
回路を提供せんとするにある。
本発明は、列および行に配置されたメモリセルを有する
ＣＭＯＳ半導体メモリ回路であって、メモリセルは選択
手段により読出し増幅器に接続しうるようになっており
、この読出し増幅器の出力が３状態バスドライバを駆動
し、メモリセルの列が接続される２つのビットラインは
ＰＭＯＳプルアップトランジスタを経て電源ラインに接
続され且つ差動増幅器の入力端および反転入力端に導か
れるＣＭＯＳ半導体メモリ回路において、各ビットライ
ンが直流レベルシフト用の増幅器を経て差動増幅器の関
連の入力端に導かれるようになっていることを特徴とす
る。
ＣＭＯＳ半導体メモリ回路であって、メモリセルは選択
手段により読出し増幅器に接続しうるようになっており
、この読出し増幅器の出力が３状態バスドライバを駆動
し、メモリセルの列が接続される２つのビットラインは
ＰＭＯＳプルアップトランジスタを経て電源ラインに接
続され且つ差動増幅器の入力端および反転入力端に導か
れるＣＭＯＳ半導体メモリ回路において、各ビットライ
ンが直流レベルシフト用の増幅器を経て差動増幅器の関
連の入力端に導かれるようになっていることを特徴とす
る。
ＰＭＯＳ トランジスタによればビットラインが電源電
圧レベルに極めて近いレベルで動作する為、安定性およ
び雑音不感応性が最大となる。従って、論理的°低”レ
ベルも電源電圧により１ボルト低い値に設定され、その
結果、次のメモリセルから情報を読出す為に一対のビッ
トラインに対する２つの論理レベルの急速な均圧化が達
成される。上述したことは本発明により直流レベルシフ
ト用の増幅器を用いることにより簡単に達成しうる。読
出し増幅器は一対のビットラインの２つの相補的な論理
信号を“′エミッタホロワ”型（この場合実際にはソー
スホロワ型）の増幅器を経て受ける。
圧レベルに極めて近いレベルで動作する為、安定性およ
び雑音不感応性が最大となる。従って、論理的°低”レ
ベルも電源電圧により１ボルト低い値に設定され、その
結果、次のメモリセルから情報を読出す為に一対のビッ
トラインに対する２つの論理レベルの急速な均圧化が達
成される。上述したことは本発明により直流レベルシフ
ト用の増幅器を用いることにより簡単に達成しうる。読
出し増幅器は一対のビットラインの２つの相補的な論理
信号を“′エミッタホロワ”型（この場合実際にはソー
スホロワ型）の増幅器を経て受ける。
従って、速度条件の為に３つの増幅器で比較的多くの電
力消費が成される場合でも、電力消費量は著しく減少さ
れる。更に、直流レベルシフト用の増幅器を用いること
により、差動増幅器の入力信号を二〇差動増幅器に対し
最も感度がよく且つ最も迅速となる入力レベルにしうる
。
力消費が成される場合でも、電力消費量は著しく減少さ
れる。更に、直流レベルシフト用の増幅器を用いること
により、差動増幅器の入力信号を二〇差動増幅器に対し
最も感度がよく且つ最も迅速となる入力レベルにしうる
。
列および行に配置されたメモリセルを有するＣＭＯＳ半
導体メモリ回路であって、メモリセルは選択手段により
読出し増幅器に接続しうるようになっており、この読出
し増幅器の出力がＣＭＯＳプッシュプル出力段を有する
３状態データバスドライバを駆動するようになっている
本発明によるＣＭＯＳ半導体メモリ回路においては、前
記のＣＭＯＳプッシュプル出力段のＰＭＯＳ トランジ
スタのゲート電極がＣＭＯＳ反転ＡＮＤゲートの出力端
に接続され、このＣＭＯＳ反転ＡＮＤゲートの入力端は
前記の読出し増幅器の出力端に接続され、このＣＭＯＳ
反転ＡＮＤゲートの他の入力端には前記のプッシュプル
出力段の２つのトランジスタをターン・オフ状態にする
制御信号が供給されるようになっており、このプッシュ
プル出力段のＮＭＯＳ トランジスタのゲート電極が前
記のＣＭＯＳ反転ＡＮＤゲートの２つのＮＭＯＳ ｌ−
ランジスタのドレインおよびソース間の相互接続点に接
続されているようにする。このような３状態データバス
ドライバはコンパクトであり、制御信号が存在しない場
合のみ動作可能状態となり、これには（例えば読出し増
幅器が動作可能状態にある期間中或いは読出し増幅器の
この動作可能状態期間の終了時における）極めて短い持
続時間しか必要としない。
導体メモリ回路であって、メモリセルは選択手段により
読出し増幅器に接続しうるようになっており、この読出
し増幅器の出力がＣＭＯＳプッシュプル出力段を有する
３状態データバスドライバを駆動するようになっている
本発明によるＣＭＯＳ半導体メモリ回路においては、前
記のＣＭＯＳプッシュプル出力段のＰＭＯＳ トランジ
スタのゲート電極がＣＭＯＳ反転ＡＮＤゲートの出力端
に接続され、このＣＭＯＳ反転ＡＮＤゲートの入力端は
前記の読出し増幅器の出力端に接続され、このＣＭＯＳ
反転ＡＮＤゲートの他の入力端には前記のプッシュプル
出力段の２つのトランジスタをターン・オフ状態にする
制御信号が供給されるようになっており、このプッシュ
プル出力段のＮＭＯＳ トランジスタのゲート電極が前
記のＣＭＯＳ反転ＡＮＤゲートの２つのＮＭＯＳ ｌ−
ランジスタのドレインおよびソース間の相互接続点に接
続されているようにする。このような３状態データバス
ドライバはコンパクトであり、制御信号が存在しない場
合のみ動作可能状態となり、これには（例えば読出し増
幅器が動作可能状態にある期間中或いは読出し増幅器の
この動作可能状態期間の終了時における）極めて短い持
続時間しか必要としない。
図面につき本発明を説明する。
第１図は本発明によるメモリ回路１を簡単化したものを
示す。このメモリ回路１は列および行に配置したメモリ
セルを有しており、これらメモリセルのうち、列Ｊにお
ける１つのセルＭのみを図示しである。このメモリセル
Ｍはそれ自体既知のＣＭＯＳセルであり、２つのパスト
ランジスタ１１および■２を経て２つのビットラインＢ
およびＢに接続されている。これら２つのパストランジ
スタは読出し或いは書込み動作の為にセルＭをアクセス
するワードライン■を経て制御される。２つのビットラ
インＢおよびＢはそれぞれプルアップトランジスタＰ１
およびＰ２を経て電源電圧点ＶＤＤに接続されている。
示す。このメモリ回路１は列および行に配置したメモリ
セルを有しており、これらメモリセルのうち、列Ｊにお
ける１つのセルＭのみを図示しである。このメモリセル
Ｍはそれ自体既知のＣＭＯＳセルであり、２つのパスト
ランジスタ１１および■２を経て２つのビットラインＢ
およびＢに接続されている。これら２つのパストランジ
スタは読出し或いは書込み動作の為にセルＭをアクセス
するワードライン■を経て制御される。２つのビットラ
インＢおよびＢはそれぞれプルアップトランジスタＰ１
およびＰ２を経て電源電圧点ＶＤＤに接続されている。
ビットラインＢおよび百聞には均圧トランジスタＢＥが
接続されており、このトランジスタＢＥは列Ｊ中のメモ
リセルＭがビットラインＢおよび百に接続される前に均
圧信号ＲＥＱによりしばらくの間導通状態とされる。２
つのパストランジスタＪ１およびＪ２が列選択信号ＹＪ
により制御されると、２つのビットラインＢおよびＢは
読出し増幅器ＳＡに接続される。列Ｊ＋１或いはＪ＋２
或いはＪ＋３の２つのビットラインはそれぞれトランジ
スタＪ３． Ｊ４或いはＪ５． Ｊ６或いはＪ７． Ｊ
８を経て読出し増幅器ＳＡに接続しうる。
接続されており、このトランジスタＢＥは列Ｊ中のメモ
リセルＭがビットラインＢおよび百に接続される前に均
圧信号ＲＥＱによりしばらくの間導通状態とされる。２
つのパストランジスタＪ１およびＪ２が列選択信号ＹＪ
により制御されると、２つのビットラインＢおよびＢは
読出し増幅器ＳＡに接続される。列Ｊ＋１或いはＪ＋２
或いはＪ＋３の２つのビットラインはそれぞれトランジ
スタＪ３． Ｊ４或いはＪ５． Ｊ６或いはＪ７． Ｊ
８を経て読出し増幅器ＳＡに接続しうる。
読出し増幅器ＳＡは３つの増幅器、すなわち第１および
第２のホロワ増幅器と差動増幅器とを有する。第１およ
び第２ホロワ増幅器はそれぞれトランジスタＮｉｌ、
Ｎ１２およびＮ２１． Ｎ２２を有する。差動増幅器は
３つのＰＭＯＳトランジスタＰ３１． Ｐ３２およびＰ
３３と３つのＮＭＯＳトランジスタＮ３１． Ｎ３２お
よびＮ３３とを有する。プルアップトランジスタＰ１お
よびＰ２を用いることにより、論理的に高レベルの電圧
はほぼ電源電圧ＶＤＤに近づき、論理的に低レベルの電
圧は電源電圧ＶＤＤよりもほぼ１ボルトだけ低い値に設
定される。ビットラインＢおよび百のそれぞれにおける
論理的に高レベルの信号および論理的に低レベルの信号
の電圧レベルを、入力トランジスタＮ３１およびＮ３２
を有する差動増幅器が最も感応するレベルにする為には
、トランジスタＮ１１゜Ｎ１２およびＮ２１． Ｎ２２
をそれぞれ有する２つの直流レベルシフト用のホロワ増
幅器を用いる。上述した３つの増幅器は選択信号ＳＥＣ
が３つのトランジスタＮ１２． Ｎ２２およびＮ３３に
供給されることにより動作可能状態とされる０選択信号
ＳＥＣはこれら３つの増幅器を比較的短期間の間のみ動
作可能状態とする。従って、速度を増大させる為の増幅
器中での比較的大きなエネルギー消費を許容しうる。
第２のホロワ増幅器と差動増幅器とを有する。第１およ
び第２ホロワ増幅器はそれぞれトランジスタＮｉｌ、
Ｎ１２およびＮ２１． Ｎ２２を有する。差動増幅器は
３つのＰＭＯＳトランジスタＰ３１． Ｐ３２およびＰ
３３と３つのＮＭＯＳトランジスタＮ３１． Ｎ３２お
よびＮ３３とを有する。プルアップトランジスタＰ１お
よびＰ２を用いることにより、論理的に高レベルの電圧
はほぼ電源電圧ＶＤＤに近づき、論理的に低レベルの電
圧は電源電圧ＶＤＤよりもほぼ１ボルトだけ低い値に設
定される。ビットラインＢおよび百のそれぞれにおける
論理的に高レベルの信号および論理的に低レベルの信号
の電圧レベルを、入力トランジスタＮ３１およびＮ３２
を有する差動増幅器が最も感応するレベルにする為には
、トランジスタＮ１１゜Ｎ１２およびＮ２１． Ｎ２２
をそれぞれ有する２つの直流レベルシフト用のホロワ増
幅器を用いる。上述した３つの増幅器は選択信号ＳＥＣ
が３つのトランジスタＮ１２． Ｎ２２およびＮ３３に
供給されることにより動作可能状態とされる０選択信号
ＳＥＣはこれら３つの増幅器を比較的短期間の間のみ動
作可能状態とする。従って、速度を増大させる為の増幅
器中での比較的大きなエネルギー消費を許容しうる。
選択信号ＳＥＣが供給されていない間は、均圧信号ＤＥ
ＣをトランジスタＰ３３に供給することによりこのトラ
ンジスタＰ３３をターン・オンさせ、これによりトラン
ジスタＰ３１． Ｎ３１およびＰ３２． Ｎ３２をそれ
ぞれ有する２つの増幅器岐路における電圧レベルを等し
くすることができる。
ＣをトランジスタＰ３３に供給することによりこのトラ
ンジスタＰ３３をターン・オンさせ、これによりトラン
ジスタＰ３１． Ｎ３１およびＰ３２． Ｎ３２をそれ
ぞれ有する２つの増幅器岐路における電圧レベルを等し
くすることができる。
読出し増幅器ＳＡの出力端０１は３状態バスドライバＴ
ＳＤのＣＭＯ５反転ＡＮ［ｌゲートの入力端に接続され
ている。この反転ＡＮＤゲートはＰＭＯＳ トランジス
タＰ４１． Ｐ４２およびＮ？ｌＯＳ トランジスタＮ
４１． Ｎ４２を有し、この反転ＡＮＤゲートには更に
均圧信号ＤＥＱをも供給される。この反転ＡＮＤゲート
の出力端は３状態バスドライバＴＳＤのプッシュプル出
力段のＰＭＯＳ トランジスタＰ５のゲート電極に接続
されている。この出力段のＮＭＯＳ トランジスタＮ５
のゲート電極はＮＭＯＳ１−ランジスタＮ４１およびＮ
４２間の相互接続点に接続されている。出力端０２は、
それ自体既知のラッチ回路を経て出力バッファに接続さ
れているメモリの内部読出しバスに接続される。均圧信
号ＤＥＱが低い限りトランジスタＰ４２がターン・オン
し、従ってトランジスタＰ５およびＮ４２がターン・オ
フされる。Ｎ？ＩＯ３トランジスタＮ４１は均圧信号Ｄ
Ｅ’ｌｌｌによりトランジスタＰ３３がターン・オンさ
れ且つトランジスタＮ１２． Ｎ２２およびＮ３３が再
びターン・オフされた際の読出し増幅器ＳＡの出力（０
１）により阻止状態にされるか或いは更に阻止状態にさ
れる。
ＳＤのＣＭＯ５反転ＡＮ［ｌゲートの入力端に接続され
ている。この反転ＡＮＤゲートはＰＭＯＳ トランジス
タＰ４１． Ｐ４２およびＮ？ｌＯＳ トランジスタＮ
４１． Ｎ４２を有し、この反転ＡＮＤゲートには更に
均圧信号ＤＥＱをも供給される。この反転ＡＮＤゲート
の出力端は３状態バスドライバＴＳＤのプッシュプル出
力段のＰＭＯＳ トランジスタＰ５のゲート電極に接続
されている。この出力段のＮＭＯＳ トランジスタＮ５
のゲート電極はＮＭＯＳ１−ランジスタＮ４１およびＮ
４２間の相互接続点に接続されている。出力端０２は、
それ自体既知のラッチ回路を経て出力バッファに接続さ
れているメモリの内部読出しバスに接続される。均圧信
号ＤＥＱが低い限りトランジスタＰ４２がターン・オン
し、従ってトランジスタＰ５およびＮ４２がターン・オ
フされる。Ｎ？ＩＯ３トランジスタＮ４１は均圧信号Ｄ
Ｅ’ｌｌｌによりトランジスタＰ３３がターン・オンさ
れ且つトランジスタＮ１２． Ｎ２２およびＮ３３が再
びターン・オフされた際の読出し増幅器ＳＡの出力（０
１）により阻止状態にされるか或いは更に阻止状態にさ
れる。
この場合、バスドライバＴＳＤの出力端は浮動状態にあ
る（高出力インピーダンスを有する）。
る（高出力インピーダンスを有する）。
第１図は、本発明によるメモリ回路の一例を示す回路図
である。 １・・・メモリ回路 Ｍ・・・メモリセル１１、
１２・・・パストランジスタ Ｂ、Ｂ・・・ビットライン Ｉ・・・ワードラインＰＩ
、 Ｐ２・・・プルアップトランジスタＢＥ・・・均圧
トランジスタ ＳＡ・・・読出し増幅器ＳＥＣ・・・選
択信号 ＴＳＤ・・・３状態バスドライバＲＥＱ
、 ０２口・・・均圧信号 特 許 出 願 人 エヌ・ベー・フィリップス・
フルーイランベンファプリケン
である。 １・・・メモリ回路 Ｍ・・・メモリセル１１、
１２・・・パストランジスタ Ｂ、Ｂ・・・ビットライン Ｉ・・・ワードラインＰＩ
、 Ｐ２・・・プルアップトランジスタＢＥ・・・均圧
トランジスタ ＳＡ・・・読出し増幅器ＳＥＣ・・・選
択信号 ＴＳＤ・・・３状態バスドライバＲＥＱ
、 ０２口・・・均圧信号 特 許 出 願 人 エヌ・ベー・フィリップス・
フルーイランベンファプリケン
Claims (1)
- 【特許請求の範囲】 １、列および行に配置されたメモリセルを有するＣＭＯ
Ｓ半導体メモリ回路であって、メモリセルは選択手段に
より読出し増幅器に接続しうるようになっており、この
読出し増幅器の出力が３状態バスドライバを駆動し、メ
モリセルの列が接続される２つのビットラインはＰＭＯ
Ｓプルアップトランジスタを経て電源ラインに接続され
且つ差動増幅器の入力端および反転入力端に導かれるＣ
ＭＯＳ半導体メモリ回路において、各ビットラインが直
流レベルシフト用の増幅器を経て差動増幅器の関連の入
力端に導かれるようになっていることを特徴とするＣＭ
ＯＳ半導体メモリ回路。 ２、特許請求の範囲第１項に記載のＣＭＯＳ半導体メモ
リ回路において、前記の直流レベルシフト用の増幅器は
直列配置した２つのＮＭＯＳトランジスタを有し、この
増幅器がエミッタホロワ型、すなわちソースホロワ型で
あることを特徴とするＣＭＯＳ半導体メモリ回路。 ３、特許請求の範囲第２項に記載のＣＭＯＳ半導体メモ
リ回路において、前記の差動増幅器と前記のソースホロ
ワ型の増幅器とが、選択信号により制御される制御トラ
ンジスタにより動作可能化せしめられるようになってい
ることを特徴とするＣＭＯＳ半導体メモリ回路。 ４、特許請求の範囲第３項に記載のＣＭＯＳメモリ回路
において、前記のソースホロワ型の増幅器の制御トラン
ジスタが接地点と差動増幅器の入力端との間に接続され
、差動増幅器の入力端と差動増幅器に対する電源端子と
の間に接続したトランジスタのゲート電極にビットライ
ンが接続されていることを特徴とするＣＭＯＳ半導体メ
モリ回路。 ５、列および行に配置されたメモリセルを有するＣＭＯ
Ｓ半導体メモリ回路であって、メモリセルは選択手段に
より読出し増幅器に接続しうるようになっており、この
読出し増幅器の出力がＣＭＯＳプッシュプル出力段を有
する３状態データバスドライバを駆動するようになって
いるＣＭＯＳ半導体メモリ回路において、前記のＣＭＯ
Ｓプッシュプル出力段のＰＭＯＳトランジスタのゲート
電極がＣＭＯＳ反転ＡＮＤゲートの出力端に接続され、
このＣＭＯＳ反転ＡＮＤゲートの入力端は前記の読出し
増幅器の出力端に接続され、このＣＭＯＳ反転ＡＮＤゲ
ートの他の入力端には前記のプッシュプル出力段の２つ
のトランジスタをターン・オフ状態にする制御信号が供
給されるようになっており、このプッシュプル出力段の
ＮＭＯＳトランジスタのゲート電極が前記のＣＭＯＳ反
転ＡＮＤゲートの２つのＮＭＯＳトランジスタのドレイ
ンおよびソース間の相互接続点に接続されていることを
特徴とするＣＭＯＳ半導体メモリ回路。 ６、特許請求の範囲第５項に記載のＣＭＯＳ半導体メモ
リ回路において、前記の読出し増幅器における均圧トラ
ンジスタに前記のＣＭＯＳ反転ＡＮＤゲートと同じ制御
信号が供給されるようになっていることを特徴とするＣ
ＭＯＳ半導体メモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8602295A NL8602295A (nl) | 1986-09-11 | 1986-09-11 | Halfgeleidergeheugenschakeling met snelle uitleesversterker tristatebusdrijver. |
| NL8602295 | 1986-09-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6374196A true JPS6374196A (ja) | 1988-04-04 |
Family
ID=19848531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225426A Pending JPS6374196A (ja) | 1986-09-11 | 1987-09-10 | Ｃｍｏｓ半導体メモリ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4910714A (ja) |
| EP (1) | EP0263547B1 (ja) |
| JP (1) | JPS6374196A (ja) |
| KR (1) | KR960000886B1 (ja) |
| DE (1) | DE3779389D1 (ja) |
| NL (1) | NL8602295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192078A (ja) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | 半導体記憶装置及びレベルシフト回路 |
| JPH01298594A (ja) * | 1988-05-25 | 1989-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH0438795A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | 増幅回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69015371T2 (de) * | 1990-05-17 | 1995-07-13 | Ibm | Lese-/schreibe-/wiederherstellungsschaltung für speichermatrizen. |
| US5231318A (en) * | 1990-08-03 | 1993-07-27 | Reddy Chitranjan N | Differential latch sense amplifier |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| DE69228919T2 (de) * | 1991-12-17 | 1999-08-26 | Stmicroelectronics | Tristate-Treiberschaltung für interne Datenbusleitungen |
| US5384503A (en) * | 1992-09-09 | 1995-01-24 | Shu; Lee-Lean | SRAM with current-mode read data path |
| KR0146532B1 (ko) * | 1995-05-25 | 1998-11-02 | 김광호 | 반도체 메모리 장치의 다이나믹 레벨 컨버터 |
| US5668765A (en) * | 1996-06-06 | 1997-09-16 | Philips Electronics North America Corporation | Charge transfer sense amplifier |
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