JPS6010495A - センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、多値レベル読取り用のセンスアンプ、特に多
値レベル読取専用メモリ用のＣＭＯＳセンスアンプに関
する。

従来技術と問題点 半導体メモリはそのメモリセルに“１”　ＩＩＱ”２値
データの一方１ビットを記憶するものが殆んどであるが
、メモリ大容量化の要求に応える手段として集積度を上
げてメモリセル数を増加する他に、メモリセルに多値デ
ータを記憶させることが考えられている。メモリセルに
記憶させるデータを２値でなく、４値、８値・・・・・
・にすればメモリ容量を２倍、４倍、・・・・・・にす
ることができる訳で、この点からは多値レベル数は多い
程好ましいが、レベル数が多いと識別が困難になるから
、メモリセル１ビツトを２値２ビツトとして使う４値型
が注目されている。２値２ビツトなら１１，１０゜０１
．００の４通りの状態があり、これを第２図に示すよう
に異なる電圧値で記憶する。即ち電源電圧Ｖｃｃが５■
とするとこれを最高電圧、最低電圧は２■程度としてこ
の間を４等分して状態■。

■、■、■に割当てる。これらの状態は上記の１１．１
０，０１．００に対応するものである。これらの状態を
検出するには３種の基準レベルＲｅｆ１．２．３を設け
、Ｒｅｆ　１より大なら状態■、ＲｅｆｌとＲｅｆ　２
の間なら状態■、Ｒｅｆ３とＲｅｆ２の間なら状態■、
Ｒｅｆ　３以下なら状態■とする。

読取りには第３図に示すようにセンスアンプを５ＡＩ−
３Ａ３の３１固設け、これらのドライバトランジスタＱ
ｌ、Ｑ２のどちらがオンかを知り、それをデコードして
読取り出力とする。例えば状態■ならセンスアンプＳＡ
１では左側のトランジスタＱ１がオン、右側のトランジ
スタＱ２がオフであり、センスアンプＳＡ２．ＳＡ３で
ば右側のトランジスタＱ２がオン、左側のトランジスタ
Ｑ１がオフであるから、上記センスアンプＳＡＩの状態
を０、センスアンプＳＡ２．ＳＡ３の状態を１とすれば
０１１なる状態が得られ、これをデコードして状態■を
得る。同様にして状態■は１１１、状態■は００１、状
態■ば０００となり、これより各状態■、■、■を知る
。さらに、それを論理合成して２値２ビットを得る。な
お第３図でＭＣはメモリ、Ｌはその負荷、Ｄはメモリセ
ルの出力、Ｄは基準入力を示し、各センスアンプＳＡ１
〜ＳＡ３は基準入力が異なるだけで、構成は同じである
。

カミる多値レヘルメモリは、デーｌ一部の寸法を変えて
トランジスタのｇｍを変える等の手段により書込み即ち
データ記憶がなされる。第３図もｇｍ選択型メモリを示
しており、メモリセルＭＣは単一のトランジスタで構成
され、そのｇｍが記憶データ１ｉ、ｉｏ、ｏｉ、ｏｏに
対応する値にされる。従ってこのメモリはマスクＲＯＭ
として製作される。か＼るトランジスタが負荷抵抗と直
列に接続され、電圧を加えられると、その直列接続点に
はトランジスタのｇｍに対応する電圧が生じ、これが読
取り出力りである。読取り出力りは負荷条件によっても
異なるが、例えば第２図に示したように５ｖ〜２Ｖ内の
４レベルの１つをとる。

メモリセルに記憶させるデータが２値データ１ビツトで
あると基準レベルは１つでよく、読取り出力りが該基準
レベルより高ければ“１”、低ければ“０”等とするこ
とができる。そしてダイナミックＲＡＭまたはスタティ
ックＲＡＭの読取り出力は記憶データの“ｌ”、“Ｏ”
に応じて電源ＶｃｃとそれよりＩＶ程度低い電圧の間で
変るに過ぎないが、多値メモリでは第２図に示したよう
に電源ＶｃｃからグランドＯＶに近い値まで大きく（詳
しくはバイアス電圧力リ変り、センスアンプはこれに応
動しなければならない。高いバイアスを持つ入力電圧を
センスするのに通ずる回路または低いバイアスを持つ入
力電圧をセンスするのに適する回路は種々あるが、高い
バイアスレベルから低いバイアスレベルまで大幅に変る
入力電圧をセンスするのに適する回路は余り見当らない
。

発明の目的 それ数本発明は入力レベルが大きく変る多値メモリ用セ
ンスアンプに好適な回路を提供しようとするものである
。

発明の構成 本発明はメモリセルに２値複数ビットで表わされるデー
タを記憶させるメモリの多値レベル読取り用センスアン
プであって、インバータ対の入出力端を交叉接続してな
るフリップフロップ回路と、該入出力端の一方に接続さ
れ読取り電圧を受ける入力側バッファと、該入出力端の
他方に接続され基準電圧を受ける基準側バッファと、前
記フリップフロップ回路のアース側に接続されて第１の
クロックが入力するとき該アース側をグランドへ接続す
る第１のスイッチング回路と、前記フリップフロップ回
路の電源側へ接続され前記第１のクロックに続いて第２
のクロックが入力するとき該電源側を電源へ接続する第
２のスイッチング回路とを備えることを特徴とするが次
に図面を参照しながらこれを詳細に説明する。

発明の実施例 第１図はＣＭＯ５回路からなる多値メモリ用センスアン
プ回路として本発明者等が当初検討した回路を示す。０
Ｍ０３回路は周知のように、消費電力が少ないなどの利
点がある。第１図でＱｌ、Ｑ２はドライバトランジスタ
、Ｑ３．Ｑ４は負荷トランジスタであり、これらは図示
のように入出力端ＰＩ、Ｐ２が交叉接続されてフリップ
フロップ回路ＦＦを構成する。矢印を付したトランジス
タはｐチャネル、無矢印のトランジスタはｎチャネルで
あり、従ってＱｌとＱ３、Ｑ２とＱ４はＣＭＯＳインバ
ータを構成する。Ｑ５．Ｑ６もｐ、ｎチャネルトランジ
スタであってＣＭＯＳインバータを構成し、クロックＣ
ＬＫがＨ（ハイ）レベルになるときトランジスタＱ６が
オンになってフリップフロップ回路ＦＦのアース側をグ
ランドへ接続し、該回路をアクティブにする。入力段の
トランジスタＱ７とＱ８．Ｑ９とＱＩＯはバッファで、
ＱｌとＱ９はドライバ、Ｑ８とＱＩＯは負荷であってソ
ースホロア回路を構成する。読取り出力りは入力端ｉｎ
即ちトランジスタＱ７のゲートに、そして基準電圧Ｒｅ
ｆは入力端ｉｎＢ即ちトランジスタＱ９のゲートに加え
る。この回路でＲｅｆ＞ＤならトランジスタＱ１がオン
、Ｑ２がオフ、Ｒｅｆ＜］）ならトランジスタＱ２がオ
ン、Ｑｌがオフとなり、センス動作を行なう。多値レベ
ルの場合はか＼るセンスアンプが第３図に示したように
３組設けられ、メモリセル出力端に共通に接続されて読
取り出力りを受ける。１メモリセルが２値１ビット型の
従来のメモリのセンスアンプ回路ではフリップフロップ
回路ＦＦの入出力端ＰＬ、Ｐ２を直接メモリセル出力端
へ接続し、バッファＱ７．ＱＢなどは設けないが、多値
レベルメモリでそのようにすると３個のセンスアンプの
１つが動作したことで該センスアンプがメモリセル出力
端を電源へプルアップ又はグランドへプルダウンしてし
まい、記憶データの読取りは不能となる。バッファＱ７
とＱ８を設けておけばこのようなことはない。基準レベ
ル側のバッファＱ９とＱＩＯは本質的には不要であるが
、データ入力側との対称性を保つ、基準電源への悪影響
を除くなどの目的で有効である。

しかし第１図の回路では次のような問題がある。

即ち、前述のように多値メモリでは読取り出力が電源電
圧からグランドレベル近くまで大幅に変わり、これに合
わせて基準電圧Ｒｅｆも高低に変る。

そして入力電圧が余りに下るとフリップフロ・ノブ回路
ＦＦではｐチャネルトランジスタＱ３．Ｑ４がオンする
恐れがあり、これらのトランジスタがオンすると電圧Ｖ
ｃｃ、トランジスタＱ３、入出力端Ｐ１．トランジスタ
Ｑ８、グランドの経路、および電源Ｖｃｃ、Ｉ〜ランジ
スタＱ４、入出力端Ｐ２、トランジスタＱＩＯ、グラン
ドの経路で電流が流れ、フリップフロップ回路に加わる
入力電圧及び基準電圧が変るという問題がある。第４図
はこの点も改善した本発明実施例回路を示す。

第４図では第１図と同じ部分には同し符号が付してあり
、そして第１図と比べれば明らかなようにフリップフロ
ップ回路ＦＦの電源側にもｐ、ｎヂャネルトランジスタ
Ｑｌｌ、Ｑｌ２からなる０ＭＯ３を設け、これをクロッ
クＣＬＫｐでスイ・ノチングする点が異なる。フリップ
フロップ回路ＦＦのアース側のＣＭＯＳインパーク（ス
イッチング回路）Ｑ５．Ｑ６に加えるクロックをＣＬＫ
ｎとすると、これらのクロックは第５図に示すように先
ずクロックＣＬＫｎが立上り、その後クロックＣＬＫｐ
が立下るように選択されている。

このようなスイッチング回路が付加されていると、最初
はクロックＣＬＫｎがＬレベル、クロックＣＬＫｐはト
■レベルであるがらトランジスタＱ５がオン、Ｑ６はオ
フ、そしてトランジスタＱ１２がオン、Ｑｌｌはオフで
あり、フリップフロップ回路ＦＦは不動作である。メモ
リセルが読出され、その出力りがトランジスタＱ７に加
わるときクロックＣＬＫｎが立上り、トランジスタＱ６
がオン、Ｑ５はオフになる。従ってトランジスタ。

１、Ｑ２．Ｑ６からなる回路がアクティブになり、基準
電圧Ｒｅｆに対する読取り電圧りの高、低によりトラン
ジスタＱ１またはＱ２が他方より多くオン（低抵抗）に
なる。しかし電源側のスイッチング回路Ｑｌｌ、Ｑ１２
ではまだＱｌ２がオン、Ｑｌｌはオフであるから前述の
Ｖｃｃ、Ｑ３．Ｐ　１゜Ｑ８、グランド及びＶｃｃ、　
Ｑ４．　Ｐ　２．　Ｑ　１２、グランドの経路の電流は
流れない。やがてクロックＣＬＫｐが立下るとトランジ
スタＱｌｌがオン、Ｑｌ２はオフとなり、フリップフロ
ップ回路ＦＦに電源ＶＣＣの電圧が印加される。フリッ
プフロップ回路ＦＦでは上記のように読取り電圧Ｄ、基
準電圧ＲｅｆによりトランジスタＱｌ、Ｑ２の導通状態
に差がついているから、電源電圧の印加で直ちにその差
を拡大する方向の動作が行なわれ、トランジスタＱ１．
　Ｑ２ば一方がオン、他方がオフとなる。こうして回路
では読取り電圧り及び基準電圧Ｒｅｆが低くてｐチャネ
ルトランジスタＱ３．Ｑ４がオンする状態にあっても、
センス動作開始直前まで電源が断たれていて電流は流れ
ず、フリップフロップ回路へ加わる読取り電圧及び基準
電圧を該電流により変化させるようなことはない。

発明の詳細 な説明したように本発明によれば入力端子が大幅に変る
、従って基準電圧も低くなることがあっても正確な動作
を行なうことができる、多値レベルメモリに好適なＣＭ
ＯＳセンスアンプ回路が得られる。

【図面の簡単な説明】

第１図はＣＭＯＳセンスアンプの一例を示す回路図、第
２図は読取り電圧及び基準電圧の変化を示すグラフ、第
３図は多値メモリのセンス回路の要部を示すブロック図
、第４図は本発明の実施例を示す回路図、第５図はクロ
ックのタイミング関係を説明する図である。 図面でＭＣはメモリセル、Ｑ３とＱｌ、Ｑ４とＱ２はＣ
ＭＯＳインパーク、ＦＦはフリップフロップ回路、Ｐｌ
、Ｐ２は入出力端、Ｑ？、ＱＢは入力端バッファ、Ｑ９
．ＱＩＯは基準値バッファ、Ｑ５．Ｑ６は第１のスイッ
チング回路、Ｑｌｌ。 Ｑ１２は第２のスイッチング回路、ＣＬＫｎ、ＣＬ　Ｋ
　ｐはクロックである。 出願人　富士通株式会社 代理人弁理士　青　柳　稔 第１図 第４図

Claims (1)

【特許請求の範囲】
1. メモリセルに２値複数ビツトで表わされるデータを記憶
   させるメモリの多値レベル読取り用のセンスアンプであ
   って、インバータ、対の入出力端を交叉接続してなるフ
   リップフロップ回路と、該入出力端の一方に接続され読
   取り電圧を受ける入力側バッファと、該入出力端の他方
   に接続され基準電圧を受ける基準側バッファと、前記フ
   リップフロップ回路のアース側に接続されて第１のクロ
   ックが入力するとき該アース側をグランドへ接続する第
   １のスイッチング回路と、前記フリップフロップ回路の
   電源側へ接続され前記第１のクロックに続いて第２のク
   ロックが入力するとき該電源側を電源へ接続する第２の
   スイッチング回路とを備えることを特徴とするセンスア
   ンプ。