JPS6341100B2 - - Google Patents

Description

【発明の詳細な説明】 (A) 発明の技術分野 本発明は、アドレス変換制御方式、特に、論理
アドレスから物理アドレスへの変換を高速に行う
アドレス変換バツフアの外に、このアドレス変換
バツフアの内容の一部をコピーしたメモリアレー
を具え、アドレス変換バツフアの部分パージはメ
モリアレーをサーチすることにより行いアドレス
変換バツフアの使用効率を向上させるようにした
アドレス変換制御方式に関するものである。

(B) 従来技術とその問題点 仮想記憶方式を採用しているデータ処理装置に
おいては、論理アドレスから物理アドレスへの変
換を高速に行うため、一度アドレス変換された論
理アドレス―物理アドレスの対をTLB（Trans―
lation Lookaside Buffer）いわゆるアドレス変
換バツフアに登録しておき、このアドレス変換バ
ツフアをアクセスすることにより高速変換を行う
アドレス変換制御方式を用いている。

アドレス変換バツフアは、プライマリ
（PRIMARY）ブロツクとオルタネート
（ALTERNATE）ブロツクとから成り、各ブロ
ツクは複数のエントリーを持つている。各エント
リーは、そのエントリーが有効であることを示す
有効フラグＶと、多重仮想記憶空間を識別する多
重仮想記憶識別（STO―ID）フイールドと、論
理アドレスフイールドと、物理アドレスフイール
ドと、記憶保護キーフイールドとから構成されて
いる。

このようなアドレス変換バツフアを具える従来
のアドレス変換制御方式を、第１図に示す。この
方式では、上述のようなアドレス変換バツフア１
に対する通常の命令フエツチ、オペランドアクセ
スは、実行アドレス・レジスタ２より変換すべき
論理アドレスの一部と当該論理アドレスの他の一
部であるアクセスアドレスとを入力することによ
り行われる。このアクセスにより、プライマリ側
およびオルタネート側の全エントリーが読出さ
れ、読出された各エントリーの多重仮想記憶識別
と論理アドレスの一部とは、プライマリ側比較器
３およびオルタネート側比較器３′において、多
重仮想記憶識別レジスタ４からの多重仮想記憶識
別と、実行アドレス・レジスタ２からの対応する
論理アドレスの一部とそれぞれ比較される。これ
らが一致した場合、そのエントリーの物理アドレ
スは実行アドレス・レジスタ２に入力された論理
アドレスに対する物理アドレスとして実アドレ
ス・レジスタ５に送られる。

実行アドレス・レジスタ２からの論理アドレス
がアドレス変換バツフア１内に無い場合には、主
記憶装置上に置かれた変換テーブルを使用してア
ドレス変換手段により物理アドレスが求められ
る。得られた物理アドレスは、登録レジスタ６に
送られ、論理アドレスの一部などと共にアドレス
変換バツフア１に登録される。

仮想記憶方式においては、使用可能物理アドレ
スよりも大きい論理アドレスが用いられるため、
１つの物理アドレスは使用されなくなつた時点
で、次々と別の論理アドレスに割当てられる。そ
の際、主記憶装置上の変換テーブルを書換えても
その内容で変換された論理アドレス―物理アドレ
スの対がアドレス変換バツフア上に存在する可能
性があるのでその対をサーチしてパージしなけれ
ばならない。このため、従来のアドレス変換制御
方式では第１図に示すように、物理アドレスでア
ドレス変換バツフア内の各エントリーをサーチす
る部分パージ方式が多くの場合採用されている。
この方式によれば、パージ・レジスタ７に追い出
すべき物理アドレスが入力されると、実行アドレ
ス・レジスタ２のアクセスアドレスを順次インク
リメントしてアドレス変換バツフア１のエントリ
ーを順次読出し、プライマリ側比較器８およびオ
ルタネート側比較器８′において、パージ・レジ
スタ７内の物理レジスタとアドレス変換バツフア
１内の物理アドレスとを比較し、一致すればその
エントリーの有効フラグＶをオフにしている。

このような従来のアドレス変換制御方式では、
部分パージを行う際に、アドレス変換バツフアの
全内容を読出すため、通常の命令フエツチ、オペ
ランドアクセスがアドレス変換バツフア１を使用
できないという欠点がある。

また、比較器３，３′で一致が得られた場合で
あつても、その物理アドレスを使えないことがあ
る。その物理アドレスが、パージ・レジスタ７に
セツトされた物理アドレスと一致する場合であ
る。これは、アドレス変換バツフア１の部分パー
ジ中に、まだパージ動作が完了せずその物理アド
レスが残つているからである。

このような欠点のため、従来のアドレス変換制
御方式では、アドレス変換バツフアの使用効率が
低下し、特にパイプライン方式では性能の低下を
もたらすという問題がある。

(C) 発明の目的と構成 本発明の目的は、アドレス変換バツフアの部分
パージと通常のアクセスとを分離して処理するこ
とができ、このためアドレス変換バツフアの使用
効率を低下させず、パイプライン方式の性能を向
上させることのできるアドレス変換制御方式を提
供することにある。

本発明は、少なくとも有効フラグと論理アドレ
スフイールドと物理アドレスフイールドと記憶保
護キーフイールドとから成るエントリーを複数有
するアドレス変換バツフアと、このアドレス変換
バツフアの内容のうち少なくとも有効フラグと物
理アドレスフイールドとのコピーを有しかつ前記
アドレス変換バツフアのエントリに対応するエン
トリが当該アドレス変換バツフア上のアドレスと
対応するアドレスに格納されているメモリ・アレ
ーと、前記アドレス変換バツフアの部分パージを
行うため前記アドレス変換バツフアの内容の一部
を示す情報を保持するパージ・レジスタと、この
パージ・レジスタの内容と前記アドレス変換バツ
フアの前記一部の内容とを比較する第１比較器
と、前記パージ・レジスタの内容と前記メモリ・
アレーの前記一部の内容とを比較する第２比較器
とを具え、前記アドレス変換バツフアへの通常の
アクセスは前記第１比較器において一致がない限
り処理を行い、部分パージは前記メモリ・アレー
のエントリーを順次アクセスして前記第２比較器
において一致が生じた場合に前記アドレス変換バ
ツフアと前記メモリ・アレーの対応するエントリ
ーの有効フラグとをオフにすることを特徴とする
ものである。

(D) 発明の実施例 第２図は、本発明の一実施例を示す図である。
図中、アドレス変換バツフア１、実行アドレス・
レジスタ２、比較器３，３′、多重仮想記憶識別
レジスタ４、実アドレス・レジスタ５、登録レジ
スタ６およびパージ・レジスタ７は、第１図に示
す従来方式のものと同一であり、したがつて同一
の番号を付して示す。この実施例は、以上の構成
に加えて、パージ・レジスタ７にセツトされてい
る物理アドレスと、アドレス変換バツフア１内の
物理アドレスとを常時比較するプライマリ側比較
器９およびオルタネート側比較器９′と、アドレ
ス変換バツフア１内の有効フラグＶおよび物理ア
ドレスのコピーを有するメモリアレー１０と、パ
ージ・レジスタ７にセツトされている物理アドレ
スとメモリアレー１０内の物理アドレスとを比較
するプライマリ側比較器１１およびオルタネート
側比較器１１′と、メモリアレー１０をアクセス
するアクセスアドレス・レジスタ１２とを具えて
おり、メモリアレー１０は、登録レジスタ６に接
続されている。

次に、本実施例の動作を説明する。アドレス変
換バツフア１に対する通常の命令フエツチ、オペ
ランドアクセスは、実行アドレス・レジスタ２か
ら変換すべき論理アドレスの一部と当該論理アド
レスの他の一部であるアクセスアドレスとを入力
することにより行われる。このアクセスにより、
プライマリ側およびオルタネート側の全エントリ
ーが読出され、読出された各エントリーの多重仮
想記憶識別と論理アドレスの一部とは、比較器
３，３′において、多重仮想記憶識別レジスタ４
からの多重仮想記憶識別と、実行アドレス・レジ
スタ２からの論理アドレスとそれぞれ比較され
る。

さらに、読出された前記各エントリーの物理ア
ドレスは、比較器９，９′において、パージ・レ
ジスタ７にセツトされている物理アドレスと比較
される。

プライマリ側の比較器３およびオルタネート側
の比較器３′のいずれにおいても一致が生じなか
つた場合には、主記憶装置上のアドレス変換テー
ブルによるアドレス変換をアドレス変換手段（図
示せず）に依頼する。これにより求められた物理
アドレスは、登録レジスタ６にセツトされ、有効
フラグＶ、多重仮想記憶識別、論理アドレス、物
理アドレス、記憶保護キーがアドレス変換バツフ
ア１に登録される。そのアドレスは、同時に、ア
クセスアドレス・レジスタ１２にもセツトされ、
このレジスタによりアクセスされたメモリーアレ
ー１０のアドレスにアドレス変換バツフア１に登
録されたと同一の有効フラグＶと物理アドレスと
がコピーされる。そして、命令フエツチ、オペラ
ンドアクセスのアドレスは再び実行アドレス・レ
ジスタ２にセツトされアドレス変換バツフア１を
アクセスする。

比較器３あるいは３′のいずれかにおける比較
が一致した場合に、比較器９，９′において、読
出されたエントリーの物理アドレスがパージ・レ
ジスタ７にセツトされている物理アドレスと一致
するならば、部分パージ動作が終了せずその物理
アドレスがアドレス変換バツフア１に残つていた
ことを示しているから、その物理アドレスは使用
できない。この場合には、その命令フエツチ、オ
ペランドアクセスを禁止するように制御する。こ
れにより、通常アクセスは、部分パージが完了に
終了するのを待たずに、比較器９，９′の比較に
より一致とならない限り、アドレス変換バツフア
１の使用を許可されることとなる。

他方、比較器３あるいは３′のいずれかにおけ
る比較が一致した場合に、比較器９，９′におい
て、読出されたエントリーの物理アドレスがパー
ジ・レジスタ７にセツトされている物理アドレス
と一致しないならば、読出されたエントリーの物
理アドレスは実アドレス・レジスタ５に送られ、
例えば、バツフア記憶装置あるいは主記憶装置の
アクセスアドレスとして使用される。

次に、部分パージが行われる場合の動作を説明
する。パージ・レジスタ７に追い出すべき物理ア
ドレスがセツトされた場合、アクセスアドレス・
レジスタ１２のアクセスアドレスを順次インクリ
メントして、メモリアレー１０のエントリーを順
次アクセスする。各エントリーのアクセス毎に、
物理アドレスを、比較器１１，１１′により、パ
ージ・レジスタ７の物理アドレスと比較する。一
致が得られた場合には、そのアクセスアドレスを
再度レジスタ１２に入力させると同時に、実行ア
ドレス・レジスタ２にもセツトする。そして、ア
ドレス変換バツフア１およびメモリアレー１０の
該当エントリーをアクセスし有効フラグＶをオフ
する。アクセスアドレス・レジスタ１２によりメ
モリアレー１０の全エントリーがサーチされると
部分パージ動作は終了し、パージ・レジスタ７は
空状態となる。

以上の説明から明らかなように、部分パージは
メモリアレーを使用して行つているので、アドレ
ス変換バツフア１へ通常の命令フエツチ、オペラ
ンドアクセス動作とは分離され、したがつて部分
パージ動作のために、アドレス変換バツフアへの
通常のアクセスが制限されるということはない。
また、比較器９，９′が一致を検出しない限り、
アドレス変換バツフアからの物理アドレスは有効
に使用することが可能となる。

第３図は、仮想計算機に本発明を適用した場合
の実施例を示す図である。仮想計算機VMは、複
数のオペレーテイングシステムと、これらのオペ
レーテイングシステムを１つの実計算機上で同時
動作させるための管理プログラムにより構成され
ている。管理プログラムは、複数のオペレーテイ
ングシステムに仮想計算機識別（VM―ID）を付
け、主記憶装置上に割当てている。

仮想計算機識別は、アドレス変換バツフアのエ
ントリーに登録されているため、一度使用された
仮想計算機識別は、ある仮想計算機を動作させる
必要がなくなつた場合、あるいは主記憶装置の容
量の関係で同じ仮想計算機識別を他の仮想計算機
に割当てる場合に、部分パージすることが必要と
なる。この場合、前記実施例と同様に、メモリア
レーを具え、このメモリアレーを使用して部分パ
ージを行うようにする。

第３図において、第２図と同様の機能を有する
要素には第２図と同一の番号を付して示す。アド
レス変換バツフア１には、さらに、仮想計算機識
別を登録する。アドレス変換バツフアの内容のう
ち、メモリアレー１０には有効フラグＶと仮想計
算機識別と物理アドレスとをコピーする。この実
施例は、さらに、仮想計算機識別レジスタ１３
と、部分パージすべき仮想計算機識別をセツトす
るためのパージ仮想計算機識別レジスタ１４とを
具えており、仮想計算機識別レジスタ１３は、メ
モリアレー１０に接続されている。

比較器３，３′ではアドレス変換バツフア１の
各エントリーの多重仮想記憶識別と仮想計算機識
別と論理アドレスとが、多重仮想記憶識別レジス
タ４からの多重仮想記憶識別と、仮想計算機識別
レジスタ１３からの仮想計算機識別と、実行アド
レス・レジスタ２からの論理アドレスとそれぞれ
比較される。比較器１５，１５′では、物理アド
レスの比較に加えて、さらにアドレス変換バツフ
ア１の仮想計算機識別をパージ仮想計算機識別レ
ジスタ１４の内容と比較するようにされる。比較
器１６，１６′では、物理アドレスの比較に加え
て、さらにメモリアレー１０の仮想計算機識別を
パージ仮想計算機識別レジスタ１４の内容と比較
するようにされる。

この実施例の動作は、第２図において説明した
実施例の動作と基本的に同じであり部分パージ
は、仮想計算機識別を用いて行うことができる。

(E) 発明の効果 本発明によれば、アドレス変換バツフアの部分
パージは、メモリアレーを用いて行うので、部分
パージの処理とアドレス変換バツフアへの通常の
アクセスの処理とを分離して行うことができる。
したがつて、部分パージ動作のために、アドレス
変換バツフアへの通常のアクセスが制限されるこ
とはない。さらに、アドレス変換バツフアより得
られる物理アドレスは必ず使用することができる
ので、アドレス変換バツフアの使用効率が高ま
り、特にパイプライン方式、さらには仮想計算機
に応用した場合、システムの性能の向上を図るこ
とができる。

【図面の簡単な説明】

第１図は従来のアドレス変換制御方式を示す
図、第２図は本発明の実施例を示す図、第３図は
本発明の他の実施例を示す図である。 図中、１はアドレス変換バツフア、２は実行ア
ドレス・レジスタ、３，３′は比較器、４は多重
仮想記憶識別レジスタ、５は実アドレス・レジス
タ、６は登録レジスタ、７はパージ・レジスタ、
８，８′は比較器、９，９′は比較器、１０はメモ
リアレー、１１，１１′は比較器、１２はアクセ
ス・レジスタ、１３は仮想計算機識別レジスタ、
１４はパージ仮想計算機識別レジスタ、１５，１
５′は比較器、１６，１６′は比較器である。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも有効フラグと論理アドレスフイー
   ルドと物理アドレスフイールドと記憶保護キーフ
   イールドとから成るエントリーを複数有するアド
   レス変換バツフフアと、 このアドレス変換バツフアの内容のうち少なく
   とも有効フラグと物理アドレスフイールドとのコ
   ピーを有しかつ前記アドレス変換バツフアのエン
   トリに対応するエントリが当該アドレス変換バツ
   フア上のアドレスと対応するアドレスに格納され
   ているメモリ・アレーと、 前記アドレス変換バツフアの部分パージを行う
   ため前記アドレス変換バツフアの内容の一部を示
   す情報を保持するパージ・レジスタと、 このパージ・レジスタの内容と前記アドレス変
   換バツフアの前記一部の内容とを比較する第１比
   較器と、 前記パージ・レジスタの内容と前記メモリ・ア
   レーの前記一部の内容とを比較する第２比較器と を具え、前記アドレス変換バツフアへの通常のア
   クセスは前記第１比較器において一致がない限り
   処理を行い、 部分パージは前記メモリ・アレーのエントリー
   を順次アクセスして前記第２比較器において一致
   が生じた場合に前記アドレス変換バツフアと前記
   メモリ・アレーの対応するエントリーの有効フラ
   グとをオフにする ことを特徴とするアドレス変換制御方式。 ２ 少なくとも有効フラグと論理アドレスフイー
   ルドと物理アドレスフイールドと記憶保護キーフ
   イールドと仮想計算機識別フイールドとを有する
   エントリーを複数有するアドレス変換バツフア
   と、 このアドレス変換バツフアの内容のうち少なく
   とも有効フラグと物理アドレスフイールドと仮想
   計算機識別フイールドとのコピーを有しかつ前記
   アドレス変換バツフアのエントリに対応するエン
   トリが当該アドレス変換バツフア上のアドレスと
   対応するアドレスに格納されているメモリ・アレ
   ーと、 前記アドレス変換バツフアの部分パージを行う
   ため前記アドレス変換バツフアの内容の一部を示
   す情報を保持するパージ・レジスタと、 このパージ・レジスタの内容と前記アドレス変
   換バツフア上の前記一部の内容とを比較する第１
   比較器と、 前記パージ・レジスタの内容と前記メモリ・ア
   レー上の前記一部の内容とを比較する第２比較器
   と、 パージすべき仮想計算機識別を保持するパージ
   仮想計算機識別レジスタと、 このパージ仮想計算機識別レジスタの内容と前
   記アドレス変換バツフア上の前記仮想計算機識別
   フイールドの内容とを比較する第３比較器と、 前記パージ仮想計算機識別レジスタの内容と前
   記メモリ・アレー上の前記仮想計算機識別フイー
   ルドの内容とを比較する第４比較器と を具え、前記アドレス変換バツフアへの通常のア
   クセスは前記第１比較器と第３比較器とにおいて
   一致がない限り処理を行い、 部分パージは前記メモリ・アレーのエントリー
   を順次アクセスして前記第２比較器と第４比較器
   とにおいて一致が生じた場合に前記アドレス変換
   バツフアと前記メモリ・アレーの対応するエント
   リーの有効フラグとをオフにする ことを特徴とするアドレス変換制御方式。