JPH02114346A - Ｔｌｂエントリ制御方式 - Google Patents
Ｔｌｂエントリ制御方式Info
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- JPH02114346A JPH02114346A JP63267264A JP26726488A JPH02114346A JP H02114346 A JPH02114346 A JP H02114346A JP 63267264 A JP63267264 A JP 63267264A JP 26726488 A JP26726488 A JP 26726488A JP H02114346 A JPH02114346 A JP H02114346A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のウェイ （ＷＡＹ）によって構成されるＴＬＢの
制御に関し、 仮想アドレスと実ア計゛レスが等しい場合の変換対の登
録を合理的に行うことの可能な制御方式を提供すること
を目的とし、 仮想アドレスを絶体アドレスに変換する第１の変換対と
、実アドレスを絶体アドレスに変換する第２の変換対と
を保持する手段と、上記第１の変換対を用いる状態であ
るか、第２の変換対を用いる状態であるか、あるいは、
第１の変換対と第２の変換対とを共に用いることが可能
であるかを示す情報を保持する手段と、第１の変換対と
第２の変換対とを共に用いることが可能である変換対を
登録するとき、上記一方の変換対に他方の変換対が包含
されることを抑止する手段とを設けることにより構成す
る。
制御に関し、 仮想アドレスと実ア計゛レスが等しい場合の変換対の登
録を合理的に行うことの可能な制御方式を提供すること
を目的とし、 仮想アドレスを絶体アドレスに変換する第１の変換対と
、実アドレスを絶体アドレスに変換する第２の変換対と
を保持する手段と、上記第１の変換対を用いる状態であ
るか、第２の変換対を用いる状態であるか、あるいは、
第１の変換対と第２の変換対とを共に用いることが可能
であるかを示す情報を保持する手段と、第１の変換対と
第２の変換対とを共に用いることが可能である変換対を
登録するとき、上記一方の変換対に他方の変換対が包含
されることを抑止する手段とを設けることにより構成す
る。
本発明は、情報処理装置のＣＰＵ内にアドレス変換の高
速化を図るため設けられた変換索引緩衝機構（以下ＴＬ
Ｂと言う）に関し、特に仮想アドレスから絶体アドレス
への変換と、実アドレスから絶体アドレスへの変換の２
ウエイ（ＷＡＹ）の構成を採るＴＬＢにおいて、仮想ア
ドレスと実アドレスが等しい場合の変換対の登録を合理
的に行うことの可能なＴ Ｌ Ｂ ａｉ制御方式に係る
。
速化を図るため設けられた変換索引緩衝機構（以下ＴＬ
Ｂと言う）に関し、特に仮想アドレスから絶体アドレス
への変換と、実アドレスから絶体アドレスへの変換の２
ウエイ（ＷＡＹ）の構成を採るＴＬＢにおいて、仮想ア
ドレスと実アドレスが等しい場合の変換対の登録を合理
的に行うことの可能なＴ Ｌ Ｂ ａｉ制御方式に係る
。
第２図は情報処理装置の構成の例を示す図であって、５
１は中央処理装置（以下ＣＰＵとも言う）、５２は主記
憶制御装置（以下ＭＣＵとも言う）、５３は主記憶（以
下ＭＳＵとも言う）、を表している。
１は中央処理装置（以下ＣＰＵとも言う）、５２は主記
憶制御装置（以下ＭＣＵとも言う）、５３は主記憶（以
下ＭＳＵとも言う）、を表している。
同図に示すようにＣＰＵ５１は、命令の実行制御を行う
！ユニット５４（以下ＩＵとも言う）と、演算を１行う
Ｅユニット５５（以下ＥＵとも言う）と、データの読み
出し／書き込みを行うＳユニット５６（以下ＳＵとも言
う）の３ユニツトより構成される。さらにＳユニット５
６は、主記憶装置の一部の写しを保持するキャッシュ・
メモリ５７と、仮想記憶機構として、動的アドレス変換
Ｒ（ＤＡＴ）と変換索引緩衝機構５８（ＴＬＢ）を具備
する。
！ユニット５４（以下ＩＵとも言う）と、演算を１行う
Ｅユニット５５（以下ＥＵとも言う）と、データの読み
出し／書き込みを行うＳユニット５６（以下ＳＵとも言
う）の３ユニツトより構成される。さらにＳユニット５
６は、主記憶装置の一部の写しを保持するキャッシュ・
メモリ５７と、仮想記憶機構として、動的アドレス変換
Ｒ（ＤＡＴ）と変換索引緩衝機構５８（ＴＬＢ）を具備
する。
ｌＵ３４からの主記憶アクセス要求は、ＩＵ−ＲＥＱ（
：ｉ１号によりなされる。ＩＵ−ＲＥＱ信号がオンのと
きのＩＵ−ＲＥＱ−ＡＤＲ５／ＩＵ−ＲＥＱ−ＩＤに応
じて、５Ｕ５６は主記憶の読み込み／書き込み制御を行
う。Ｉ Ｕ−ＲＥＱ−ＩＤが読み込み指示であった場合
には、それが命令フェッチであればｌＵ３４に、オペラ
ンドフェッチであればｌＵ５５に、それぞれＣＡＣＨＥ
−ＤＡＴＡの信号でＩ Ｗ Ｒ５９，あるいは０ＷＲ６
０に読み込みデータをストアする。またＩＵ−ＲＥＱ−
ＩＤが書き込み指示であった場合には、ＥＩＪより５Ｔ
ＯＲＥ−ＤＡＴＡの信号を受は取り、ストア処理を実行
する。
：ｉ１号によりなされる。ＩＵ−ＲＥＱ信号がオンのと
きのＩＵ−ＲＥＱ−ＡＤＲ５／ＩＵ−ＲＥＱ−ＩＤに応
じて、５Ｕ５６は主記憶の読み込み／書き込み制御を行
う。Ｉ Ｕ−ＲＥＱ−ＩＤが読み込み指示であった場合
には、それが命令フェッチであればｌＵ３４に、オペラ
ンドフェッチであればｌＵ５５に、それぞれＣＡＣＨＥ
−ＤＡＴＡの信号でＩ Ｗ Ｒ５９，あるいは０ＷＲ６
０に読み込みデータをストアする。またＩＵ−ＲＥＱ−
ＩＤが書き込み指示であった場合には、ＥＩＪより５Ｔ
ＯＲＥ−ＤＡＴＡの信号を受は取り、ストア処理を実行
する。
読み込み制御で、ＲＥＱ−ＡＤＲ３のデータがキャッジ
５５７に存在しなかった場合、５Ｕ５７はＭＣＵ３２に
対して主記憶フェッチ要求を行う。
５５７に存在しなかった場合、５Ｕ５７はＭＣＵ３２に
対して主記憶フェッチ要求を行う。
５Ｕ５６からの該主記憶フェッチ要求は、ＭＳ−ＲＥＱ
信号によりなされる。ＭＳ−ＲＥＱ信号がオンのときの
ＭＳ−ＲＥＱ−ＡＤＲ３／ＭＳ−ＲＥＱ−１０に従って
ＭＣＵ３２は主記憶フェッチを開始し、ＭＳＵ５３にア
クセスして結果をＭＳ−ＤＡＴＡの信号で５Ｕ５６に送
る。５Ｕ５６はこのＭＳ−ＤＡＴＡを受は取り、キャッ
シュに格納すると共に、ｌＵ３４あるいはｌＵ５５に結
果を報告する。
信号によりなされる。ＭＳ−ＲＥＱ信号がオンのときの
ＭＳ−ＲＥＱ−ＡＤＲ３／ＭＳ−ＲＥＱ−１０に従って
ＭＣＵ３２は主記憶フェッチを開始し、ＭＳＵ５３にア
クセスして結果をＭＳ−ＤＡＴＡの信号で５Ｕ５６に送
る。５Ｕ５６はこのＭＳ−ＤＡＴＡを受は取り、キャッ
シュに格納すると共に、ｌＵ３４あるいはｌＵ５５に結
果を報告する。
書き込み制御の場合、５Ｕ５６はキャッシュ５７にスト
アを行うと共に、ＭＣＵ３２に対して主記憶ストア要求
を行う。ＭＣＵ３２はＭＳ−ＲＥＱ／ＭＳ−ＲＥＱ−Ａ
ＤＲ３／ＭＳ−ＲＥＱ−ＩＤ／ＭＳ−ＤＡＴＡに従って
主記憶ストアを行うべくＭＳＵ５３にアクセスしてスト
アを実行する。
アを行うと共に、ＭＣＵ３２に対して主記憶ストア要求
を行う。ＭＣＵ３２はＭＳ−ＲＥＱ／ＭＳ−ＲＥＱ−Ａ
ＤＲ３／ＭＳ−ＲＥＱ−ＩＤ／ＭＳ−ＤＡＴＡに従って
主記憶ストアを行うべくＭＳＵ５３にアクセスしてスト
アを実行する。
第３３図は前記Ｓユニットの構成の例を示す図である。
Ｓユニット（ＳＵ）は４サイクルよりなるパイプライン
を具備し、それぞれＰサイクル、Ｔサイクル、Ｂサイク
ル、Ｒサイクルと呼ぶ。
を具備し、それぞれＰサイクル、Ｔサイクル、Ｂサイク
ル、Ｒサイクルと呼ぶ。
Ｐサイクルでは、ＩＵよりのリクエスト （ＩＵ−ＲＥ
Ｑ／ＩＵ−ＲＥＱ−ＡＤＲＳ／ＩＩＲＥＱ−Ｉ Ｄ）を
受は取り、Ｉ Ｕ−ＲＥＱ−ＡＤＲ５をＴＬＡＲ６１（
Ｔｃｙｃ ｌ ｅ−Ｌｏｇ ｉｃａｌ−Ａｄｄｒｅｓｓ
−Ｒｅｇｉｓｔｅｒ）に格納する。
Ｑ／ＩＵ−ＲＥＱ−ＡＤＲＳ／ＩＩＲＥＱ−Ｉ Ｄ）を
受は取り、Ｉ Ｕ−ＲＥＱ−ＡＤＲ５をＴＬＡＲ６１（
Ｔｃｙｃ ｌ ｅ−Ｌｏｇ ｉｃａｌ−Ａｄｄｒｅｓｓ
−Ｒｅｇｉｓｔｅｒ）に格納する。
Ｔサイクルでは、Ｔ Ｌ Ａ Ｒ６１の一部でＴＬＢ６
２を索引すると共に、Ｔ Ｌ Ａ Ｒ６１の別の一部で
キャッシュ６３のディレクトリ部（ＣＡＣＨＥＤＩＲ）
を索引する。キャッジ５６３のディレクトリ部には、デ
ータ・アレイ部の各ブロックの有効性を示すバリッド・
ビットと絶対アドレスが格納されている。また、キャッ
シュは複数のＷＡＹより構成されており、Ｔサイクルで
キャッシ二の各ＷＡＹより索引されたディレクトリ情報
は、ＴＬＢ６２より読み出された絶対アドレスと並列で
マツチが取られ、結果がＭＷＮＲ６４（Ｍａｔｃｈ−Ｗ
ａｙ−Ｎｕｍｂｅｒ−Ｒｅｇｉｓｔｅｒ）に格納される
。この際に、全てのＷＡＹでマツチが得られなかった場
合には、キャッシュ・ミスとなり、後続のＲサイクルよ
り主記憶フェッチ動作が開始される。また、ＴＬＢ６２
がミス・ヒツトした場合には、ＴＭＨＲ６５（ＴＬＢ−
ＭｉｓｓＨｉ ｔ−Ｒｅｇｉｓｔｅｒ）がセットされる
。
２を索引すると共に、Ｔ Ｌ Ａ Ｒ６１の別の一部で
キャッシュ６３のディレクトリ部（ＣＡＣＨＥＤＩＲ）
を索引する。キャッジ５６３のディレクトリ部には、デ
ータ・アレイ部の各ブロックの有効性を示すバリッド・
ビットと絶対アドレスが格納されている。また、キャッ
シュは複数のＷＡＹより構成されており、Ｔサイクルで
キャッシ二の各ＷＡＹより索引されたディレクトリ情報
は、ＴＬＢ６２より読み出された絶対アドレスと並列で
マツチが取られ、結果がＭＷＮＲ６４（Ｍａｔｃｈ−Ｗ
ａｙ−Ｎｕｍｂｅｒ−Ｒｅｇｉｓｔｅｒ）に格納される
。この際に、全てのＷＡＹでマツチが得られなかった場
合には、キャッシュ・ミスとなり、後続のＲサイクルよ
り主記憶フェッチ動作が開始される。また、ＴＬＢ６２
がミス・ヒツトした場合には、ＴＭＨＲ６５（ＴＬＢ−
ＭｉｓｓＨｉ ｔ−Ｒｅｇｉｓｔｅｒ）がセットされる
。
Ｂサイクルでは、ＭＷＮＲ６４に示されるキャッシュの
データ・アレイ部（ＣＡＣＨＥ−ＤＡＲ）に対して読み
込み／書き込み処理が行われ、読み込みであれば、結果
をＩＷＲ６６あるいは０ＷＲ６７に格納する。また、Ｔ
ＬＢミス・ヒツトの場合にはここでＤＡＴ１３８が起動
される。
データ・アレイ部（ＣＡＣＨＥ−ＤＡＲ）に対して読み
込み／書き込み処理が行われ、読み込みであれば、結果
をＩＷＲ６６あるいは０ＷＲ６７に格納する。また、Ｔ
ＬＢミス・ヒツトの場合にはここでＤＡＴ１３８が起動
される。
Ｒサイクルでは、ＭＣＵアクセスを行う。
第４図はＴＬＢの内部構成の例を示す図である。ＴＬＢ
は、プライマリイ （ＰＲＩＭＡＲＹ）７２、およびオ
ルタネート （ＡＬＴＥＲＮＡＴＥ）７３の２つのＷＡ
Ｙにより構成されており、以下の各エントリ情報は双方
のＷＡＹに同様に格納されている。
は、プライマリイ （ＰＲＩＭＡＲＹ）７２、およびオ
ルタネート （ＡＬＴＥＲＮＡＴＥ）７３の２つのＷＡ
Ｙにより構成されており、以下の各エントリ情報は双方
のＷＡＹに同様に格納されている。
ＴＬＢ？１にはＳＴ八へＵＳ７４ａ、７４ｂＬＯＧ−Ａ
ＤＲ５７５ａ、７５ｂＳＹＳ−ＡＤＲ５７６ａ。
ＤＲ５７５ａ、７５ｂＳＹＳ−ＡＤＲ５７６ａ。
７６ｂＳＰＡＣＥ−ＩＤ７？ａ、７７ｂＤＯＭＡＩＮ−
Ｉ Ｄ７８ａ 、 ７８ｂの各５つの情報が格納される
。
Ｉ Ｄ７８ａ 、 ７８ｂの各５つの情報が格納される
。
５ＴＡＴＩＪＳ７４ａ、７４ｂは、そのエントリの有効
性を示すＶａｌｉｄビットと、ＬＯＧ−ＡＤ ＲＳ ７
５ａ 、 ７５ｂ（論理アドレス）が仮想アドレスであ
るか実アドレスであるかを示すＶビットとＲビット、さ
らにコモン・セグメントを示すＣＳビットなどにより構
成される。■ビットとＲビットとの関係を第１表に示す
。なお、■＝Ｒ＝０とＶ＝Ｒ＝１のケースは禁止条件と
なっている。
性を示すＶａｌｉｄビットと、ＬＯＧ−ＡＤ ＲＳ ７
５ａ 、 ７５ｂ（論理アドレス）が仮想アドレスであ
るか実アドレスであるかを示すＶビットとＲビット、さ
らにコモン・セグメントを示すＣＳビットなどにより構
成される。■ビットとＲビットとの関係を第１表に示す
。なお、■＝Ｒ＝０とＶ＝Ｒ＝１のケースは禁止条件と
なっている。
第１表
５ＹＳ−八ＤＲ３７６ａ、７６ｂ （絶対アドレス）は
、・ＤＡＴの変換結果を格納したもので、システムアド
レスである。
、・ＤＡＴの変換結果を格納したもので、システムアド
レスである。
５ＰＡＣＥ−ＩＤ７７ａ、７７ｂは、マルチ・バーチャ
ルにおける空間の識別情報が格納される。
ルにおける空間の識別情報が格納される。
５ＴＡＵＳのＣＳビットがオンである場合には、このエ
ントリは無視される。
ントリは無視される。
ＤＯＭＡ Ｉ Ｎ−Ｉ Ｄ７８ａ、７８ｂは、ＶＭ（仮
想マシン）モードにおけるＶＭの識別情報が格納される
。
想マシン）モードにおけるＶＭの識別情報が格納される
。
以上の各情報は、ＴサイクルのＴＬＢ索引と同時にチエ
ツクされ、全てがマツチした場合のみＴＬＢヒツトとな
る。それ以外の場合にはＴＬＢミス・ヒツトとなり、Ｄ
ＡＴが起動される。
ツクされ、全てがマツチした場合のみＴＬＢヒツトとな
る。それ以外の場合にはＴＬＢミス・ヒツトとなり、Ｄ
ＡＴが起動される。
ＤＡＴは所定の変換テーブルを参照して変換を行い、結
果をＴＬＢに送る。なお、ここでＤＡＴはプレフィック
ス変換などの実アドレス→絶対アドレス変換も合わせ実
行する。
果をＴＬＢに送る。なお、ここでＤＡＴはプレフィック
ス変換などの実アドレス→絶対アドレス変換も合わせ実
行する。
ＴＬＢ７１はＤＡＴの結果（ＳＭＳ−ＡＤＲ３）を受は
取ると、プライマリイア２あるいはオルタｔ、−）７３
のどちらかの空きエントリに結果を格納する。もしもど
ちらのＷＡＹにも空きがなければ、ＨＯＴ＆Ｃ０ＬＤの
アルゴリズムによって置き換えＷＡＹの候補（ＴＬＢ−
Ｈ＆Ｃ−ＲＥＰＬ）を選びだす。実際には、このＨＯＴ
＆Ｃ０ＬＤのアルゴリズムの為に、ＴＬＢの参照履歴と
して最も最近にアクセスされたＷＡＹｉ号（０／１）を
エントリ毎に登録するＲＥＰＬ八ＣＥへＡＲＲＡＹを具
備しており、ＤＡＴ結果のＴＬＢ登録時には、このエン
） ＩＪ情報がＴＬＢ−Ｈ＆Ｃ−ＲＥＰＬとして読み出
される。
取ると、プライマリイア２あるいはオルタｔ、−）７３
のどちらかの空きエントリに結果を格納する。もしもど
ちらのＷＡＹにも空きがなければ、ＨＯＴ＆Ｃ０ＬＤの
アルゴリズムによって置き換えＷＡＹの候補（ＴＬＢ−
Ｈ＆Ｃ−ＲＥＰＬ）を選びだす。実際には、このＨＯＴ
＆Ｃ０ＬＤのアルゴリズムの為に、ＴＬＢの参照履歴と
して最も最近にアクセスされたＷＡＹｉ号（０／１）を
エントリ毎に登録するＲＥＰＬ八ＣＥへＡＲＲＡＹを具
備しており、ＤＡＴ結果のＴＬＢ登録時には、このエン
） ＩＪ情報がＴＬＢ−Ｈ＆Ｃ−ＲＥＰＬとして読み出
される。
コモン・セグメントのエントリを登録する場合、２つの
ウェイ （ＷＡＹ）でＴＬＢ同時マツチングが起きると
、ハードウェア障害と見做されてマシンチエツクとなっ
てしまうため、それを防止するために、登録するＷＡＹ
と反対のＷＡＹのエントリ情報が、コモン・セグメント
のエントリ登録情報に包含されないように注意しなけれ
ばならず、そのためには、ＴＬＢ−Ｈ＆Ｃ−ＲＥＰＬの
信号だけでは不十分である。
ウェイ （ＷＡＹ）でＴＬＢ同時マツチングが起きると
、ハードウェア障害と見做されてマシンチエツクとなっ
てしまうため、それを防止するために、登録するＷＡＹ
と反対のＷＡＹのエントリ情報が、コモン・セグメント
のエントリ登録情報に包含されないように注意しなけれ
ばならず、そのためには、ＴＬＢ−Ｈ＆Ｃ−ＲＥＰＬの
信号だけでは不十分である。
そのため、実際には第５図に示すような論理ゲート８１
〜８８から成る回路を用いて、登録するＷＡＹと反対の
ＷＡＹのエントリ情報が、コモン・セグメントのエント
リ登録情報に包含されないようにしている。
〜８８から成る回路を用いて、登録するＷＡＹと反対の
ＷＡＹのエントリ情報が、コモン・セグメントのエント
リ登録情報に包含されないようにしている。
すなわち、同図においてＰ ＲＩ −ＣＯＭ−ＭＣＨお
よびＡＬＴ−ＣＯＭ−ＭＣＨの各信号は、ＰＲＩＭＡＲ
ＹあるいはＡＬＴＥＲＮＡＴＥの５ＰＡＣＥ−ＩＤを除
くエントリ情報が、コモン・セグメントのエントリ登録
情報にマツチングしたことを示す信号であり、ＣＯＭＭ
ＯＮ−９ＢＧＭの信号は、ＤＡＴの結果がコモン・セグ
メントであることｉ示す信号であり、ＴＬＢ−ＰＲＩ−
ＷＲＴ−１／ＴＬＢ−ＡＬＴ−ＷＲＴ−１の各信号は、
それぞれのＷＡＹの最終的な置き換え指示をする為の信
号である。また、ＴＬＢ−ＡＬＴ−ＩＮＶ−１（７）信
号ハ、ＡＬＴＥＲＮＡＴＥの有効ビットをオフにするこ
とを指示する信号である。
よびＡＬＴ−ＣＯＭ−ＭＣＨの各信号は、ＰＲＩＭＡＲ
ＹあるいはＡＬＴＥＲＮＡＴＥの５ＰＡＣＥ−ＩＤを除
くエントリ情報が、コモン・セグメントのエントリ登録
情報にマツチングしたことを示す信号であり、ＣＯＭＭ
ＯＮ−９ＢＧＭの信号は、ＤＡＴの結果がコモン・セグ
メントであることｉ示す信号であり、ＴＬＢ−ＰＲＩ−
ＷＲＴ−１／ＴＬＢ−ＡＬＴ−ＷＲＴ−１の各信号は、
それぞれのＷＡＹの最終的な置き換え指示をする為の信
号である。また、ＴＬＢ−ＡＬＴ−ＩＮＶ−１（７）信
号ハ、ＡＬＴＥＲＮＡＴＥの有効ビットをオフにするこ
とを指示する信号である。
上述したような、従来の方式においては、第１表に示し
たＶ／Ｒビットの関係としてＶ＝Ｒ＝１ （仮想アド
レス＝実アドレス）の場合は登録が禁止されている。し
かし、実際のシステムでは、システム固有エリアなどに
仮想アドレスと実アドレスが等しい場合が多く、またア
クセス頻度も高い場合が多い。この様な場合、従来では
ＬＯＧ−ＡＤＲ３＝仮想アドレス／ＬＯＧ−ＡＤＲＳ＝
実アドレスに応じて必ず２つのエントリが使用されてお
り、ＴＬＢの使用効率の上で不十分なものとなっていた
。そのため、Ｖ＝Ｒ＝１の場合を同一のエントリに登録
する事を可能とすることが望まれていた。しかしながら
、若し、従来方式でＶ＝Ｒ＝１のエントリを許した場合
には、次のような不都合が生じる。
たＶ／Ｒビットの関係としてＶ＝Ｒ＝１ （仮想アド
レス＝実アドレス）の場合は登録が禁止されている。し
かし、実際のシステムでは、システム固有エリアなどに
仮想アドレスと実アドレスが等しい場合が多く、またア
クセス頻度も高い場合が多い。この様な場合、従来では
ＬＯＧ−ＡＤＲ３＝仮想アドレス／ＬＯＧ−ＡＤＲＳ＝
実アドレスに応じて必ず２つのエントリが使用されてお
り、ＴＬＢの使用効率の上で不十分なものとなっていた
。そのため、Ｖ＝Ｒ＝１の場合を同一のエントリに登録
する事を可能とすることが望まれていた。しかしながら
、若し、従来方式でＶ＝Ｒ＝１のエントリを許した場合
には、次のような不都合が生じる。
例えば、本従来方式においてＶ＝Ｒ＝１のエントリをＴ
ＬＢに登録する場合に、上述のアルゴリズムに従ってＴ
ＬＢ−ＰＲＩ−ＷＲＴ−１がオンとなり、Ｖ＝Ｒ＝１の
エントリがプライマリイ側に登録された場合を考えると
、このとき、オルタネート側のＶビットがオフかつＲビ
ットがオン（実アドレス→絶対アドレス変換のみ可）で
ある場合に、このオルタネート側のＴＬＢ登録情報が、
プライマリイ側に包含される場合（Ｖビットを除く他の
登録情報が等しい）が生じろる。この場合には、先のコ
モン・セグメントの場合と同様ダブル・マツチが生じて
しまい、マシンチエツクとなってしまう。これは、プラ
イマリイとオルタネートが逆の場合でも同様である。こ
の様に、従来方式においてＶ＝Ｒ＝１のエントリを許そ
うとすると、ＴＬＢでダブル・マツチの場合が生じてし
まうという問題点があった。
ＬＢに登録する場合に、上述のアルゴリズムに従ってＴ
ＬＢ−ＰＲＩ−ＷＲＴ−１がオンとなり、Ｖ＝Ｒ＝１の
エントリがプライマリイ側に登録された場合を考えると
、このとき、オルタネート側のＶビットがオフかつＲビ
ットがオン（実アドレス→絶対アドレス変換のみ可）で
ある場合に、このオルタネート側のＴＬＢ登録情報が、
プライマリイ側に包含される場合（Ｖビットを除く他の
登録情報が等しい）が生じろる。この場合には、先のコ
モン・セグメントの場合と同様ダブル・マツチが生じて
しまい、マシンチエツクとなってしまう。これは、プラ
イマリイとオルタネートが逆の場合でも同様である。こ
の様に、従来方式においてＶ＝Ｒ＝１のエントリを許そ
うとすると、ＴＬＢでダブル・マツチの場合が生じてし
まうという問題点があった。
本発明は、二のような従来の問題点に鑑み、仮想アドレ
スと実アドレスが等しいとき、Ｖ＝Ｒ＝１．のエントリ
を設けることが可能でダブル・マツチを生ずることのな
いＴＬＢのエントリ制御方式を提供することを目的とし
ている。
スと実アドレスが等しいとき、Ｖ＝Ｒ＝１．のエントリ
を設けることが可能でダブル・マツチを生ずることのな
いＴＬＢのエントリ制御方式を提供することを目的とし
ている。
本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
仮想アドレスを用いて情報処理装置を使用する場合のア
ドレス変換の高速化を図るため設けられた変換索引緩衝
機構であるＴＬＢにおいて、仮想アドレスを絶体アドレ
スに変換する第１の変換対と、実アドレスを絶体アドレ
スに変換する第２の変換対とを保持する手段と、上記第
１の変換対を用いる状態であるか、第２の変換対を用い
る状態であるか、あるいは、第１の変換対と第２の変換
対とを共に用いることが可能であるかを示す情報を保持
する手段と、第１の変換対と第２の変換対とを共に用い
ることが可能である変換対を登録するとき、上記一方の
変換対に他方の変換対が包含されることを抑止する手段
とを設けたＴＬＢエントリ制御方式である。
記載した手段により達成される。すなわち、本発明は、
仮想アドレスを用いて情報処理装置を使用する場合のア
ドレス変換の高速化を図るため設けられた変換索引緩衝
機構であるＴＬＢにおいて、仮想アドレスを絶体アドレ
スに変換する第１の変換対と、実アドレスを絶体アドレ
スに変換する第２の変換対とを保持する手段と、上記第
１の変換対を用いる状態であるか、第２の変換対を用い
る状態であるか、あるいは、第１の変換対と第２の変換
対とを共に用いることが可能であるかを示す情報を保持
する手段と、第１の変換対と第２の変換対とを共に用い
ることが可能である変換対を登録するとき、上記一方の
変換対に他方の変換対が包含されることを抑止する手段
とを設けたＴＬＢエントリ制御方式である。
上述したように、従来の方式においては、前述のように
ＴＬＢが複数のＷＡＹによって構成される場合に、実ア
ドレスから絶体アドレスへの変換は（Ｒ＝１）とし仮想
アドレスから絶体アドレスへの変換は（Ｖ＝１）として
行うとき、仮想アドレスと実アドレスが等しいとき、す
なわち、Ｖ＝Ｒ＝１のエントリを登録しようとした場合
に、該登録エントリにより包含される別のエントリを残
してしまう場合があるという欠点を有していたが、本発
明の方式によれば、Ｖ＝Ｒ＝１のエン） ＩＪを登録す
る場合に、上記手段によって、該登録エントリにより包
含される別のエントリを生じさせないようにしているの
で、コモン・セグメントの登録を行う場合においても不
都合を生ずることがない。
ＴＬＢが複数のＷＡＹによって構成される場合に、実ア
ドレスから絶体アドレスへの変換は（Ｒ＝１）とし仮想
アドレスから絶体アドレスへの変換は（Ｖ＝１）として
行うとき、仮想アドレスと実アドレスが等しいとき、す
なわち、Ｖ＝Ｒ＝１のエントリを登録しようとした場合
に、該登録エントリにより包含される別のエントリを残
してしまう場合があるという欠点を有していたが、本発
明の方式によれば、Ｖ＝Ｒ＝１のエン） ＩＪを登録す
る場合に、上記手段によって、該登録エントリにより包
含される別のエントリを生じさせないようにしているの
で、コモン・セグメントの登録を行う場合においても不
都合を生ずることがない。
第１図は本発明の一実施例を示す図であって、１〜１Ｂ
はそれぞれ論理ゲートを示している。
はそれぞれ論理ゲートを示している。
同図において、論理ゲート１〜８からなる回路は、既に
第°５図によって示した従来の登録するＷＡＹと反対の
ＷＡＹのエントリ情報がコモン・セグメントのエントリ
登録情報に包含されないようにするための回路と同様で
ある。
第°５図によって示した従来の登録するＷＡＹと反対の
ＷＡＹのエントリ情報がコモン・セグメントのエントリ
登録情報に包含されないようにするための回路と同様で
ある。
すなわち、第５図において、英字符へで示す信号は第５
図における＋ＴＬＢ−ＰＲ［−ＷＲＴ−１であり、英字
符Ｂで示す信号は＋ＴＬＢ−ＡＬＴ−ＷＲＴ−１であっ
て、また、英字符Ｃで示す信号は、＋ＴＬＢ−ＡＬＴ−
ＩＮＶ−１に相当する。
図における＋ＴＬＢ−ＰＲ［−ＷＲＴ−１であり、英字
符Ｂで示す信号は＋ＴＬＢ−ＡＬＴ−ＷＲＴ−１であっ
て、また、英字符Ｃで示す信号は、＋ＴＬＢ−ＡＬＴ−
ＩＮＶ−１に相当する。
一方、論理ゲート９〜１８から成る回路は、本発明を実
現するために設けられたものである。
現するために設けられたものである。
同図において、ＰＲｒ−ＲＥＡＬ−ＭＣＨ／ＡＬＴ−Ｒ
ＥＡＬ−ＭＣＨの各信号は、登録しようとするエントリ
のＶビットを除く他のＴＬＢ登録情報が、Ｐ ＲＩ Ｍ
Ａ ＲＹ ／ Ａ Ｌ Ｔ Ｅ ＲＮＡＴＥそれぞれ
のＴＬＢ登録情報とマツチしたコトヲ示ス慣号テアリ、
ＴＬＢ−Ｖ＝Ｒ−ＥＮＴＲＹの信号は、登録しようとす
るエントリがＶ＝Ｒ＝１のエントリであることを示す信
号である。前記、英字符Δ、Ｂ、Ｃで示した各信号は、
従来方式に於けるＴＬＢ置き換え結果論理の信号であっ
たが、ＴＬＢ−ＰＲＩ−ＷＲＴ−２／ＴＬＢ−ＡＬＴ−
ＷＲＴ−２／ＴＬＢ−ΔＬＴＩＮＶ−２の各信号は、本
発明方式に於けるＴＬＢ置き換え結果論理の信号である
。
ＥＡＬ−ＭＣＨの各信号は、登録しようとするエントリ
のＶビットを除く他のＴＬＢ登録情報が、Ｐ ＲＩ Ｍ
Ａ ＲＹ ／ Ａ Ｌ Ｔ Ｅ ＲＮＡＴＥそれぞれ
のＴＬＢ登録情報とマツチしたコトヲ示ス慣号テアリ、
ＴＬＢ−Ｖ＝Ｒ−ＥＮＴＲＹの信号は、登録しようとす
るエントリがＶ＝Ｒ＝１のエントリであることを示す信
号である。前記、英字符Δ、Ｂ、Ｃで示した各信号は、
従来方式に於けるＴＬＢ置き換え結果論理の信号であっ
たが、ＴＬＢ−ＰＲＩ−ＷＲＴ−２／ＴＬＢ−ＡＬＴ−
ＷＲＴ−２／ＴＬＢ−ΔＬＴＩＮＶ−２の各信号は、本
発明方式に於けるＴＬＢ置き換え結果論理の信号である
。
第１図は本発明の一実施例を示す図、第２図は情報処理
装置の構成の例を示す図、第３図はＳユニットの構成の
例を示す図、第４図はＴＬＢの内部構成の例を示す図、
第５図は従来の登録するウェイと反対のウェイのエント
リ情報がコモン・セグメントのエントリ登録情報に包含
されないようにするための回路である。 １〜１８・・・・・・論理ゲート 〔発明の効果〕 以上説明したように、本発明の方式によれば、複数のウ
ェイ （ＷＡＹ）により構成されるＴＬＢにおいて、Ｖ
＝Ｒ＝１のエン） ＩＪをダブル・マツチを起さずに登
録することが可能であるから、ＴＬＢの処理効率を向上
させ得ると共に、ＴＬＢに、より多くのエントリを登録
することが可能となるため、処理速度の高速化を図る事
が可能となる利点がある。
装置の構成の例を示す図、第３図はＳユニットの構成の
例を示す図、第４図はＴＬＢの内部構成の例を示す図、
第５図は従来の登録するウェイと反対のウェイのエント
リ情報がコモン・セグメントのエントリ登録情報に包含
されないようにするための回路である。 １〜１８・・・・・・論理ゲート 〔発明の効果〕 以上説明したように、本発明の方式によれば、複数のウ
ェイ （ＷＡＹ）により構成されるＴＬＢにおいて、Ｖ
＝Ｒ＝１のエン） ＩＪをダブル・マツチを起さずに登
録することが可能であるから、ＴＬＢの処理効率を向上
させ得ると共に、ＴＬＢに、より多くのエントリを登録
することが可能となるため、処理速度の高速化を図る事
が可能となる利点がある。
Claims (1)
- 【特許請求の範囲】 仮想アドレスを用いて情報処理装置を使用する場合のア
ドレス変換の高速化を図るため設けられた変換索引緩衝
機構であるＴＬＢにおいて、仮想アドレスを絶体アドレ
スに変換する第１の変換対と、実アドレスを絶体アドレ
スに変換する第２の変換対とを保持する手段と、 上記第１の変換対を用いる状態であるか、第２の変換対
を用いる状態であるか、あるいは、第１の変換対と第２
の変換対とを共に用いることが可能であるかを示す情報
を保持する手段と、 第１の変換対と第２の変換対とを共に用いることが可能
である変換対を登録するとき、上記一方の変換対内に他
方の変換対が包含されることを抑止する手段とを設けた
ことを特徴とする、ＴＬＢエントリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267264A JPH0812641B2 (ja) | 1988-10-25 | 1988-10-25 | Ｔｌｂエントリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267264A JPH0812641B2 (ja) | 1988-10-25 | 1988-10-25 | Ｔｌｂエントリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114346A true JPH02114346A (ja) | 1990-04-26 |
| JPH0812641B2 JPH0812641B2 (ja) | 1996-02-07 |
Family
ID=17442429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267264A Expired - Fee Related JPH0812641B2 (ja) | 1988-10-25 | 1988-10-25 | Ｔｌｂエントリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812641B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232551A (ja) * | 1990-05-24 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 多重仮想アドレス変換方法及び装置 |
| JPH0546480A (ja) * | 1991-08-16 | 1993-02-26 | Fujitsu Ltd | メモリアクセス方式 |
-
1988
- 1988-10-25 JP JP63267264A patent/JPH0812641B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232551A (ja) * | 1990-05-24 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 多重仮想アドレス変換方法及び装置 |
| JPH0546480A (ja) * | 1991-08-16 | 1993-02-26 | Fujitsu Ltd | メモリアクセス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812641B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |