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JPH0546475A - バツフア記憶制御方式 - Google Patents

バツフア記憶制御方式

Info

Publication number
JPH0546475A
JPH0546475A JP3204523A JP20452391A JPH0546475A JP H0546475 A JPH0546475 A JP H0546475A JP 3204523 A JP3204523 A JP 3204523A JP 20452391 A JP20452391 A JP 20452391A JP H0546475 A JPH0546475 A JP H0546475A
Authority
JP
Japan
Prior art keywords
address
unit
buffer storage
tag1
line address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3204523A
Other languages
English (en)
Inventor
Tetsuya Morioka
哲哉 森岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3204523A priority Critical patent/JPH0546475A/ja
Priority to US08/039,007 priority patent/US5426749A/en
Publication of JPH0546475A publication Critical patent/JPH0546475A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed

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  • Theoretical Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 本発明は、論理アドレスのページアドレス部
の一部とページ内アドレス部の一部をラインアドレスと
してストアスルー方式でバッファ記憶を制御するバッフ
ァ記憶制御方式に関し、同意性の問題解決時の性能劣化
を防ぎ、性能向上を図ることを目的とする。 【構成】 ＣＰＵ内に設けたＴＡＧ１部およびバッファ
記憶ＤＡＴＡ部と、ＭＣＵ内に設けたＴＡＧ２部とを備
え、基本ラインアドレスでＴＡＧ１部を検索してミスし
たときに同意ラインアドレスを用いてＴＡＧ２部を検索
してヒットしたときにＴＡＧ１部を無効化した後、スト
アなどするように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理アドレスのページ
アドレス部の一部とページ内アドレス部の一部をライン
アドレスとしてストアスルー方式でバッファ記憶を制御
するバッファ記憶制御方式に関するものである。データ
処理装置は、低速・大容量の記憶素子を用いた主記憶装
置に対し、高速・小容量の記憶素子を用いたバッファ記
憶を演算処理装置（ＣＰＵ）内に設け、このバッファ記
憶に主記憶装置上のデータを細分化したブロックの写を
持つことにより、演算処理装置から主記憶装置に対する
見かけ上のアクセスを高速化している。
【０００２】通常、主記憶装置上のブロックのバッファ
記憶へのマッピングは、セットアソシアティブ方式を用
いる。これは、ブロックのアドレスの一部を用いてアク
セスされるライン上に複数のＷＡＹ（ウェイ）を設け、
そこにデータおよびラインアドレスに用いたビットを除
くブロックアドレスを登録する。このバッファ記憶のデ
ータを登録するところをデータ部（ＤＡＴＡ部）、ブロ
ックアドレスを登録するところをタグ部（ＴＡＧ部）と
言う。
【０００３】バッファ記憶の制御方式に、ストアスルー
方式がある。これは、フェッチアクセスのとき、バッフ
ァ記憶に対象データが無かった場合、対象データを含む
ブロックを主記憶装置からバッファ記憶へムーブインす
る。また、ストアアクセスのとき、バッファ記憶に対象
データがあった場合、バッファ記憶と主記憶装置の両者
へストアを行い、バッファ記憶に対象データがなかった
場合、主記憶装置のみへストアを行う。
【０００４】一方、バッファ記憶をアクセスするアドレ
スは、論理アドレスのページ内アドレス部の一部のみを
用いる方法と、論理アドレスのページアドレス部の一部
およびページ内アドレス部の一部を用いる方法がある。
本発明は、後者を用いた場合のバッファ制御記憶制御方
式に関するものである。
【０００５】論理アドレスは、演算制御ユニットが主記
憶装置をアクセスするために生成するアドレスであり、
演算制御ユニットの状態により２つのアドレス・タイプ
が存在する。１つは実アドレスであって、アドレスはプ
リフィックス・レジスタを用いたプリフィックス変換機
構により主記憶装置をアクセスするための絶対アドレス
に変換する。他の１つは、仮想アドレスであって、アド
レスはアドレス変換テーブルを用いたアドレス変換機構
により絶対アドレスに変換する。両アドレス・タイプは
ともに、アドレスの上位のページアドレス部と、アドレ
スの下位のページ内アドレス部に分け、プリフィックス
変換あるいはアドレス変換の前と後で、ページ内アドレ
ス部の値が同じであるが、ページアドレス部の値が異な
る。例えばアドレスビットが０１から３１で、ページサ
イズが４Ｋバイトのとき、ビット０１から１９の１９ビ
ットがページアドレス部であり、ビット２０から３１が
ページ内アドレス部である。
【０００６】パイプライン処理の高速化を図る演算処理
装置は、アドレス変換バッファと、バッファ記憶のＴＡ
Ｇ部を同時にアクセスする。この場合、アドレス変換バ
ッファを検索して得た絶対アドレスを用いてＴＡＧ部を
アクセスできないので、論理アドレスのページ内アドレ
スの一部をバッファ記憶のラインアドレスとして用いる
方法が一般的である。ページサイズが４Ｋバイトで、ブ
ロックサイズが６４バイトとすると、バッファ記憶のラ
インアドレスとして用いることができる論理アドレス
は、ビット２０ないし２５となるので、１ＷＡＹ（ウェ
イ）当たり６４バイト×６４ライン＝６４Ｋバイトとな
る。この方式によってバッファ記憶を増やすためにＷＡ
Ｙの数を増やすしかないが、ＷＡＹの数を増やすと、ア
ドレス変換バッファで得られた絶対アドレスとＴＡＧ部
の絶対アドレスとを比較するための比較回路、あるいは
ＤＡＴＡ部から読み出した各ＷＡＹのデータを選択する
ための選択回路などが増大するという問題がある。
【０００７】これに対し、ＷＡＹの数を増やすのではな
く、ライン数を増やすため、論理アドレスのページ内ア
ドレスの一部のみでなく、ページアドレス部の一部をバ
ッファ記憶のラインアドレスとして用いる方法がある。
この場合、プリフィックス・レジタの値、あるいはアド
レス変換テーブルの値によって、同一絶対アドレスを持
つブロックが、バッファ記憶の異なるライン上に登録す
る可能性がある。例えばページサイズを４Ｋバイトで、
ブロックサイズが６４バイトのとき、論理アドレスのビ
ット１８ないし２５をバッファ記憶のラインアドレスと
して用いると、論理アドレスと絶対アドレスではビット
１８、１９は可変であるため、同一絶対アドレスを持つ
ブロックが４つのライン上に登録する可能性が出てく
る。これは、同意性の問題として広く知られている。本
発明は、要求アドレスとして与えられる論理アドレスビ
ットで示すラインを基本ラインアドレスとし、論理アド
レスのページアドレス部のビットを変化して得られるラ
インを同意ラインアドレスと呼ぶこととする。
【０００８】本発明は、論理アドレスのページアドレス
部の一部およびページ内アドレス部の一部をラインアド
レスとするストアスルー方式のバッファ記憶を持つ演算
処理装置において、効率的にバッファ記憶を制御しよう
とするものである。
【０００９】
【従来の技術】同意性の問題は、同一絶対アドレスを持
つブロックが複数のラインアドレスに登録する可能性が
あり、ストアアクセス時に基本ラインアドレスに存在す
るブロックに対してのみストアアクセスを行い、他の同
意ラインアドレスに存在するブロックに対してストアア
クセスを行わなかったとき、後続のフェッチアクセス時
に、先の同意ラインに存在する古いデータをフェッチし
てしまった場合に発生する。
【００１０】例えば、論理アドレスα００と、論理アド
レスα０１がともに絶対アドレスβに変換し、フェッチ
アクセス時にそれぞれバッファ記憶のラインアドレスＬ
００にブロックＢが登録されているものとする。以下の
ケースにおいて同意性の問題が発生する。
【００１１】（１） ラインアドレスＬ００のみにブロ
ックＢが登録されていたとき、論理アドレスα０１にス
トアアクセスがあった後、論理アドレスα００にフェッ
チアクセスがあった場合、古いデータをフェッチしてし
まう。
【００１２】（２） ラインアドレスＬ００と、ライン
アドレスＬ０１の両者にブロックＢが登録されていたと
き、論理アドレスα０１でストアアクセスがあった後、
論理アドレスα００でフェッチアクセスがあった場合、
古いデータをフェッチしてしまう。
【００１３】上述した同意性の問題を解決する手法とし
て、例えば特公昭５６−１６９８２号があり、これは次
のようにして解決していた。 （１） フェッチアクセスあるいはストアアクセス時
に、バッファ記憶のＴＡＧ部の基本ラインアドレスをア
クセスしてブロックが存在しなかったとき、再度バッフ
ァ記憶のＴＡＧ部の論理アドレスのページアドレス部の
可変部分を変化させて得られる同意ラインアドレスにつ
いて検索し、ブロックが存在した場合、そのブロックの
無効化を行う。
【００１４】（２） フェッチアクセス時に、バッファ
記憶のＴＡＧ部の基本ラインアドレスをアクセスしてブ
ロックが存在したとき、そのデータを使用し、存在しな
かったとき、主記憶装置にブロックのムーブイン要求を
出す。
【００１５】（３） ストアアクセス時に、バッファ記
憶のＴＡＧ部の基本ラインアドレスをアクセスしてブロ
ックが存在したとき、バッファ記憶および主記憶装置の
両者にストアアクセスを行い、存在しなかったとき、主
記憶装置に対してのみストアアクセスを行う。
【００１６】（４） ブロック無効化要求（他の演算処
理装置から）があったとき、バッファ記憶のＴＡＧ部の
論理アドレスのページアドレス部の可変部分を変化させ
て得られる同意ラインアドレスを検索し、ブロックが存
在したときにブロックの無効化を行う。
【００１７】
【発明が解決しようとする課題】上述した従来の方式
は、以下に示す性能上の問題がある。 （１） フェッチアクセスあるいはストアアクセス時
に、バッファ記憶のＴＡＧ部の基本ラインアドレスをア
クセスしてブロックが存在しなかったとき、再度バッフ
ァ記憶のＴＡＧ部の同意ラインアドレスを検索する必要
があり、この間、要求アクセス自身、あるいは後続のア
クセスを処理することができないという問題がある。ま
た、全部の同意ラインアドレスを検索するのに多くのサ
イクル数を必要とする問題もある。
【００１８】（２） 他の演算処理装置からブロック無
効化要求があった時、バッファ記憶をアクセスするのに
用いる論理アドレスのページアドレス部を変化させて全
てのラインアドレスを検索する必要があり、この間、演
算制御ユニットからのアクセスを処理することができな
いという問題がある。また、全てのラインアドレスを検
索するのに多くのサイクル数を必要とする問題もある。
【００１９】本発明は、これらの問題を解決するため
に、ストアスルー方式において、論理アドレスのページ
アドレス部の一部とページ内アドレスの一部からなる基
本ラインアドレスのみでＣＰＵ内に設けたＴＡＧ１を検
索し、ミスしたときに同意ラインアドレスについてＭＣ
Ｕ内に設けたＴＡＧ２を検索して処理を行い、同意性の
問題解決時の性能劣化を防ぎ、性能向上を図ることを目
的としている。
【００２０】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。図１において、ＴＡＧ１部１５は、論
理アドレスのページアドレス部の一部とページ内アドレ
スの一部を基本ラインアドレスとしてヒット／ミスを検
索するものである。
【００２１】バッファ記憶ＤＡＴＡ部１６は、ＴＡＧ１
部１５に登録したアドレスのデータを保持するものであ
る。ＴＡＧ２部２１は、基本ラインアドレスの可変部分
を変化させた同意ラインアドレスなどを用いてヒット／
ミスを検索するものである。
【００２２】ＭＣＵ２は、ＭＳＵ（主記憶装置）３をア
クセス制御するものである。
【００２３】
【作用】本発明は、ＣＰＵ１内にＴＡＧ１部１５および
バッファ記憶ＤＡＴＡ部１６を設けると共に、ＭＣＵ２
内にＴＡＧ２部２１を設け、フェッチアクセス時に、基
本ラインアドレスでＴＡＧ１部１５を検索してヒットし
たときにバッファ記憶ＤＡＴＡ部１６からデータをフェ
ッチアクセス要求元に送出し、ミスしたときに同意ライ
ンアドレスを用いてＴＡＧ２部２１を検索してヒットし
たときにＴＡＧ１部１５を無効化した後におよびミスし
たときにＭＳＵ３からフェッチデータをバッファ記憶Ｄ
ＡＴＡ部１６にムーブインした後、フェッチアクセス要
求元に送出し、ストアアクセス時に、基本ラインアドレ
スでＴＡＧ１部１５を検索してヒットしたときにストア
データをバッファ記憶ＤＡＴＡ部１６およびＭＳＵ３に
ストアし、ミスしたときに同意ラインアドレスを用いて
ＴＡＧ２部２１を検索してヒットしたときにＴＡＧ１部
１５を無効化した後におよびミスしたときにストアデー
タをＭＳＵ３にストアするようにしている。
【００２４】また、ストアアクセス時に、基本ラインア
ドレスでＴＡＧ１部１５を検索してミスした場合、同意
ラインアドレスを用いてＴＡＧ２部２１を検索してヒッ
トしたときにＴＡＧ１部１５を無効化するまで、あるい
はミスが判明するまで、同一ブロックに対する後続のフ
ェッチアクセスを抑止するようにしている。
【００２５】また、ストアアクセス時に、基本ラインア
ドレスでＴＡＧ１部５１を検索してミスした場合、同一
ブロックに対する以前のストアアクセスで同意ラインア
ドレスについてＴＡＧ２部２１を検索したあるいは検索
中であることが判明したときに、当該ＴＡＧ２部２１の
検索を省略するようにしている。
【００２６】また、他のストアアクセス要求元がストア
アクセスを行った場合、同意ラインアドレス（基本ライ
ンアドレスも含む）についてＴＡＧ２部２１を検索して
いずれかがヒットしたとき、ＴＡＧ１部１５のエントリ
を無効化するようにしている。
【００２７】従って、ストアスルー方式において、論理
アドレスのページアドレス部の一部とページ内アドレス
の一部からなる基本ラインアドレスのみでＣＰＵ１内に
設けたＴＡＧ１部１５を検索し、ミスしたときに同意ラ
インアドレスについてＭＣＵ２内に設けたＴＡＧ２部２
１を検索して処理を行うことにより、同意性の問題解決
時の性能劣化を防ぎ、性能向上を図ることが可能とな
る。
【００２８】
【実施例】次に、図１から図３を用いて本発明の構成お
よび動作の概念を説明し、図４から図８を用いて具体例
について説明する。
【００２９】図１は、本発明の原理ブロック図を示す。
図１の（イ）は、ブロック図を示す。図１の（イ）にお
いて、ＣＰＵ１は、Ｉユニット（演算制御ユニット）１
１、Ｅユニット（演算実行ユニット）１２、Ｓユニット
（記憶制御ユニット）１３から構成されるものである。
【００３０】Ｓユニット１３は、ＴＬＢ１４、ＴＡＧ１
部１５、バッファ記憶ＤＡＴＡ部１６、ストアバッファ
１７などから構成され、命令やオペランドなどのアクセ
ス制御するものである。
【００３１】ＴＬＢ１４は、論理アドレスから絶対アド
レスに高速変換するテーブルである（図６参照）。ＴＡ
Ｇ１部１５は、命令やオペランドをフェッチアクセス／
ストアアクセスする際に、バッファ記憶ＤＡＴＡ部１６
にデータが登録されているか否かを判別、即ちヒット／
ミスを判別するものであって、基本ラインアドレスのみ
について検索してヒット／ミスを判別するようにしたも
のである（図２、図３フローチャートを用いて後述す
る）。
【００３２】バッファ記憶ＤＡＴＡ部１６は、ＴＡＧ１
部１５を検索してヒットしたときのデータ（命令やオペ
ランド）を読み出すためのバッファである。ストアバッ
ファ１７は、ストア情報を保持するバッファである。
【００３３】ＭＣＵ２は、主記憶制御装置であって、Ｓ
−ユニット１３からのＭＩ要求（ムーブイン要求）、ス
トア要求、ＴＡＧ２検索要求に対応して、ＭＳＵ（主記
憶装置）３をアクセス制御してデータを転送したり、Ｔ
ＡＧ２部２１を検索したりなどするものである。ここで
は、同意ラインアドレスについて、ヒット／ミスを判定
するためのＴＡＧ２部２１を設けたものである（図２、
図３のフローチャート参照）。
【００３４】図１の（ロ）は、バッファ記憶（ＴＡＧ１
部、ＴＡＧ２部、ＤＡＴＡ部）のアクセスアドレスの例
を示す。ここで、ページアドレスは、ビット０１ないし
ビット１９、ページ内アドレスをビット２０ないし３１
とする。ブロック内アドレスは、ビット２６ないし３１
とする。バッファ記憶（図１の（イ）のＴＡＧ１部１
５、バッファ記憶ＤＡＴＡ部１６、ＴＡＧ２部２１）
は、ビット１８ないし２５を用いてアクセス、即ちペー
ジアドレス部の一部（ビット１８、１９）およびページ
内アドレス部の一部（ビット２０ないし２５）を用いて
アクセスする。このため、本発明では、ＣＰＵ１のＳユ
ニット１３内に設けたＴＡＧ１部１５を検索してミス／
ヒットを判定する際に、基本ラインアドレスについての
み検索する。基本ラインアドレス以外の同意ラインアド
レス（基本ラインアドレスのビット１８、１９の値を反
転した残りの３つのアドレス、他のＣＰＵからの要求ア
ドレスのときは４つのアドレス）については、ＭＣＵ２
内に設けたＴＡＧ２部２１を検索してヒットしたときに
ＣＰＵ１内のＴＡＧ１部１５を無効化する。以下順次詳
細に説明する。
【００３５】図２は、本発明のフェッチアクセス時の動
作フローチャートを示す。これは、図１の（イ）で、Ｓ
ユニット１３のパイプラインから、フェッチアクセスが
あった場合のフローチャートである。
【００３６】図２において、Ｓ１は、フェチアクセス要
求が発生する。Ｓ２は、ＴＡＧ１部１５について、基本
ラインアドレスでヒットか否かを判別する。これは、基
本ラインアドレスで図１の（イ）のＴＡＧ１部１５を検
索してヒットか否かを判別する。ＹＥＳの場合には、ヒ
ットして当該基本ラインアドレスのデータが存在すると
判明したので、Ｓ９でバッファ記憶ＤＡＴＡ部１６から
この基本ラインアドレスのデータ（例えば命令、オペラ
ンド）を読み出し、フェッチアクセス要求元（例えば図
１の（イ）のＩユニット１１など）に転送する。一方、
ＮＯの場合には、ミスで当該基本ラインアドレスにデー
タが存在しないと判明したので、Ｓ３に進む。
【００３７】Ｓ３は、ＭＩ要求（ムーブイン要求）を発
行する。これは、図１の（イ）のＳユニット１３がＳ２
で基本ラインアドレスでＴＡＧ１部１５を検索してミス
と判明したので、ＭＣＵ２に対してＭＩ要求（ムーブイ
ン要求）を発行する。
【００３８】Ｓ４は、ＴＡＧ２部２１についてヒットか
否かを判別する。これは、Ｓ３で要求のあったＭＩ要求
に対応して、基本ラインアドレスのうちのビット１８、
１９（ページアドレス部の部分）を可変して生成した３
組の同意ラインアドレスについて、ＭＣＵ２内のＴＡＧ
２部２１を検索し、ヒットか否かを判別する。いずれか
の同意ラインラインアドレスでヒットした場合、Ｓ４で
ＹＥＳとなり、Ｓ５でＢＩ要求（無効化要求）をＴＡＧ
１部１５に通知し、Ｓ６でＴＡＧ１部１５のエントリを
無効化（有効ビットを０にリセット）する。Ｓ４でＮＯ
の場合は何もしない。
【００３９】Ｓ７は、ＭＩデータの送出する。これは、
Ｓ４、Ｓ５、Ｓ６の処理に並列に、Ｓ７でＭＳＵ３から
読み出したフェッチアクセス対象のデータについてムー
ブインし、Ｓ８でＴＡＧ１部１５にアドレスを登録およ
び有効ビットを１にセットする。
【００４０】Ｓ９は、バッファ記憶ＤＡＴＡ部１６から
読み出し、フェッチアクセス要求元（例えば図１の
（イ）のＩユニット１１など）に転送する。以上のよう
に、Ｉユニット１１などからのフェッチアクセスに対応
して、ＴＡＧ１部１５を検索してヒットしたときはバッ
ファ記憶ＤＡＴＡ部１６からデータをフェッチアクセス
元に転送する。一方、ミスしたときは、ＭＩ要求をＭＣ
Ｕ２に通知し、同意ラインアドレス（ビット１８、１９
を変えたアドレス）でＴＡＧ２部２１を検索してヒット
したときにＴＡＧ１部１５のエントリを無効化すると共
に、ＭＳＵ３から読み出したデータをバッファ記憶ＤＡ
ＴＡ部１６に格納およびアドレスをＴＡＧ１部１５に登
録、有効ビットを１にセットする。そして、バッファ記
憶ＤＡＴＡ部１６からデータを読み出してフェッチアク
セス元に転送する。これにより、基本ラインアドレスの
みでＣＰＵ１内に設けたＴＡＧ１部１５を検索し、ミス
したときに同意ラインアドレスについてＭＣＵ２内に設
けたＴＡＧ２部２１を検索してヒットしたときに無効化
処理を行うことにより、同意性の問題を解決することが
可能となる。
【００４１】図３は、本発明のストアアクセス時の動作
フローチャートを示す。これは、図１の（イ）で、Ｓユ
ニット１３のパイプラインから、ストアアクセスがあっ
た場合のフローチャートである。
【００４２】図３において、Ｓ１１は、ストアアクセス
要求が発生する。Ｓ１２は、ＴＡＧ１部１５について、
基本ラインアドレスでヒットか否かを判別する。これ
は、基本ラインアドレスで図１の（イ）のＴＡＧ１部１
５を検索してヒットか否かを判別する。ＹＥＳの場合に
は、ヒットして当該基本ラインアドレスのデータが存在
すると判明したので、Ｓ２１でバッファ記憶ＤＡＴＡ部
１６にストアデータを書き込むと共にＳ１３でストア要
求を発行し、Ｓ２２でＭＳＵ３にストアデータを併せて
書き込む（ストアスルー方式）。一方、ＮＯの場合に
は、ミスで当該基本ラインアドレスにデータが存在しな
いと判明したので、Ｓ１４に進む。
【００４３】Ｓ１４は、ストアバッファ１７内に同一ブ
ロックに対するＴＡＧ２の検索要求が有りか否かを判別
する。これは、Ｓ１２のＮＯで、基本ラインアドレスを
用いてＴＡＧ１部１５を検索してミスしたので、以前に
同一ブロックに対するＴＡＧ２部１５の検索要求があっ
たか否かを判別する。ＹＥＳの場合には、ストア要求お
よびＴＡＧ２部２１の検索要求を行うことなく（重複し
て行うことが無駄であるので省略し）、Ｓ１３でストア
要求を発行し、Ｓ２２でストアデータをＭＳＵ３ヘスト
アする。一方、ＮＯの場合には、Ｓ１５でストア要求お
よびＴＡＧ２検索要求をＭＣＵ２に通知する。
【００４４】Ｓ１６は、Ｓ１５でストア要求およびＴＡ
Ｇ２検索要求を受け取ったＭＣＵ２が、同意ラインアド
レス（基本ラインアドレスのビット１８、１９を反転さ
せたラインアドレス）でＴＡＧ２部２１を検索し、いず
れかがヒットするか否かを判別する。ＹＥＳの場合に
は、いずれかの同意ラインアドレスでヒットしたので、
Ｓ１７でＢＩ要求およびＴＡＧ２検索完了報告をＣＰＵ
１のＳユニット１３に行い、Ｓ１８でＢＩ処理（ＴＡＧ
１部１５のエントリの無効化）およびストアバッファ１
７を解放する。一方、ＮＯの場合には、全ての同意ライ
ンアドレスがミスしたので、Ｓ１９でＴＡＧ２完了報告
をＣＰＵ１のＳユニット１３に行い、Ｓ２０でストアバ
ッファ１７を解放する。
【００４５】以上の処理によって、Ｉユニット１１など
からのストアアクセスに対応して、ＴＡＧ１部１５を検
索してヒットしたときはバッファ記憶ＤＡＴＡ部１６に
データが存在したのでここにストアデータを書き込むと
共にＭＳＵ３にストアデータを書き込む（ストアスルー
方式）。一方、ミスしたときは、ストアバッファ１７内
に以前の同一ブロックに対するＴＡＧ２検索要求が格納
されていたとき、ＴＡＧ２部２１を検索することなく、
ＭＳＵ３にストアデータをストアし、一方、格納されて
いなかったとき同意ラインアドレスについてＴＡＧ２部
２１を検索してヒットしたときにＴＡＧ１部１５の無効
化を行うと共にＭＳＵ３にストアデータを書き込む。こ
れら処理により、同意性の問題を解決できると共に、同
一ブロックに対する重複したＴＡＧ２部２１の検索を抑
止し、処理効率を向上させることが可能となる。
【００４６】次に、図４から図８を用いて本発明の具体
例回路例および動作を説明する。図４は、本発明の１実
施例構成図を示す。図４において、ＣＰＵ（０）ないし
ＣＰＵ（３）は、それぞれ図１の（イ）のＣＰＵ１の構
成を持つものであって、並列に処理を行うものである。
これらＣＰＵ（０）ないしＣＰＵ（３）は、それぞれパ
イプラインを持ち、既述したように、命令をフェッチア
クセスおよびオペランドをフェッチ／ストアアクセスし
て処理を行うようにしている。
【００４７】ＴＬＢ１４は、論理アドレスを絶対アドレ
スに高速に変換するテーブルである（図６参照）。バッ
ファ記憶ＴＡＧ１部１５は、基本ラインアドレスで検索
してヒット／ミスを判別し、バッファ記憶ＤＡＴＡ部１
６にデータが登録されているか否かを検索するためのも
のである。
【００４８】バッファ記憶ＤＡＴＡ部１６は、データを
登録するものである。ストアバッファ１７は、ストア情
報を格納するバッファである。ＢＩスタック１８は、Ｂ
Ｉ要求（無効化要求）をスタックするものである。
【００４９】ＭＣＵ２は、主記憶制御装置であって、Ｃ
ＰＵ（０）のバッファ記憶ＴＡＧ１部１５対応づけてＣ
ＰＵ０用ＴＡＧ２部２１、同様にＣＰＵ（１）、ＣＰＵ
（２）、ＣＰＵ（３）についてもそれぞれ設けたもので
ある。この際、図２、図３のフローチャートに付け加え
て、他のＣＰＵ（１）ないしＣＰＵ（３）についても同
様に検索してヒット／ミスを判別、無効化、ＭＳＵ３に
ストア、ムーブインを必要に応じて行うようにしてい
る。
【００５０】ＭＳＵ３は、主記憶装置であって、ＣＰＵ
（０）ないしＣＰＵ（３）が共有してアクセスするメモ
リである。図５は、図４のＣＰＵ（０）ないしＣＰＵ
（３）を構成するＳユニットの回路例を示す。ここで、
Ｐサイクル、、Ｔサイクル、Ｂサイクル、Ｒサイクル
は、ＣＰＵ内のパイプラインのステージを表わす。
【００５１】Ｐサイクルは、論理アドレスであるＩユニ
ット１１からの要求アドレスおよびＳユニット内部から
の要求アドレスを選択回路によって１つ選択する。Ｔサ
イクルは、選択回路によって選択された１つの論理アド
レスをＴＬＡＲにセットし、このセットした論理アドレ
スを用いてＴＡＧ１（バッファ記憶ＴＡＧ１部１５）と
ＴＬＢをアクセスする。
【００５２】Ｂサイクルは、ＴＬＡＲの論理アドレスを
そのままＢＬＡＲにセットし、このセットした論理アド
レスを用いてＤＡＴＡ（バッファ記憶ＤＡＴＡ部１６）
を検索する。また、ＴＬＡＲ上の論理アドレスのページ
アドレス部がＴＬＢによって変換した結果である絶対ア
ドレスをＢＡＡＲにセットする。
【００５３】フェッチアクセスにおけるＲサイクルは、
ＴＡＧ１の基本ラインアドレス上に必要とするブロック
が無かった場合、ＢＬＡＲの値をそのままＭＩＬＡＲ
へ、ＢＡＡＲの値をそのままＭＩＡＡＲへセットする。
【００５４】また、ストアアクセスにおけるＲサイクル
は、ＢＬＡＲの値をそのままＳＴＬＡＲの番号０ないし
３のうちの１つへ、ＢＡＡＲの値をそのままＳＴＬＡＲ
に対応する番号を持つＳＴＡＡＲの１つへセットする。
ＭＩＬＡＲとＳＴＬＡＲあるいはＭＩＡＡＲとＳＴＡＡ
Ｒの値は、ＭＣＵに対する要求論理アドレス（ＭＲＱＬ
ＡＲ）あるいはＭＣＵに対する要求絶対アドレス（ＭＲ
ＱＡＡＲ）としてＭＣＵへ送る。一方、ストアアクセス
で、Ｅユニットからのストアデータを一度ＥＵＳＴＤＲ
で受け、これをＳＴＬＡＲに対応する番号を持つＳＴＤ
Ｒの１つにセットし、その後ＭＣＵへ送る。また、スト
アアクセスで、ＴＡＧ１の基本ライン上にストアアクセ
ス先のブロックがあった場合、ＥＵＳＴＤＲ上のデータ
がバッファ記憶ＤＡＴＡ部にストアする。ＭＣＵからバ
ッファ記憶のブロック無効化要求がきたときは、ＢＩス
タックで受け、ＣＰＵ内でバッファ無効化処理を行うと
き、この無効化アドレスＢＩＬＡＲの１つが選択回路に
よって選択する。
【００５５】図６および図７は、本発明のＣＰＵ内のＴ
ＡＧ１部／ＤＡＴＡ部の回路例を示す。ここで、ＴＬＢ
１４は、図１の（イ）のＴＬＢ１４であって、論理アド
レスを絶対アドレスに高速に変換するテーブルである。
【００５６】バッファ記憶ＴＡＧ１部１５は、図１の
（イ）のＴＡＧ１部１５であって、基本ラインアドレス
で検索してヒット／ミスを判別するものである。ＴＬＡ
Ｒは、バッファ記憶ＴＡＧ１部１５やＴＬＢ１４を検索
する論理アドレスを保持するレジスタである。
【００５７】ＢＬＡＲは、バッファ記憶ＤＡＴＡ部１６
を検索などする論理アドレスを保持するレジスタであ
る。動作を説明する。
【００５８】（１） ＴＬＡＲにフェッチアクセス／ス
トアアクセスする論理アドレスをセットする（図２のＳ
１、図３のＳ１１）。 （２） 論理アドレスのページアドレスの一部（ビット
１８、１９）とページ内アドレスの一部（ビット２０か
ら２５）の８ビットのアドレス（基本ラインアドレス）
でバッファ記憶ＴＡＧ１部１５を検索する。
【００５９】（３） （２）と同時に、論理アドレスの
ページアドレスの下位アドレス（ビット１２から１９）
でＴＬＢ１４を検索し、その出力結果（論理アドレスの
ビット０１から１１）と論理アドレスの上位アドレス
（論理アドレスのビット０１から１１）とを比較器で比
較し、一致したときにマッチ信号を送出する。
【００６０】（４） （２）で検索したバッファ記憶Ｔ
ＡＧ１部１５からの絶対アドレスと、（３）で検索した
ＴＬＢ１４からの絶対アドレスのＰＲＩＭＡＲＹ、ＡＬ
ＴＥＲＮＡＴＥとからの絶対アドレスを比較器で比較
し、一致した場合、ＷＡＹ０マッチレジスタないしＷＡ
Ｙ３マッチレジスタのいずれかに１をセットする。
【００６１】以上の処理によって、図２、図３で説明し
たフェッチアクセス／ストアアクセス時に、バッファ記
憶ＴＡＧ１部１５を検索してヒット／ミスを判別するよ
うにしている（詳細な動作は、図２、図３のフローチャ
ートの説明を参照）。そして、ヒットした場合、バッフ
ァ記憶ＤＡＴＡ部１６からデータを読み出し、整列した
データを送出する。
【００６２】図８は、本発明のＭＣＵ内のＴＡＧ２の回
路例を示す。これは、ＣＰＵ（０）用にＭＣＵ２内に設
けたものであって、ＣＰＵ（１）ないしＣＰＵ（３）に
ついても同様に設ける。
【００６３】図８において、ＭＲＱＬＡＲ０は、ＣＰＵ
（０）からの絶対アドレス（ここではビット０１から２
５）を設定するレジスタである。ＭＲＱＬＡＲ０は、Ｃ
ＰＵ（０）からの論理アドレスのページアドレスの可変
する一部、ここではビット１８、１９を設定するレジス
タである。
【００６４】ＳＲＡＡＲ０は、他のＣＰＵ（１）ないし
（３）からの絶対アドレス（ここではビット０１から２
５）を選択器で選択して設定するレジスタである。ビッ
ト反転回路２３は、基本ラインアドレスをそのまま通過
させるか、あるいは基本ラインアドレスのビット１８、
１９を順次反転した３種の同意ラインアドレス（他のＣ
ＰＵ（１）ないし（３）からのときは４種の同意ライン
アドレス）を生成して送出する回路である。
【００６５】ライン発生回路２４は、他ＣＰＵ（１）な
いし（３）からの要求アドレスに対する同意ラインアド
レス（００、０１、１０、１１）を順次発生する回路で
ある。
【００６６】動作を説明する。 （１） 絶対アドレスをＭＲＱＡＡＲ０（およびＳＲＡ
ＡＲ０）、および論理アドレスのビット１８、１９をＭ
ＲＱＬＡＲ０にセットする。
【００６７】（２） ＭＲＱＡＡＲ０の絶対アドレスの
ビット２０ないし２５とビット反転回路２３あるいはラ
イン発生回路２４からのビット１８、１９との合計８ビ
ットをＣＰＵ０バッファ記憶ＴＡＧ２部２１のラインア
ドレスとして読み出し、この読み出した絶対アドレスの
ビット０１ないし１９と、ＭＲＱＡＡＲ０（あるいは他
のＣＰＵのＳＲＡＡＲ０）からの絶対アドレス０１ない
し１９とを比較することを繰り返し、基本ラインアドレ
ス、同意ラインアドレスについてＣＰＵ０バッファ記憶
ＴＡＧ２部２１を検索してマッチするＷＡＹが存在する
か否かを判別し、その結果をＷＡＹ０マッチレジスタな
いしＷＡＹ３マッチレジスタに設定する。
【００６８】以上の処理によって、図２、図３で説明し
たフェッチ／ストアアクセス時に、ＭＣＵ２内のＣＰＵ
０バッファ記憶ＴＡＧ２部２１を検索し、同意ラインア
ドレスについてヒット／ミスを判別するようにしている
（詳細な動作は、図２、図３のフローチャートの説明を
参照）。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
ストアスルー方式において、論理アドレスのページアド
レス部の一部とページ内アドレスの一部からなる基本ラ
インアドレスのみでＣＰＵ１内に設けたＴＡＧ１部１５
を検索し、ミスしたときに同意ラインアドレスについて
ＭＣＵ２内に設けたＴＡＧ２部２１を検索して処理を行
う構成を採用しているため、同意性の問題解決時の性能
劣化を防ぎ、性能向上を図ることができる。これによ
り、 （１） 同意性の問題を解決するため、無効化すべきブ
ロックが存在するか否かの検索を、ＣＰＵ１内のパイプ
ラインと独立に動作するＭＣＵ２内に設けたＴＡＧ２部
２１を用いて別途行ってこのＴＡＧ２部２１で検索中の
間もアクセス要求を実行可能とすると共に、メモリアク
セスの誤りが無いことを保障することができる。
【００７０】（２） 以前のストアアクセスと同一ブロ
ックについてＴＡＧ２部２１を重複して検索する無駄を
防止し、同意性問題の解決における性能劣化を防ぐこと
ができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明のフェッチアクセス時の動作フローチャ
ートである。
【図３】本発明のストアアクセス時の動作フローチャー
トである。
【図４】本発明の１実施例構成図である。
【図５】本発明のＳユニットの回路例である。
【図６】本発明のＣＰＵ内のＴＡＧ１部／ＤＡＴＡ部の
回路例（その１）である。
【図７】本発明のＣＰＵ内のＴＡＧ１部／ＤＡＴＡ部の
回路例（その２）である。
【図８】本発明のＭＣＵ内のＴＡＧ２部の回路例であ
る。
【符号の説明】
１：ＣＰＵ １１：Ｉユニット １２：Ｅユニット １３：Ｓユニット １４：ＴＬＢ １５：ＴＡＧ１部（バッファ記憶ＴＡＧ１部） １６：バッファ記憶ＤＡＴＡ部 １７：ストアバッファ ２：ＭＣＵ ２１：ＴＡＧ２部 ３：ＭＳＵ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 論理アドレスのページアドレス部の一部
    とページ内アドレス部の一部をラインアドレスとしてス
    トアスルー方式でバッファ記憶を制御するバッファ記憶
    制御方式において、 論理アドレスのページアドレス部の一部とページ内アド
    レスの一部を基本ラインアドレスとしてヒット／ミスを
    検索する、ＣＰＵ（１）内に設けたＴＡＧ１部（１５）
    およびデータを保持するバッファ記憶ＤＡＴＡ部（１
    ６）と、 上記基本ラインアドレスの可変部分を変化させた同意ラ
    インアドレスを用いてヒット／ミスを検索する、ＭＣＵ
    （２）内に設けたＴＡＧ２部（２１）とを備え、 フェッチアクセス時に、基本ラインアドレスで上記ＴＡ
    Ｇ１部（１５）を検索してヒットしたときに上記バッフ
    ァ記憶ＤＡＴＡ部（１６）からデータをフェッチアクセ
    ス要求元に送出し、ミスしたときに同意ラインアドレス
    を用いて上記ＴＡＧ２部（２１）を検索してヒットした
    ときに上記ＴＡＧ１部（１５）を無効化した後におよび
    ミスしたときにＭＳＵ（３）からフェッチデータを上記
    バッファ記憶ＤＡＴＡ部（１６）にムーブインした後、
    フェッチアクセス要求元に送出し、 あるいはストアアクセス時に、基本ラインアドレスで上
    記ＴＡＧ１部（１５）を検索してヒットしたときにスト
    アデータを上記バッファ記憶ＤＡＴＡ部（１６）および
    ＭＳＵ（３）にストアし、ミスしたときに同意ラインア
    ドレスを用いて上記ＴＡＧ２部（２１）を検索してヒッ
    トしたときに上記ＴＡＧ１部（１５）を無効化した後に
    およびミスしたときにストアデータをＭＳＵ（３）にス
    トアするように構成したことを特徴とするバッファ記憶
    制御方式。
  2. 【請求項２】 上記ストアアクセス時に、基本ラインア
    ドレスで上記ＴＡＧ１部（１５）を検索してミスした場
    合、同意ラインアドレスを用いて上記ＴＡＧ２部（２
    １）を検索してヒットしたときに上記ＴＡＧ１部（１
    ５）を無効化するまで、あるいはミスが判明するまで、
    同一ブロックに対する後続のフェッチアクセスを抑止す
    るように構成したことを特徴とする請求項第１項記載の
    バッファ記憶制御方式。
  3. 【請求項３】 上記ストアアクセス時に、基本ラインア
    ドレスで上記ＴＡＧ１部（１５）を検索してミスした場
    合、同一ブロックに対する以前のストアアクセスで同意
    ラインアドレスについて上記ＴＡＧ２部（２１）を検索
    したあるいは検索中であることが判明したときに、当該
    ＴＡＧ２部（２１）の検索を省略するように構成したこ
    とを特徴とする請求項第１項記載のバッファ記憶制御方
    式。
  4. 【請求項４】 他のストアアクセス要求元がストアアク
    セスを行った場合、同意ラインアドレス（基本ラインア
    ドレスも含む）について上記ＴＡＧ２部（２１）を検索
    していずれかがヒットしたとき、上記ＴＡＧ１部（５
    １）のエントリを無効化するように構成したことを特徴
    とする請求項第１項記載のバッファ記憶制御方式。
JP3204523A 1991-08-15 1991-08-15 バツフア記憶制御方式 Withdrawn JPH0546475A (ja)

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