JPH0519176B2

JPH0519176B2 -

Info

Publication number: JPH0519176B2
Application number: JP61280111A
Authority: JP
Inventors: Yasushi Hanezawa
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-11-25
Filing date: 1986-11-25
Publication date: 1993-03-16
Also published as: FR2590699B1; FR2590699A1; JPS62202247A; US5010475A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキヤツシユメモリ内容一致処理方式に
関し、特にアドレス変換を行い、ページテーブル
ワードを更新し、キヤツシメモリには格納せず主
記憶にのみ格納する際の自装置のキヤツシユメモ
リに対するキヤツシユメモリ内容一致処理システ
ムに関する。

〔従来の技術〕

主記憶へのアクセス回数を減少し処理速度を向
上せしめるため、主記憶の一部のデータを格納す
る高速なキヤツシユメモリを使用することはよく
知られている。このキヤツシユメモリの詳細につ
いては、「キヤツシユメモリズ」（CACHE
MEMORIES）、コンピユーテイングサーベイズ
（Computing Surveys）、第14巻、第３号、1982
年９月」（以下文献）の第474頁から第479頁を参
照できる。

このキヤツシユメモリは主記憶の代用として使
用されるため、このキヤツシユメモリの内容は主
記憶の対応する内容と同一でなければならない。

このため、主記憶に格納されているデータが更
新されれば、キヤツシユメモリの内容と主記憶の
対応内容との一致が図られている。前記キヤツシ
ユメモリのアドレスアレイのコピーであるフラツ
シユアドレスアレイもそのキヤツシユメモリの登
録、無効化を処理し一致が図られている。仮想記
憶方式が採用され動的アドレス変換機構（以下
TLB）を有するマルチプロセツサシステムにお
いては、このTLBでミスしたときに主記憶上の
あるバンクに存在するページテーブルワード（変
換を要求されている仮想アドレスに対する実メモ
リアドレスとページテーブルワードの使用状態等
を示す１つ以上の制御ビツトから構成されてい
る。以下PTWと称す。）を読み出してアドレス変
換が行なわれる。これをアドレス変換という。こ
の場合、PTWに含まれる制御ビツトが更新され
る。これはオペレーテイングシステムがこの制御
ビツトによりそのPTWの最新の使用状態等を把
握しページング管理に供するためである。該
TLBに関しては、前記文献の第518頁２・16に開
示されており、アドレス変換については第520頁
２・17に開示されている。

このPTWは上述のように読出し動作毎に更新
されるので、これを再び主記憶に書戻す必要があ
る。このようなアドレス変換途上においては主記
憶の当該PTWの存在するバンクに対し他のプロ
セツサのアクセスは許されていない。この主記憶
に前記PTWを格納する際、主記憶の内容とキヤ
ツシユメモリの対応内容との一致をとる必要があ
り、このためにキヤツシユメモリに該PTWを格
納する前にバツフアユニツトに入れておく必要が
ある。前記キヤツシユメモリへの格納にはこのバ
フアユニツトの出力が使用される。このバフアユ
ニツトは、アドレス用（アドレスアレイ）とデー
タ用との２つのバツフアで構成されており、アド
レスはTLBにより即座に求められる。しかし、
データは演算ユニツトからくるため、アドレスよ
り後に求められることが多い。また、格納の順序
性は守らねばならないという理由から、アドレス
およびデータ双方ともそろわないとキヤツシユメ
モリに掃き出されない。これらの理由により、こ
のストアバツフアにPTWを格納するとストアバ
ツフアから掃き出されるまでに相当の時間がかか
ることが考えられる。前記PTWの格納終了まで
は該PTWの存在するバンクに対し他のプロセツ
サのアクセスは許されないことから、この規間が
延びれは延びる程性能は低下する。

この性能低下の防止のために従来の装置では、
更新されたPTWを格納する際にキヤツシユメモ
リを介して格納することなく主記憶に直接格納
し、他プロセツサの主記憶へのアクセス禁止時間
を短縮せしめている。

この場合主記憶への格納には、複数の中央処理
装置と主記憶との間に存在するシステム制御部を
介してアクセスする。主記憶とキヤツシユメモリ
との内容の不一致を解消するために、このシステ
ム制御部は１つの中央処理装置が行つた格納に対
し、格納を行つた１つの中央処理装置以外の他の
中央処理装置に対してのみ一致処理を行うように
命令する。したがつてPTW格納が行なわれても、
PTW格納を行つた１つの中央処理装置に対して
は一致処理要求が与えられないため、一致処理は
行なえない。この結果そのPTWに関しては、キ
ヤツシユの内容と主記憶の内容とは一致していな
い。キヤツシユ一致処理の必要性に関しては前記
文献の第501頁移行の「２・キヤツシユコンシス
テンシ−（Cache Consistenay）」に開示され、キ
ヤツシユ一致処理の実現法の例については、同文
献の第505頁以降「２・ブロードキヤストライツ
（Broadcast Writes）」に開示されている。

〔発明が解決しようとする問題点〕

以上のように従来の装置においてはPTWの格
納時にはアドレス変換を行つた中央処理装置につ
いてキヤツシユ一致処理が行なわれていなかつ
た。

このため、上述した従来の装置ではPTWをス
トアする時には、主記憶の内容とキヤツシユメモ
リの内容との不一致が生ずる。したがつて、ソフ
トウエアがページを書きかえるためにPTWを単
に参照する時でもキヤツシユメモリを使用できず
に、アクセスタイムの長い主記憶を使用しなけば
ならず、性能が低下するという欠点がある。

〔問題点を解決するための手段〕

本発明の方式は、少なくとも１つの主記憶と、キヤツシユメモリを有する複数個のプロセツサ
を備えたキヤツシユメモリ内容一致処理システム
において、前記複数個のプロセツサのそれぞれは、他のプロセツサから前記主記憶への格納により
自プロセツサの前記キヤツシユメモリ内の対応ブ
ロツクのデータを無効にするため索引するアドレ
スアレイの写しを保持するフラツシユアドレスア
レイ手段と、アドレス変換後ページテーブルワードを更新し
更新されたページテーブルワードを前記キヤツシ
ユメモリには格納せずに前記主記憶のみに格納す
るアドレス変換手段と、このアドレス変換手段が前記更新されたページ
テーブルワードを前記主記憶に格納するときに、
ページテーブルワードの格納を報知するページテ
ーブルワード格納報知信号を発生する信号発生手
段と、自プロセツサからの前記ページテーブルワード
格納報知信号と前記ページテーブルワードの実メ
モリアドレスとの供給に応答して、自プロセツサ
のキヤツシユメモリ内の対応ブロツクのデータを
無効にするため索引され該対応ブロツクのデータ
を無効にするフラツシユアドレスアレイ無効化手
段を含む。

〔実施例〕

第１図を参照すると、本発明の一実施例は、プ
ロセツサ部１００と、これらのプロセツサ部間を
制御するシステム制御部１０６と、プロセツサ部
１００により共通に使用される主記憶１０７とか
ら構成されている。プロセツサ部１００には、仮
想アドレスから実メモリアドレスに変換するアド
レス変換部１０２と、主記憶へのアクセス制御を
行なう主記憶アクセス制御部１０４と、キヤツシ
ユメモリを制御するキヤツシユ制御部１０３と、
キヤツシユメモリのアドレスアレイのコピーであ
るフラツシユアドレス記憶を含むフラツシユアド
レス１０５とを含んでいる。

第１図および第５図を参照すると、リクエスタ
（図示せず）からの仮想アドレス５００およびメ
モリリクエスト５０１に応答して、キヤツシユ制
御部１０３がTLB（Transjation Lookaside
Buffer）を索引し、リクエスタからの仮想がア
ドレスに対応する実アドレスを発見できないと
き、アドレス変換部起動信号１１１によりアドレ
ス変換部１０２は起動される。すなわち、リクエ
スタからの仮想アドレス５００は仮想アドレスレ
ジスタ５１２に格納される。このレジスタ５１２
に格納された仮想アドレスの一部５１２はTLB
をアクセスする。このアクセスに応答してTLB
−キー５２４からキーが出力され、前記レジスタ
５１２の仮想アドレスの他部と比較器５２７で比
較される。

一方、リクエスタからのリクエスト信号５０１
はフリツプフロツプ５１３に格納されたあと、プ
ライオリテイ回路５２２に与えられる。このプラ
イオリテイ回路５２２の出力はセレクタ５２３に
与えられ、レジスタ５１２の仮想アドレスの残部
を選択するよう指示する。この指示に応答してセ
レクタ５２３から選択された仮想アドレスの残部
はアドレスアレイ５２６に与えられる。この仮想
アドレスの残部に応答してアドレスアレイ５２６
からデータが出力される。このデータとTLBデ
ータ部５２５からのデータが比較器５２８で比較
される。この比較結果の一致信号と前記比較回路
５２７からの比較信号の論理積がゲート５３２で
とられる。リクエスタから与えられる仮想アドレ
スTLBにあるときには、ゲート５３９の出力は
レジスタ５３９を介してプライオリテイ回路５５
１に与えられる。このデータに応答してプライオ
リテイ回路５５１はセレクタ５５２に、データア
レイ５４８からのデータをセレクトするように指
示する。この指示に応答してデータアレイ５４８
からのデータがセレクタ５５２を介してレジスタ
５５４に格納され、リプライデータ１１３として
リクエスタに戻される。

もし、TLBキー部５２４にリクエスタから与
えられた仮想アドレスが格納されていないときに
は、比較回路５２７はアドレス変換部起動信号１
１１をアドレス変換部１０２に与える。

第１図および第４図を参照すると、アドレス変
換部１０２は起動信号１１１に応答してシーケン
ス回路を動作させ、メモリ内のページテーブルの
参照を行ない、ページテーブルワード（PTW）
を取り出し、PTW内の実メモリアドレスを生成
する。すなわち、アドレス変換部１０２は起動信
号１１１に応答して、シーケンス回路のフリツプ
フロツプ４０９がセツトされる。同時に、キヤツ
シユ制御部１０３からの仮想アドレス１１４がレ
ジスタ４０５を介して演算回路４０８に与えら
れ、実メモリアドレスが生成され、レジスタ４１
６に格納される。フリツプフロツプ４０９の出力
は、フリツプフロツプ４１９をセツトし、そのフ
リツプフロツプ４１９の出力がリードリクエスト
信号１４２としてキヤツシユ制御部１０３に送ら
れる。

これとともに、フリツプフロツプ４０９の出力
はオア回路４２６を介してレジスタ４１６に与え
られ、レジスタ４１６から実メモリアドレス１１
０を出力しキヤツシユ制御部１０３に送られる。
このリードリクエスト１４２および実メモリアド
レス１１０に応答して、キヤツシユメモリ制御部
１０３はキヤツシユメモリまたは主記憶１０７か
らデータを読み出しリプライデータ１１３として
アドレス変換部１０２のレジスタ４０１にセツト
する。このリプライデータ１１３とともにリプラ
イ１１２もアドレス変換部１０２に送られ、フリ
ツプフロツプ４０３をセツトするとともに、アン
ドゲート４１０を介してフリツプフロツプ４０９
をリセツトする。このリセツトとともにフリツプ
フロツプ４１１がセツトされる。このセツトに応
答して、レジスタ４０１からのリプライデータと
レジスタ４０５からの内容との演算回路４０８で
の演算結果、すなわち、PTWアドレスをレジス
タ４１６にセツトするためのセツト指示信号が、
フリツプフロツプ４１１からオアゲート４２６を
介してレジスタ４１６に与えられる。フリツプフ
ロツプ４１１の出力はフリツプフロツプ４１４を
セツトし、この出力をPTWリード信号１４４と
して、レジスタ４１６からのPTWアドレス１１
０とともにキヤツシユ制御部１０３を介して主記
憶アクセス制御部１０４にブロツクアドレス１１
８およびリードリクエスト１１６として与えら
れ、システム制御部１０６に与えられる。システ
ム制御部１０６はこのプロセツサ１００および他
のプロセツサ部１０１からのPTWアドレスおよ
びリードリクエストの排他制御を行ない、主記憶
１０７にこれらPTWアドレスおよびリードリク
エストを与える。これらPTWアドレスおよびリ
ードリクエストに応答して、主記憶から読み出さ
れたPTWはシステム制御部１０６およびキヤツ
シユ制御部１０３を介してリプライデータ１１３
としてアドレス変換部１０２のレジスタ４０１に
格納される。

このリプライデータ１１３とともに与えられた
リプライ信号１１２はアドゲート４１２を介して
フリツプフロツプ４１３をセツトするとともにフ
リツプフロツプ４１１をリセツトする。レジスタ
４０１からのPTWは制御ビツト変換回路４０７
で変換され、フリツプフロツプ４１３の出力信号
に応答して、レジスタ４１５に格納される。該フ
リツプフロツプ４１３の出力信号は、フリツプフ
ロツプ４２１を介してPTW格納信号１０８とし、
レジスタ４１５のPTW１２４とともにキヤツシ
ユ制御部１０３を介してフラツシユアドレス１０
５に与えられる。

第１図および第５図を参照すると、ページテー
ブルの索引は以下のようにして行なわれる。

アドレス変換部１０２からのリードリクエスト
信号１４２は、PTW格納信号１０８の指示でプ
ライオリテイ回路５０６で選択される。選択され
た信号５０８の指示に応答して、セレクタ５０７
はアドレス変換部１０２からの実アドレス１１０
を選択し、実アドレスレジスタ５１５に格納す
る。前記選択された信号５０８はフリツプフロツ
プ５１６をセツトし、フリツプフロツプ５１６の
出力はプライオリテイ回路５２２に与えられる。
このプライオリテイ回路５２２からの指示に応答
して、セレクタ５２３は実アドレスレジスタ５１
５の出力の一部を選択し、アドレスアレイ５２６
に与えられる。プライオリテイ回路５２２の出力
に応答して、選択回路５７０は、実アドレスレジ
スタ５１５の出力の他部を選択する。選択された
アドレスとアドレスアレイ５２６からのデータは
比較回路５２８で比較される。ここで一致がとら
れるとデータアレイ５４８、すなわちキヤツシユ
メモリの内容がリプライデータ１１３としてアド
レス変換部１０２に戻される。比較回路５２８で
一致がとられないときには、アドレス変換部１０
２からのリードリクエスト１４２でフリツプフロ
ツプ５１９がセツトされているため、レジスタ５
３９の出力は、アンドゲート５６１およびオアゲ
ート５６２を介してフリツプフロツプス５４２に
セツトされる。この出力は、リードリクエスト１
１６として主記憶アクセス制御部１０４およびシ
ステム制御部１０６を介して主記憶１０７に与え
られる。主記憶１０７からのデータはリプライデ
ータ１２５および１１３として、システム制御部
１０６、主記憶アクセス制御部１０４およびキヤ
ツシユ制御部１０３を介してアドレス変換部１０
２に戻される。

PTWのリード動作はキヤツシユバイパスし行
なわれる。すなわち、リードアレイは実アドレス
レジスタ５１５にセツトされる。しかし、アドレ
スアレイ５２６、すなわちキヤツシユメモリ索引
せずに主記憶１０７をアクセスする。アドレス変
換部１０２からのPTWリード１４４はキヤツシ
ユ記憶部１０３のオアゲート５６２を介してフリ
ツプフロツプ５４２にセツトされリードリクエス
ト１１６として主記憶アクセス制御部１０４を介
してシステム制御部１０６に与えられる。システ
ム制御部１０６では、排他制御が行なわれるた
め、PTWリードに対してPTW格納が行なわれる
まで他のプロセツサ部１０１からのPTWリード
を受け付けないようになつている。

アドレス変換部１０２からのPTW格納信号１
０８に応答してキヤツシユ制御部１０３はPTW
格納信号１１５を主記憶アクセス制御部１０４と
フラツシユアドレス１０５に送出する。アドレス
変換部１０２からのPTW１２４はキヤツシユメ
モリ制御部１０３を介さずに、主記憶アクセス制
御部１０４に直接送られる。アドレスはPTWリ
ード時のアドレスが格納されている実アドレスレ
ジスタ５１５からブロツクアドレス１１８として
主記憶アクセス制御部１０４に送出される。もし
PTWをキヤツシユ制御部１０３のストアバツフ
アであるレジスタ５４０に格納しようとすると、
レジスタ５４０が一杯のときには処理時間がかか
り、システム制御部１０６の排他制御により
PTWアクセス待ちをしている他のプロセツサ部
１０１は、その間メモリアクセスができないた
め、システム性能が大幅に落ちる。本願発生の一
実施例はこのシステム性能の落込みを防止してい
る。

第１図および第６図を参照すると、主記憶アク
セス制御部１０４はPTW格納信号をフリツプフ
ロツプ１５３にセツトし、ブロツクアドレス１１
８をレジスタ１５７に格納する。PTW格納信号
１１５に応答してプライオリテイ回路１５０は指
示信号を出力する。この指示信号に応答してセレ
クタ１５１はPTW１２４を選択し、レジスタ１
５８に格納される。このあと、主記憶アクセス制
御部１０４はシステム制御装置１０６に対し、自
装置番号１５６とアドレス１５７とデータ１５８
からなるデータ１２９およびPTW格納信号１５
０をシステム制御部１０６に送出する。

第１図および第８図を参照すると、システム制
御部１０６は、主記憶アクセス制御部１０４から
のPTW格納信号１５０はフリツプフロツプ１８
３にセツトされ、データ１２９のうち装置番号は
レジスタ１７２に、アドレスはレジスタ１７２
に、データはレジスタ１７４に格納される。フリ
ツプフロツプ１５３の出力はオアゲート１８５を
介してセレクタ１８１に与えられるとともに、プ
ライオリテイ回路１８０にも与えられる。プライ
オリテイ回路１８０はPTW格納信号を認識じ、
PTW格納動作の前に行なわれていたPTWリード
動作による排他条件を解除し、このPTW格納動
作以後のPTWリード信号を受け付けるようにす
る。次にリードリクエスト、ライトリクエスト、
装置番号、アドレスおよびデータはレジスタ１８
２に格納され、その出力は主記憶１０７に送出さ
れ、PTW格納動作が完了する。

次にフラツシユアドレス１０５の動作を詳細に
説明する。

第１図および第５図を参照すると、アドレス変
換部１０２からのPTW格納信号１０８に応答し
て、キヤツシユ制御部１０８のフリツプフロツプ
５１４および５３４がセツトされる。このフリツ
プフロツプ５３４の出力は、PTW格納信号１１
５として主記憶アクセス制御部１０４およびフラ
ツシユアドレスアレイ１０５に供給される。ブロ
ツクアドレス１１８もキヤツシユメモリ制御部１
０３からのフラツシユアドレスアレイ１０５に供
給される。

第１図および第１０図を参照すると、PTW格
納信号１１５はフリツプフロツプ１９１にセツト
される。このフリツプフロツプ１９１の出力はオ
アゲート１９４を介してプライオリテイ回路１９
７に与えられる。このブライオリテイ回路１９７
からの指示に応答してセレクタ１９６はレジスタ
１８８の出力を選択する。また、プライオリテイ
回路１９７は、フリツプフロツプ１９１の出力に
応答して、フラツシユアドレス記憶４０２に対す
るイネーブル信号を供給せず、ナンドゲート４０
４を介して比較回路４０５を活性化する。セレク
タ１９６で選択されたレジスタ１８８のブロツク
内アドレス４１１に応答して、フラツシユアドレ
スアレイ記憶４０２からアドレスが出力される。
このアドレスとレジスタ１８８からのブロツクア
ドレス４１０とが比較回路４０５で比較される。
一致した場合はフリツプフロツプ４０６をセツト
する。このフリツプフロツプ４０６の出力はフラ
ツシユ要求信号１２２としてフラツシユアドレス
１２３とともにキヤツシユ制御部１０３に送出さ
れる。

第１図および第５図を参照すると、フラツシユ
アドレスアレイ１０５からのフラツシユ要求信号
１２２はフリツプフロツプ５１７にセツトされ
る。このフリツプフロツプ５１７の否定出力はア
ドレスアレイ５２６の該当ブロツクのＶビツトを
変化させる。

第１図および第１０図を参照すると、フリツプ
フロツプ４０６の出力、すなわちフラツシユ要求
信号１２２は、ノアゲート１９８およびアンドゲ
ート４００を介してフラツシユアドレスアレイ記
憶４０２に与えられ、該当ブロツクのＶビツトを
変化させる。

このフラツシユ動作を以下、詳細に説明する。
フラツシユ要求信号１２２に応答して、プライオ
リテイ回路１９７は、他の要求の処理を止めて、
フラツシユアドレスアレイ４０２のＶビツトを変
化させるサイクルに入る。プライオリテイ回路１
９７は、セレクタが前サイクルでフラツシユアド
レスアレイ記憶４０２に格納されたアドレスを読
み出すことができたアドレスの格納されたレジス
タの内容を選択するよう指示する。これとととも
に、プライオリテイ回路１９７はフラツシユアド
レスアレイ記憶４０２に書込みイネーブルを与え
るとともに、ナンドゲート４０４を介して比較器
４０５に比較動作不可信号を送る。この状態でフ
ラツシユ要求信号１２２がノアゲート１０９およ
びアンドゲート４００を介してフラツシユアドレ
ス記憶４０２に与えられＶビツトを変化させる。
この動作で「フラツシユ」されたことになる。

本発明の第１の実施例では、アドレス変換部１
０２のPTWストア信号１０８がキヤツシユ制御
部１０３を介してフラツシユアドレスアレイ１０
５に与えられる。この結果、PTWの格納動作が
キヤツシユメモリに反映できる。

次に本発明の第２の実施例を詳細に説明する。

第２図を参照すると、本発明の第２の実施例の
構成および動作は本発明の第１の実施例のそれと
大部分同一である。異なる点は、以下の通りであ
る。すなわち、第１の実施例では、アドレス変換
部１０２からのPTW格納信号１０８は、キヤツ
シユ制御部１０３を介してフラツシユアドレスア
レイ１０５に与えられていた。しかし、第２の実
施例では、アドレス変換部２０２からPTW格納
信号２０８がフラツシユアドレスアレイ２０５に
直接与えられる。

第１１図を参照すると、アドレス変換部２０２
から与えられたPTW格納信号２０８はフリツプ
フロツプ２９１を介してプライオリテイ回路７１
３に与えられる。このプライオリテイ回路７１３
はフリツプフロツプ２９１の出力に応答して、セ
レクタ回路７１４がレジスタ７１２からの出力を
選択するようセレクタ回路４１２に指示する。プ
ライオリテイ回路７１３の出力に応答して、プラ
イオリテイ回路１９７は、セレクタ回路１９６が
セレクタ回路７１４からの出力を選択するようセ
レクタ回路１９６に指示する。プライオリテイ回
路１９７の出力は、フラツシユアドレスアレイ記
憶４０２への書込み禁止を指示するとともに、ナ
ンドゲート４０４を介して比較回路４０５にフラ
ツシユアドレスアレイ記憶４０２の出力とセレク
タ回路１９６の出力との比較を指示する。比較回
路４０５での比較の結果、一致した場合にはフリ
ツプフロツプ４０６をセツトする。このフリツプ
フロツプ４０６の出力はフラツシユ要求信号２２
２としてフラツシユアドレス２２３とともにキヤ
ツシユメモリ制御部２０３に送出される。フリツ
プフロツプ４０６の出力はノアゲート２４９およ
びアンドゲート７００を介してフラツシユアドレ
スアレイ記憶４０２に与えられ、Ｖビツトを変化
させる。

次に、本発明の第３の実施例について詳細に説
明する。

第３図を参照すると、本発明の第３の実施例の
構成および動作は本発明の第１の実施例のそれと
大部分同一である。異なる点は、以下の通りであ
る。すなわち、第１の実施例では、アドレス変換
部１０２からのPTW格納信号は、キヤツシユ制
御部１０３を介してフラツシユアドレスアレイ１
０５に与えられていた。しかし、第３の実施例で
は、アドレス変換部３０２からのPTW格納信号
３０８をキヤツシユメモリ制御部３０３、主記憶
アクセス制御部３０４、およびシステム制御部３
０６を介してフラツシユアドレスアレイ３０５に
与えられる。

第３の実施例でPTW格納信号３０８がキヤツ
シユ制御部３０３および主記憶アクセス制御部３
０４を介してシステム制御部３０６にPTW信号
３５０が与えられるまでは、第１の実施例の動作
と同じである。

第９図を参照すると、主記憶アクセス制御部３
０３からのPTW格納信号３５０は、フリツプフ
ロツプ１８３を介してプライオリテイ回路３８０
に与えられる。プライオリテイ回路３８０は、レ
ジスタ１７２，１７３および１７４に格納される
たプロセツサ部Ａからのデータ３２９をセレクタ
１８１が選択するよう、セレクタ回路１８１に指
示する。

この結果セレクタ回路１８１で選択されたプロ
セツサＡ側からの装置番号であるレジスタ１７２
の出力、ブロツクアドレスであるレジスタ１７３
の出力、データ（PTW）であるレジスタ１７４
の出力、PTW格納フリツプフロツプ１８３の出
力、リードフリツプフロツプ１７０の出力、およ
びライトフリツプフロツプ１７１の出力をレジス
タ１８２に格納される。このレジスタ１８２の出
力は、PTW格納信号、リード要求信号およびラ
イト要求信号３４０として、装置番号、ブロツク
アドレスおよびデータ（PTW）がデータ３４１
として主記憶３０７に送られる。また、レジスタ
１８２の出力のうち、PTW格納信号、ライト要
求信号、装置番号およびブロツクアドレスが全て
のプロセツサ部（第３図の３００および３０１）
に対しキヤツシユ一致処理要求信号３３２として
送出される。

第１２図を参照すると、システム制御部３０６
からキヤツシユ一致処理要求信号３３２として送
られた情報すなわち、アドレス３８５、キヤツシ
ユ一致処理要求３８６、PTW格納６６１および
装置番号３８７をレジスタ１９２に格納する。こ
のレジスタ１９２に格納された装置番号１８７と
自装置番号発生回路１９８の番号との一致が比較
器４０１でとられ、アンドゲート１９５で出力が
“０”となつても、PTW格納信号６６１が“１”
であればオアゲート６５０を介して信号がプライ
オリテイ回路３９７に与えられる。オアゲート６
５０の出力に応答してセレクタ１９６はレジスタ
１９２からのアドレス３８５を選択するようプラ
イオリテイ回路１９７に与えられる。プライオリ
テイ回路１９７の出力は、フラツシユアドレスア
レイ記憶４０２に書込み禁止を指示するとともに
ナンドゲート４０４を介して比較回路４０５に与
えられる。比較回路４０５はセレクタ１９６から
与えられるアドレス３８５とフラツシユアドレス
アレイ記憶４０２からのアドレスとを比較する。

比較結果の一致がフリツプフロツプ４０６にセ
ツトされフラツシユアドレス３２３とともにフラ
ツシユ要求信号３２２としてキヤツシユ制御部３
０３に伝送される。

なお、一実施例のキヤツシユメモリはオペラン
ドおよび命令の混在した内容が、格納される。も
しキヤツシユメモリをオペランド用ともキヤツシ
ユ用に分割したシステムにおいて、ストアに対す
るキヤツシユ一致処理のための索引はオペランド
キヤツシユおよび命令キヤツシユ双方に対して行
なわれる。

〔発明の効果〕

本発明には、アドレス変換に際しページテーブ
ルワードが更新され、これをストアするときに
PTWストア通知信号とPTWの実メモリアドレス
を使用し自プロセツサを含む全プロセツサのキヤ
ツシユ一致処理をすることによりソフトウエアが
PTWの参照を行う時でもキヤツシユを利用でき
るようになり処理速度を向上できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２
図は本発明の第２の実施例を示す図、第３図は本
発明の第３の実施例を示す図、第４図は第１図お
よび第２図のアドレス変換部１０２の詳細な構成
を示す図、第５図は第１図および第２図のキヤツ
シユ制御部１０３の詳細な構成を示す図、第６図
は第１図および第２図の主記憶アクセス制御部１
０４の詳細な構成を示す図、第７図は第３図の主
記憶アクセス制御部３０４の詳細な構成を示す
図、第８図は第１図および第２図のシステム制御
部の詳細な構成を示す図、第９図は第３図のシス
テム制御部の詳細な構成を示す図、第１０図は第
１図のフラツシユアドレスアレイ１０５の詳細な
構成を示す図、第１１図は第２図のフラツシユア
ドレスアレイ２０５の詳細な構成を示す図、第１
２図は第３図のフラツシユアドレスアレイ３０５
の詳細な構成を示す図、第１図から第１２図にお
いて、１００，２００，３００……プロセツサ部Ａ、
１０１，２０１，３０１……プロセツサ部Ｂ、１
０２，２０２，３０２……アドレス変換部、１０
３，２０３，３０３……キヤツシユ制御部、１０
４，２０４，３０４……主記憶アクセス制御部、
１０５，２０５，３０５……フラツシユアドレス
アレイ、１０６，２０６，３０６……システイ制
御部、１０７，２０７，３０７……主記憶。

Claims

【特許請求の範囲】１少なくとも１つの主記憶と、キヤツシユメモリを有する複数個のプロセツサ
を備えたキヤツシユメモリ内容一致処理システム
において、前記複数個のプロセツサのそれぞれは、他のプロセツサから前記主記憶への格納により
自プロセツサの前記キヤツシユメモリ内の対応ブ
ロツクのデータを無効にするため索引するアドレ
スアレイの写しを保持するフラツシユアドレスア
レイ手段と、アドレス変換後ページテーブルワードを更新し
更新されたページテーブルワードを前記キヤツシ
ユメモリには格納せずに前記主記憶のみに格納す
るアドレス変換手段と、このアドレス変換手段が前記更新されたページ
テーブルワードを前記主記憶に格納するときに、
ページテーブルワードの格納を報知するページテ
ーブルワード格納報知信号を発生する信号発生手
段と、自プロセツサからの前記ページテーブルワード
格納報知信号と前記ページテーブルワードの実メ
モリアドレスとの供給に応答して、自プロセツサ
のキヤツシユメモリ内の対応ブロツクのデータを
無効にするため索引され該対応ブロツクのデータ
を無効にするフラツシユアドレスアレイ無効化手
段とを含むことを特徴とするキヤツシユメモリ内
容一致処理方式。２ページテーブルワード格納報知信号とページ
テーブルワードの実メモリアドレスとは主記憶ア
クセス制御部を介してフラツシユアドレスアレイ
に供給されることを特徴とする特許請求の範囲第
１項記載のキヤツシユメモリ内容一致処理方式。３ページテーブルワード格納報知信号とページ
テーブルワードの実メモリアドレスとはキヤツシ
ユメモリ制御部を介してフラツシユアドレスアレ
イに供給されることを特徴とする特許請求の範囲
第１項記載のキヤツシユメモリ内容一致処理方
式。４ページテーブルワード格納報知信号はアドレ
ス変換部からフラツシユアドレスアレイに直接供
給されることを特徴とする特許請求の範囲第１項
記載のキヤツシユメモリ内容一致処理方式。