JPS629942B2 - - Google Patents

Description

【発明の詳細な説明】

本発明の技術分野 本発明はデータ処理に関し、更に具体的には多
重処理、多重レベル・メモリ構成に関する。この
メモリ構成において、各プロセツサはレベル１及
びレベル２で２個の私用キヤツシユを有し、かつ
各プロセツサはレベル１及びレベル２で共通のキ
ヤツシユを共用し、メモリ・レベル３で共通のメ
イン・メモリを共用する。 背景の技術 大部分の高能率プロセツサは、メイン・メモリ
の前方に私用の高速ハードウエア管理バツフア・
メモリを有する。それは、プロセツサ（CPU）
に対する平均メモリ・アクセス・タイムを改善す
るためである。この高速バツフアは、時には「キ
ヤツシユ」と呼ばれる。何故ならば、それは通常
プログラマに対して透明（transparent）である
からである。 共用メモリ多重処理構成において、各キヤツシ
ユが所与のCPUに対して私的であるため、各プ
ロセツサがメイン・メモリ情報の最新のコピーを
如何にして得るかという問題が存在する。或る場
合には、これはメイン・メモリに対して通過記憶
（store through）を実行し、全てのプロセツサに
対してそれを最新に保つことによつて解決され
る。この通過記憶型（ST）キヤツシユは、現在
大部分の大型CPUに採用されている。STキヤツ
シユの欠点は、全ての通過記憶（これは平均して
全てのリフアレンスの10％から20％の間にあ
る。）がメイン・メモリへ送られ、従つて顕著な
効率の低下を避けるため、大きなメイン・メモリ
帯域を必要とすることである。その結果、多重処
理（MP）のレベル（即ち、メイン・メモリを共
用するプロセツサの数）は、比較的高能率のメイ
ン・メモリが使用されない限り、概してSTキヤ
ツシユに関して非常に制限されることになる。 通過記憶によつて問題を解決するには、メイ
ン・メモリの帯域が不十分であるシステム設計に
おいては、バツフア記憶（SIB）キヤツシユが使
用される。SIBキヤツシユは、米国特許第
3735360号及び第3771137号に説明されている。 STキヤツシユは、記憶をフエツチとは異つた
ように処理する。即ち、全ての記憶は、キヤツシ
ユ中にあるアドレスされたライン（目標ライン）
から独立してメイン・メモリへ行くので、記憶ミ
スが生じる余地はない。これに対し、SIBキヤツ
シユは記憶とフエツチを同じように処理する。ラ
インは、記憶又はフエツチを実行する前に、キヤ
ツシユ中になければならない。もし目標ラインが
キヤツシユ中になければ（キヤツシユ・ミス）、
そのラインは、フエツチ又は記憶を実行する前
に、メイン・メモリからキヤツシユへ転送され
る。ラインへの全ての後の記憶はキヤツシユ中で
起るので、SIBキヤツシユは、STキヤツシユ方
式と比較して、CPUによつて必要とされるメイ
ン・メモリ帯域幅を大きく減少させる。 多重処理システムのSIBキヤツシユに伴う問題
点は、メイン・メモリが最新に維持されないこと
である。最新の情報は、しばしばキヤツシユ中に
存在する。従つて、各プロセツサが確実に最新の
メモリ情報を受取るようにするため、プロセツサ
がその私用キヤツシユへフエツチ又は記憶のリク
エストを発生し、目標ラインがキヤツシユ中に存
在しない時（ライン・ミス）、そのラインが他の
キヤツシユ（リモート・キヤツシユ）に存在する
かどうかを決定し、かつそのラインが変更された
（即ち、記憶された）かどうかを決定するため、
全てのCPUキヤツシユが質問されねばならな
い。もしラインがリモート・キヤツシユになれ
ば、そのラインはメイン・メモリからリクエスト
を出しているプロセツサのキヤツシユへフエツチ
される。もしラインがリモート・キヤツシユにあ
り、かつ変更されていなければ、そのラインはリ
モート・キヤツシユで無効にされ、有効フラグが
０へセツトされ、そのラインはメイン・メモリか
らリクエストを出しているプロセツサのキヤツシ
ユへ転送される。もしラインがリモート・キヤツ
シユにあり、かつ変更されていれば、リモート・
キヤツシユ中でラインを無効にする前に、そのラ
インは、先ずキヤツシユからメイン・メモリへ転
送されねばならない。ラインがメイン・メモリへ
転送された後に、リクエストCPUはラインをそ
のキヤツシユへフエツチし、次いで記憶又はフエ
ツチを実行する。 このようにして交差質問ヒツトの場合に起る変
更されたラインの移動は、大きなオーバヘツドを
要することとなる。何故ならば、リモート・プロ
セツサはラインをメイン・メモリへ（又は、或る
種のシステムでは、直接に他のキヤツシユへ）送
らなければならず、次いでリクエスト・プロセツ
サはそのラインをその私用キヤツシユへセツトし
なければならないからである。かくて、２つのプ
ロセツサは干渉に遭遇し、時間の損失を生じるこ
とになる。更に悪いことに、多くの場合、リモー
ト・プロセツサはラインを放棄した後、すぐにそ
のラインを要求し、プロセツサ間でラインのやり
取りが起る。 当技術分野において、いくつかの多重処理シス
テムが知られている。それらのシステムは、それ
ぞれ利点及び欠点を有する。Iwamotoその他によ
る米国特許第3581291号は、各プロセツサが私用
キヤツシユを有し、２つのプロセツサがメイン・
メモリを共用するマルチプロセツサ・システムを
開示している。メイン・メモリはキーメモリを有
し、このキーメモリは、メイン・メモリにある情
報が、各プロセツサにおいて、メモリ容量の所定
量だけ読出されかつ記憶されたかどうかを示すイ
ンデイケータを記憶している。 米国特許出願第6249526号はバツフア・キヤツ
シユを私用キヤツシユとして使用し、かつ共通の
キヤツシユ及びメイン・メモリを共用する多重処
理システムを提案している。このシステムにおい
て、私用キヤツシユによつて共用されかつ変更さ
れる情報ラインは、自動的に検出され、かつメイ
ン・メモリへ転送されることなく、共通キヤツシ
ユへ送られる。 IBM技術開示社報（IBM Technical
Disclosure Bulletin）、第22巻第２号（1979年７
月）の851頁―852頁には、非対称的マルチプロセ
ツサのための区分化されたメモリ及びスプリツト
SCEが開示される。このシステムでは、各プロ
セツサは別個の私用キヤツシユを有する。 IBM技術開示社報、第18巻第８号（1976年１
月）の2609頁―2610頁には、「２レベル記憶階層
における２ループ設計」が開示される。このシス
テムにおいて、１つの記憶ループはシステム・ク
ロツクをオフにするように動作し、他の記憶ルー
プはシステム・クロツクから独立して動作する。 IBM技術開示社報、第16巻第６号（1973年11
月）の1847頁、及び第21巻第３号（1978年８月）
の998頁には、各プロセツサが私用キヤツシユを
有するが、メイン・メモリの外に共用メモリを有
しないマルチプロセツサ・システムが開示され
る。 多重処理の技術分野で、本発明と関連のある米
国特許として、第3848324号、第3735360号、第
3845474号などがある。 本発明に従う多重処理システムは、３レベルの
メモリを含む。レベル１及びレベル２の各々に
は、各プロセツサのために私用キヤツシユが設け
られ、かつ各プロセツサによつて共用される共通
キヤツシユが設けられる。レベル３には、各プロ
セツサによつて共用されるメイン・メモリが設け
られる。ページごとに、書込フラグ及び共用フラ
グが使用される。書込まれるとともに共用される
ことのできるページは、レベル２の共用キヤツシ
ユへ移動され、次いでレベル１の共用キヤツシユ
へ移動され、各プロセツサはレベル１の共用キヤ
ツシユから実行する。他の全てのページは、リク
エストしているプロセツサのレベル１及びレベル
２の私用キヤツシユへ移動する。かくて、プロセ
ツサは、私用又は共用のレベル１キヤツシユから
実行する。このシステム設計によつて、複数のプ
ロセツサは、従来型の多重キヤツシユ・システム
に伴う交差質問オーバヘツドを生じることなく、
共通のメイン・メモリを共用することができる。
２つのキヤツシユ・レベルを利用することによつ
て、高効率プロセツサの１つ又はそれ以上の群
が、比較的低コストかつ低効率のメイン・メモリ
を共用することができる。その結果、デイスク記
憶装置へのリフアレンス率を減少するため、大容
量メイン・メモリを使用することが経済的に可能
となり、リアル・タイム対話式アプリケーシヨン
において、良好なターミナル応答時間を達成する
ことができる。 本発明の要約 本発明は、ページごとに書込フラグ及び共用フ
ラグを使用する多重処理３レベル・メモリ階層に
関する。これら２つのフラグ（フラグ・ビツト）
はソフトウエアによつてセツトされ、ソフトウエ
アは、ハードウエアによつて管理されるメモリ階
層へ、どのようにページが使用されるかというソ
フトウエアの知識を伝達することができる。基本
的には、書込まれかつ共用されることのできるペ
ージは、レベル２の共用キヤツシユへ移動させら
れ、次いでレベル１の共用キヤツシユへ移動させ
られ、プロセツサはレベル１の共用キヤツシユか
ら実行する。他の全てのページは、リクエストし
ているプロセツサのレベル２及びレベル１の私用
キヤツシユへ移動させられる。かくて、プロセツ
サは、その私用又は共用のレベル１キヤツシユか
ら実行する。これによつて、複数のプロセツサ
は、交差質問オーバヘツドを生じることなく、レ
ベル３の共通のメイン・メモリを共用することが
できる。２つのキヤツシユ・レベルによつて、高
効率プロセツサの１つ又はそれ以上の群が、比較
的低コスト及び低効率のメイン・メモリを共用す
ることができる。その結果、デイスク記憶装置へ
のリフアレンス率を減少するため、大容量のメイ
ン・メモリを使用することが経済的に可能とな
り、リアル・タイム対話式アプリケーシヨンにお
いて、良好なターミナル応答時間を達成すること
ができる。 実施例の説明 レベル１（L1）、レベル２（L2）、レベル３
（L3）より成る３レベル・メモリ階層を含む多重
処理システム２が第１図に含まれる。システム動
作を説明する前に、本発明の説明で使用される用
語の定義を以下に掲げておく。２進の１又は０
は、本明細書を通して互換的に使用される。 ページ メイン・メモリとL2キヤツシユとの間の転送
単位。L2デイレクトリイは、L2キヤツシユ中の
各ページのためにエントリイを含む。仮想記憶シ
ステムにおいては、ページは、仮想アドレスを実
アドレスへ割当てる場合、ソフトウエアによつて
管理されるブロツク・サイズである。 キヤツシユ・ライン L2キヤツシユとL1キヤツシユとの間の転送単
位。通常は、多くのCPUワードを含む。キヤツ
シユ・デイレクトリイは、キヤツシユ中の各ライ
ンのために、どのメイン・メモリ・ラインが現在
キヤツシユ中に存在するかを示すエントリイを保
持している。 キヤツシユ・ヒツト もしCPUによつてアドレスされたワードを含
むラインがキヤツシユ中に存在していれば、それ
は、リクエストの種類に従つて、フエツチ・ヒツ
ト又は記憶ヒツトと呼ばれる。キヤツシユ・ヒツ
トは、デイレクトリイ・アドレスが一致し、かつ
有効フラグが１に等しいことを要する。 キヤツシユ・ミス もしCPUによつてアドレスされたワードを含
むラインがキヤツシユ中に存在していなければ、
CPUリクエストは、リクエストの種類に応じて
フエツチ・ミス又は記憶ミスを生じる。アドレス
の不一致、又は有効ビツトがゼロに等しいとライ
ン・ミスを生じる。 ミスの場合、リフアレンスが完了される前に、
先ずリクエストされたラインがキヤツシユへ転送
されねばならない。或る種の設計では、同時に目
標ワードが直接CPUへ送られ、処理を直ちに再
開することができる。 無効化 キヤツシユから有効なラインを除去するプロセ
ツサは「無効化」と呼ばれ、有効ビツトをゼロへ
セツトすることによつて達成される。ラインが変
更されていれば（変更フラグが１に等しいことに
よつて示される）、先ずラインは、無効化（即
ち、有効フラグをゼロへセツトする）の前に、キ
ヤツシユから除去されねばならない。 交差質問 リクエストしているCPUでライン・ミスが生
じた時、他の（リモートの）CPUキヤツシユを
質問する動作を、交差質問（XI）と呼ぶ。リモ
ート・キヤツシユに目標ラインが存在すること、
又は不在であることは、それぞれXIヒツト又は
XIミスと呼ばれる。 ライン状況ビツト キヤツシユにある各ラインは、デイレクトリイ
中に、関連したエントリイを有する。このエント
リイは、現在キヤツシユにあるラインのメイン・
メモリ・アドレスを含む外に、キヤツシユに存在
するラインの状況を示すいくつかのフラグ・ビツ
トを含む。 有効（Ｖ） もしキヤツシユが、このロケーシヨンで有効な
ラインを含まなければ、Ｖビツトがゼロへセツト
される。例えば「電源オン」の場合、全てのＶビ
ツトはゼロへリセツトされ、全てのラインが無効
であることを示す。ゼロの有効ビツトは、常にラ
イン・ミスを生じる。ライン・ミスが生じると、
適当な有効ビツトがオフにされ（それはすでにオ
フになつているかも知れない）、新しいラインが
キヤツシユへ持つて来られると、上記有効ビツト
はオンにされる。全てのキヤツシユはラインごと
に有効ビツトを有し、L2キヤツシユの場合、ペ
ージごとにＶビツトが存在する。 変更（CH） もし私用キヤツシユ中のラインが記憶される
と、そのCHビツトが１へセツトされ、それがメ
イン・メモリの内容に関して変更されたことを示
す。キヤツシユ中の全てのラインが変更されるた
め、キヤツシユ中には、ラインごとの変更ビツト
は必要とされない。CHビツトがゼロへセツトさ
れるのは、ラインがメモリから私用キヤツシユへ
持つて来られた時である。「電源オン」のような
主たるリセツトは、全てのCHビツトをゼロへリ
セツトする。変更されたラインがL1キヤツシユ
からL2キヤツシユへ動かされた時、関連したペ
ージのための変更フラグが１へセツトされる。 多重処理システム２は、オペランド及び命令
を、レベル３の共用メイン・メモリ４に含んでい
る。メイン・メモリ４は、システム制御エレメン
ト６を介して、複数のプロセツサ群との間で、命
令及びオペランドを交換する。入出力バス８は、
システム制御エレメント６を、直接アクセス記憶
装置（DASD）のような複数の周辺装置へ接続す
る。更に、システム制御エレメント６は、L2及
びL1の私用キヤツシユ及び共用キヤツシユを介
して、プロセツサＡ及びＢより成る第１のプロセ
ツサ群へ接続される。システム制御エレメント６
は、バス１０を介して他の同様なプロセツサ群へ
接続される。プロセツサ群の各々は、２個を超え
るプロセツサを含んでよいが、説明を簡単にする
ため、２個のプロセツサが示される。追加的プロ
セツサをどのように付加するかの判断基準は、共
用されるL1及びL2キヤツシユの帯域幅の利用状
況による。利用状況が50％を超えるまでは、プロ
セツサを単一のL1共用キヤツシユへ付加するの
が、一般的に安価であり効率的である。 各プロセツサは、情報交換の目的で、L1の私
用キヤツシユ及び共用キヤツシユと直接に通信す
る。レベル１の共用キヤツシユは、多重処理プロ
セツサ群の各プロセツサによつて共用される。情
報のラインはL1のキヤツシユの各々に記憶され
ているが、L2における私用キヤツシユ及び共用
キヤツシユは、情報のページを含む。プロセツサ
Ａは、L1でその私用キヤツシユ１２及び共用キ
ヤツシユ１４と通信し、データ交換は線１６及び
１８を介して実行される。もしリクエストされた
情報ラインがキヤツシユ１２又は１４のいずれに
も存在しなければ、L2における私用キヤツシユ
２０及び共用キヤツシユ２２が、それぞれ線２４
及び２６を介して質問される。それは、リクエス
トされたラインを含む情報ページが、それらのキ
ヤツシユに存在しているかどうかを調べるためで
ある。もし情報ページがそれらのキヤツシユに存
在していれば、リクエストされた情報ラインが、
L1のキヤツシユ１２又は１４へ転送される。他
方、もし情報ページがL2の私用キヤツシユ又は
共用キヤツシユに存在していなければ、L3のメ
イン・メモリから私用キヤツシユ２０又は共用キ
ヤツシユ２２へ情報ページの転送をリクエストす
るため、システム制御エレメント６が質問され
る。メイン・メモリ４に存在する情報ページの
各々は、書込フラグ及び共用フラグを含む。これ
らのフラグは、リクエストされた情報ページが
L2の私用キヤツシユ又は共用キヤツシユへ与え
られるべきか否かを決定する。もしリクエストさ
れた情報が書込可能及び共用可能であれば（書込
フラグ及び共用フラグの各々が２進の１、即ち
（1.1）である）、リクエストされた情報ページ
は、メイン・メモリ４からシステム制御エレメン
ト６を介して共用キヤツシユ２２へ転送される。
他の全ての場合、リクエストされた情報ページ
は、L2の私用キヤツシユ２０へ転送される。こ
れが起るのは、(1)情報ページが読出専用かつ共用
可能でなく、書込フラグ及び共用フラグの双方が
共に２進の０である時（即ち（０、０））、(2)書込
フラグ及び共用フラグが読出専用かつ共用可能で
あつて、書込フラグが２進の０であり、共用フラ
グが２進の１である時（即ち、（０、１））、(3)情
報ページが書込可能及び共同可能でなく、書込フ
ラグが２進の１であり、共用フラグが２進の０で
ある時（即ち、（１、０））である。ここで、カツ
コの中の最初の２進値は書込フラグ・ビツトを示
し、次の２進値は共用フラグ・ビツトを示す。 プロセツサＢは、線２８及び３１を介して、
L1の私用キヤツシユ２７及び共用キヤツシユ１
４とデータを交換する。もしリクエストされた情
報ラインが共用キヤツシユ１４又は私用キヤツシ
ユ２７のいずれにも存在していなければ、リクエ
ストされたラインを含む情報ページが、線３２及
び２６を介してL2におけるプロセツサＢの私用
キヤツシユ３０及び共用キヤツシユ２２からリク
エストされる。もしリクエストされた情報ページ
が共用キヤツシユ２２又は私用キヤツシユ３０の
いずれにも存在していなければ、L2の私用キヤ
ツシユ３０又は共用キヤツシユ２２のいずれかへ
リクエストされた情報ページを転送するため、
L3のメイン・メモリ４がシステム制御エレメン
ト６を介して質問される。情報ページは、プロセ
ツサＡについて説明したように、書込フラグ及び
共用フラグの状態により決定されたところに従つ
て転送される。 第２図は、多重処理システム２のためのシステ
ム・レベル・バス接続を示す詳細ブロツク図であ
る。第２図は、L1及びL2における私用キヤツシ
ユ及び共用キヤツシユの各々に関連したキヤツシ
ユ・コントロール兼デイレクトリイを示してい
る。L1の私用キヤツシユ１２に対するキヤツシ
ユ・コントロール兼デイレクトリイ３４は、線３
６を介してプロセツサＡへ接続され、かつ線４０
を介してL2の私用キヤツシユ２０のためのキヤ
ツシユ・コントロール兼デイレクトリイ３８へ接
続され、線４２を介してシステム制御エレメント
６へ接続される。プロセツサＡは、線４６を介し
てL1の共用キヤツシユ１４に対するキヤツシ
ユ・コントロール兼デイレクトリイ４４へ接続さ
れ、線５０を介してL2の共用キヤツシユ２２に
対するキヤツシユ・コントロール兼デイレクトリ
イ４８へ接続され、線５２を介してシステム制御
エレメント６へ接続される。 プロセツサＢは、線５６を介してL1の私用キ
ヤツシユ２７に対するキヤツシユ・コントロール
兼デイレクトリイ５４へ接続され、かつ線５８を
介してL1の共用キヤツシユ１４に対するキヤツ
シユ・コントロール兼デイレクトリイ４４へ接続
される。キヤツシユ・コントロール兼デイレクト
リイ５４は、線６２を介してL2の私用キヤツシ
ユ３０に対するキヤツシユ・コントロール兼デイ
レクトリイ６０へ接続され、かつ線６４を介して
システム制御エレメント６へ接続される。キヤツ
シユ・コントロール兼デイレクトリイは読出指令
及び書込指令に応答するが、それは、リクエスト
された情報ライン又は情報ページがキヤツシユに
存在するかどうかを決定し、又は第１図を参照し
て説明したように、情報ページがメイン・メモリ
からフエツチされねばならないかどうかを決定す
るためである。第２図のはデータ・バスを示
し、はアドレス兼制御線を示す。 次の表は、システム制御エレメント６に存在す
るキヤツシユ制御アルゴリズムが、どのようにし
てメイン・メモリ４からフエツチされた情報ペー
ジにある書込ビツト（書込フラグ）及び共用ビツ
ト（共用フラグ）のセツトを解釈し使用するかを
示す。もし双方のビツトがゼロであれば、要求に
応じて、ページがリクエストしているプロセツサ
のL2私用キヤツシユへ移動され、プロセツサに
よつてリクエストされたライン（これはこの情報
ページに存在し目標ラインと呼ばれる）がL1私
用キヤツシユへ移動され、プロセツサはL1私用
キヤツシユからリクエストしたワード（目標ワー
ド）をアクセスする。

【表】 もし他のプロセツサがこの情報ページへアクセ
スしようと試みると、共用ビツトのゼロ状態は、
「プログラム・チエツク」信号をリクエスト・プ
ロセツサへ送り、ページ又はラインは転送されな
い。もしプロセツサがこの情報ページへの書込み
（記憶）を試みると、その書込みはブロツクさ
れ、プログラム・チエツク信号がリクエスト・プ
ロセツサへ送られる。本来、これは、１個だけの
プロセツサの私用キヤツシユに存在することので
きる「非共用」かつ「読出専用」のページであ
る。もし書込ビツトがゼロであり、共用ビツトが
１であれば、ページ及び目標ラインがリクエス
ト・プロセツサのL2及びL1の私用キヤツシユへ
動かされる。もし他のプロセツサがこの同じペー
ジをリクエストすると、それはそのプロセツサの
L2キヤツシユへ移され、目標ラインはそのL1の
私用キヤツシユへ移される。しかし、もしいずれ
かのプロセツサがページへの書込み（記憶）を試
みると、その書込みはブロツクされ、プログラ
ム・チエツク信号がリクエスト・プロセツサへ送
られる。これは、共用されることのできる「読出
専用」ページであり、従つてコピーの各プロセツ
サの私用キヤツシユに存在することができるが、
記憶は許されない。一般的には、命令はそのよう
に（即ち、共用可能、読出専用）とマークされ
る。 もし書込ビツトが１であり、共用ビツトが０で
あれば、このページはリクエスト・プロセツサの
L2の私用キヤツシユへ移され、次いで目標ライ
ンがそのL1の私用キヤツシユへ転送される。も
し他のプロセツサがこのページへのアクセスを試
みると、そのアクセスはブロツクされ、プログラ
ム・チエツク信号がリクエスト・プロセツサへ送
られる。しかし、この情報ページに対する記憶は
許される。 もし書込ビツト及び共用ビツトの双方が１であ
れば、この情報ページはL2の共用キヤツシユへ
移され、この情報ページからの目標ラインがL1
の共用キヤツシユへ転送される。全てのプロセツ
サはそこからラインをフエツチするか、又はそこ
へラインを記憶してよい。 同じプロセツサ群に属する他のプロセツサか
ら、この情報ページに対してリクエストがなされ
ると、L2の共用キヤツシユ中にリクエストされ
たページが発見され、L1の共用キヤツシユ中に
目標ライン及びワードが発見される。その結果、
共用及び書込みが許される。 第４・１図、第４・２図、第５・１図、第５・
２図は、フエツチ・リクエスト及び記憶リクエス
トに関してシステム動作を詳細に示すプロセツ
サ・メモリの論理フローを示す。 ここで、プロセツサ・メモリ「フエツチ・リク
エスト」の論理フロー図である第４４・１図及び
第４・２図を参照する。所与のプロセツサからの
「フエツチ・リクエスト」に応答して、プロセツ
サは線６８を介して論理ブロツク７０及び７２へ
「フエツチ・リクエスト」を出す。それは、リク
エストされた情報ラインが、リクエスト・プロセ
ツサのL1私用キヤツシユ又はL1共用キヤツシユ
中に存在するかどうかを決定するためである。論
理ブロツク７０で、「L1私用キヤツシユでライ
ン・ヒツトが生じるか」の質問がなされる。もし
答がイエスであれば、論理ブロツク７３で示され
るように、リクエスト・プロセツサのL1私用キ
ヤツシユからラインがフエツチされ、そのライン
がリクエスト・プロセツサへ転送され、線７４で
示されるように、メモリ・フエツチ・リクエスト
の終りが起る。他方、線７６で示されるように、
L1私用キヤツシユでライン・ヒツトが生じなけ
れば、論理プロセスは、論理ブロツク７２におけ
る「フエツチ・リクエスト」の出力を待機する論
理ブロツク７８へ行く。論理ブロツク７２では、
「L1共用キヤツシユでライン・ヒツトが生じる
か」の質問がなされる。もし答がイエスであれ
ば、論理ブロツク８０で示されるように、そのラ
インがL1共用キヤツシユからフエツチされ、L1
共用キヤツシユからリクエスト・プロセツサへラ
インが転送され、線７４で示されるように、メモ
リ・フエツチ・リクエストの終りが起る。他方、
答がノーであれば、論理プロセスは線８２を介し
て論理ブロツク７８へ進む。 論理ブロツク７０及び７２でなされた論理質問
への答が共にノーであれば、これはリクエストさ
れたラインがL1に存在しないことを示し、論理
プロセスは論理ブロツク７８から論理ブロツク８
４及び８６へ進む。それは、リクエストされたラ
インを含む情報ページが、L2の私用又は共用キ
ヤツシユに記憶されているかどうかを決定するた
めである。論理ブロツク８４で、「L2の私用キヤ
ツシユでライン・ヒツトが生じるか」の質問がな
される。もし答がイエスであれば、論理プロセス
は論理ブロツク８８へ進む。論理ブロツク８８
は、リクエストされた情報ラインをL2私用キヤ
ツシユ（Ｐ―L2）からL1私用キヤツシユ（Ｐ―
L1）へ移し、次いで論理プロセスは論理ブロツ
ク７３へ進み、次いでシステム論理は前に説明し
たように進行する。もし答が線９０で示されるよ
うにノーであれば、論理プロセスは論理ブロツク
９２へ進み、論理ブロツク８６における論理プロ
セスの出力を待機する。 論理ブロツク８６で、「L2共用キヤツシユでラ
イン・ヒツトが生じるか」の質問がなされる。も
し答がイエスであれば、論理プロセスは論理ブロ
ツク９４へ進む。論理ブロツク９４は、リクエス
トされたラインがL2共用キヤツシユ（Ｓ―L2）
からL1共用キヤツシユ（Ｓ―L1）へ移されるこ
とを示し、次いで論理プロセスは前述したように
進行する。もし答が線９６で示されるようにノー
であれば、論理プロセスは論理ブロツク９２へ進
む。もしラインがL2の私用又は共用キヤツシユ
中に存在しなければ、論理プロセスは論理ブロツ
ク９２から論理ブロツク９８へ進む。それは、メ
イン・メモリ及びシステム制御エレメント中のタ
グ・アレイにアクセスするためである。 タグ・アレイは、メイン・メモリ情報のページ
ごとに８ビツトを含む。最左方からの２ビツト
は、書込フラグ（書込ビツト）及び共用フラグ
（共用ビツト）である。残りの６ビツトはプロセ
ツサ識別フラグ（識別ビツト）であつて、これは
関連したプロセツサの私用のL2又はL1のキヤツ
シユにページが存在するかどうかを示す。もしペ
ージがプロセツサの私用キヤツシユにあれば、ビ
ツトは１であり、そうでなければ、それはゼロで
ある。かくて定義されたタグ・ビツトは６つの多
重処理を実行するのに十分である。次いで論理プ
ロセスは論理ブロツク１００へ進む。論理ブロツ
ク１０００では、「共用フラグは１に等しいか」
の質問がなされる。もし答がイエスであれば、論
理プロセスは論理ブロツク１０２へ進み、答がノ
ーがあれば、論理プロセスは論理ブロツク１０４
へ進む。 論理ブロツク１００でなされた質問への答がイ
エスであれば、論理ブロツク１０２で「書込フラ
グは１に等しいか」の質問がなされる。もし答が
イエスであれば、論理プロセスは論理ブロツク１
０６へ進む。論理ブロツク１０６は、目標ライン
を含む情報ページをメイン・メモリからL2共用
キヤツシユ（Ｓ―L2）へ移すことを示す。次い
で、論理プロセスは、論理ブロツク９４で示され
るように、リクエストされたページのラインを、
L2共用キヤツシユからL1共用キヤツシユへ移
し、次いで論理プロセスは前述したように進行す
る。 書込フラグ及び共用フラグの双方が１である
時、情報ページはL2共用キヤツシユへ移され、
次いでそこに含まれる目標ラインがL1共用キヤ
ツシユへ移され、そこから目標ラインがリクエス
ト・プロセツサへフエツチされることに注意され
たい。もし論理ブロツク１０２の質問に対する答
が、線１０８に示されるようにノーであれば、論
理ブロツク１１０で示されるように、リクエスト
された情報ページはメイン・メモリからL2私用
キヤツシユへ移される。そしてCPUビツトがオ
ンにされ、論理プロセスは前述したように進行す
る。 もし論理ブロツク１００でなされた質問に対す
る答がノーであれば、論理プロセスは論理ブロツ
ク１０４へ進行し、そこで「CPUビツトが１に
等しいか」の質問がなされる。もしいずれかの
CPUビツトが１であれば、論理ブロツク１１２
で示されるように、「プログラム・チエツク」信
号がリクエスト・プロセツサへ転送される。もし
全てのCPUビツトがゼロであれば、論理ブロツ
ク１１０で示されるように、ページがL2私用キ
ヤツシユへ移され、CPUビツトがオンにされ
る。次いで、論理ブロツク８８で示されるよう
に、目標ラインがL1私用キヤツシユへ移され、
次いで論理ブロツク７３で示されるように、フエ
ツチが実行される。 ここで、プロセツサ・メモリ「記憶リクエス
ト」の論理フロー図である第５・１図及び第５・
２図を参照する。線１１４に示されるような所与
のプロセツサ・メモリ「記憶リクエスト」に応答
して、論理プロセスは論理ブロツク１１６及び１
１８へ進む。それは、目標ラインがL1の私用又
は共用キヤツシユにあるかどうかを決定するため
である。論理ブロツク１１６で、「目標ラインが
L1私用キヤツシユに存在するか」の質問がなさ
れる。もし答がイエスであれば、論理プロセスは
論理ブロツク１２０へ進み、答がノーであれば、
線１２２で示されるように論理ブロツク１２４へ
進む。もし論理ブロツク１１６の質問に対する答
がイエスであれば、「書込フラグは１に等しい
か」の質問が論理ブロツク１２０でなされる。も
し答がイエスであれば、論理プロセスは論理ブロ
ツク１２６へ進み、L1私用キヤツシユへ記憶が
なされ、次いでプロセツサは、線１２８で示され
るように、メモリ記憶リクエストの終りが存在す
ることを知らされる。もし答がノーであれば、論
理プロセスは論理ブロツク１３０へ進む。論理ブ
ロツク１３０は、プログラム・チエツク信号を転
送する。 論理ブロツク１１８で、「L1共用キヤツシユに
ラインが存在するか」の質問がなされる。もし答
がイエスであれば、論理プロセスは、論理ブロツ
ク１３２へ進む。論理ブロツク１３２はL1共用
キヤツシユへ記憶がなされることを示し、次いで
線１２８で示されるように、メモリ記憶リクエス
トの終了がリクエストしたプロセツサへ知らされ
る。他方、論理ブロツク１１８における答がノー
であれば、論理プロセスは論理ブロツク１２４へ
進む。そこで、論理ブロツク１１６でなされた質
問への答がノーであつたならば（これは、リクエ
ストされたラインがＰ―L1にないことを示す）
論理プロセスは論理ブロツク１３６及び１３８へ
進む。それは、目標ラインがL2の２つのキヤツ
シユの１つに記憶されたページに存在するかどう
かを決定するためである。 論理ブロツク１３６で、「目標ラインはL2私用
キヤツシユに存在するか」の質問がなされる。も
し答がイエスであれば、論理プロセスは論理ブロ
ツク１４０へ進み、もし答がノーであれば線１４
２で示されるように論理ブロツク１４４へ進む。
論理ブロツク１４０で、「書込フラグは１に等し
いか」の質問がなされる。もし答がイエスであれ
ば、論理プロセスは論理ブロツク１４６へ進み、
目標ラインがL2私用キヤツシユからL1私用キヤ
ツシユへ移される。次いで論理プロセスは論理ブ
ロツク１２０へ進み、次いで論理ブロツクは前述
したように進行する。もし論理ブロツク１４０に
おける質問への答がノーであれば、線１４８で示
されるように、論理プロセスはプログラム・チエ
ツクを知らせるため、論理ブロツク１３０へ進
む。 論理ブロツク１３８で、「目標ラインがL2共用
キヤツシユに存在するか」の質問がなされる。も
し答がイエスであれば、論理プロセスは論理ブロ
ツク１５０へ進む。論理ブロツク１５０は、目標
ラインがL2共用キヤツシユからL1共用キヤツシ
ユへ移されることを示し、次いで論理ブロツク１
３２で示されるように、目標ラインがL1共用キ
ヤツシユへ記憶される。次いで線１２８で示され
るように、メモリ記憶リクエストの終りを示す信
号が、リクエストしたプロセツサへ与えられる。
もし論理ブロツク１３８でなされた質問への答が
ノーであれば、１５２で示されるように、論理プ
ロセスは論理ブロツク１４４へ進む。もし論理ブ
ロツク１３６でなされた質問への答がノーであれ
ば（これは、目標ラインがL1又はL2のキヤツシ
ユにないことを示す）、論理ブロツク１５４で示
されるように、メイン・メモリ及びシステム制御
エレメント中のタグ・アレイがアクセスされる。 次いで論理プロセスは論理ブロツク１５６へ進
み、「書込フラグは１に等しいか」の質問がなさ
れる。もし答がイエスであれば、論理プロセスは
論理ブロツク１５８へ進み、もし答がノーであれ
ば、論理プロセスは、プログラム・チエツクを知
らせるため、論理ブロツク１３０へ進む。論理ブ
ロツク１５８で、「共用フラグは１に等しいか」
の質問がなされる。もし答がイエスであれば、論
理ブロツク１６０で示されるように、リクエスト
された情報ページがメイン・メモリからL2共用
キヤツシユへ転送され、次いで論理プロセスは前
述したように論理ブロツク１５０及び１３２へ進
む。もし論理ブロツク１５８でなされた質問への
答がノーであれば、線１６２で示されるように、
論理プロセスは論理ブロツク１６４へ進み、
「CPUビツトが１に等しいか」の質問がなされ
る。もし答がイエスであれば、論理プロセスは、
プログラム・チエツクを知らせるため、論理ブロ
ツク１３０へ進む。もし答がノーであれば、論理
プロセスは論理ブロツク１６６へ進む。論理ブロ
ツク１６６は、リクエストされた情報ページをメ
イン・メモリからリクエスト・プロセツサのL2
私用キヤツシユへ移し、かつCPUビツトをオン
にする。次いで論理プロセスは、前述したように
論理ブロツク１４６，１２０，１２６へ進む。 IBM／３７０の如く記憶保護キーを含むプロセ
ツサでは、タグ・アレイは記憶保護メモリの１部
として設けられてよく、仮想アドレスを採用する
プロセツサでは、タグ・アレイは再配置ページ・
テーブルの１部として設けられてよい。 しかし、本実施例では、それはシステム制御エ
レメントにある別個のアレイとして仮定され、
「タグ・アレイ設定」命令によつて書込まれる。
それは、「タグ・アレイ挿入」命令によつて、汎
用レジスタへ読出される（ソフトウエアによつて
検査するため）。これら２つの命令は、IBM／３
７０の２つの記憶保護命令（記憶キー設定命令及
び記憶キー挿入命令）と同じように働く。もつと
も、前者２つの命令は、記憶保護アレイではな
く、タグ・アレイ上で動作する点が異なる。 第６・１図及び第６・２図は、単一のプロセツ
サ（この場合、プロセツサＡ）がどのようにして
その私用キヤツシユ及び共用キヤツシユへアクセ
スするかを示すブロツク図である。メモリ・リク
エストは、L1私用キヤツシユのデイレクトリイ
（L1私用デイレクトリイ）及びL1共用キヤツシユ
のデイレクトリイ（L1共用デイレクトリイ）へ
メモリ・リクエスト及びアドレスを送ることによ
つて開始される。もしいずれかのデイレクトリイ
でアドレスの一致が起り、かつラインが有効であ
れば（Ｖ＝１）、関連したL1キヤツシユがアクセ
スされる。L1私用キヤツシユ及びL1共用キヤツ
シユが４ウエイ・セツトの連想キヤツシユである
と仮定すると、４個のワードがキヤツシユから並
列に読出され、リクエストされたワードがプロセ
ツサへ（又はプロセツサから）ゲートされる。 もしL1私用キヤツシユ又はL1共用キヤツシユ
のいずれにおいても比較の一致が起らなければ、
目標ラインを含むページがL2にあるかどうかを
決定するため、L2私用キヤツシユ及びL2共用キ
ヤツシユのデイレクトリイがアクセスされる。こ
れらL2キヤツシユのいずれかで比較の一致が生
じると、目標ラインがL1キヤツシユへ移され、
プロセツサによるワード・アクセスが実行され
る。 ライン又はページは私用キヤツシユ又は共用キ
ヤツシユのいずれかにあり、これら双方に同時に
存在することはない。L1又はL2にある２つのキ
ヤツシユは並列にアクセスすることができる。 以下に述べる説明は、プロセツサＡによるキヤ
ツシユ・アクセスの詳細な説明である。プロセツ
サＢによるキヤツシユ・アクセスも同様に動作す
る。 代表的なメモリ・リクエストの動作シーケンス
を考察すると、目標ラインのアドレスは、線３６
及び４６を介してL1私用デイレクトリイ３４及
びL1共用デイレクトリイ４４へ与えられ、かつ
ANDゲート１６４及び１７０へ与えられる。も
し目標ラインがL1私用キヤツシユ１２に存在す
れば、デイレクトリイ３４は、アクセス信号を線
１６６を介してL1私用キヤツシユ１２へ与え、
リクエストされた情報ラインは線１６を介してプ
ロセツサＡへ与えられる。目標ラインがL1私用
キヤツシユ１２中に存在しなければ、L1私用デ
イレクトリイの一致信号がANDゲート１６４及
びANDゲート１７０の最初の入力へ与えられ
る。 もし目標ラインがL1共用キヤツシユ１４中に
存在すれば、L1共用デイレクトリイ４４は線１
７２を介してアクセス信号をL1共用キヤツシユ
１４へ与え、そこから目標ラインが線１８を介し
てプロセツサＡへ読出される。他方、もし目標ラ
インがL1共用キヤツシユ１４に存在しなけれ
ば、一致信号が線１７４を介してANDゲート１
６４及び１７０の第２入力へ与えられる。これら
信号の双方が存在すると、目標ラインがL1キヤ
ツシユのいずれにも存在しなかつたことを示す。
その場合、ANDゲート１６４は、線１７６を介
して線４６上のライン・アドレスをL2共用デイ
レクトリイ４８へ通し、ANDゲート１７０は、
線１７８を介して、線３６上のライン・アドレス
をL2私用デイレクトリイ３８へ通す。 更に、線１６８及び１７４上の一致信号は、
ANDゲート１８０へ印加される。ANDゲート１
８０は、線１８２上のアクセス信号を、L2共用
デイレクトリイ４８及びL2私用デイレクトリイ
３８へ与える。もし目標ラインを含む情報ページ
がL2私用キヤツシユ２０に存在すれば、一致信
号が線１８６を介してL2私用キヤツシユ２０へ
与えられる。それは、線１８８上のアドレスに従
つて目標ラインを線２４を介してL1私用キヤツ
シユ１２へゲート・アウトし、次いでそこから線
１８を介してプロセツサＡへゲート・アウトする
ためである。他方、もしデイレクトリイ３８中で
デイレクトリイの一致が生じなかつたならば、一
致信号が線１９０を介してANDゲート１９２へ
与えられる。 L2共用デイレクトリイ４８がアクセスされ、
かつＳ―L2デイレクトリイ一致信号が存在すれ
ば、このゲート信号は線１９４を介してL2共用
キヤツシユ２２へ与えられる。それは、線１８８
上のライン・アドレスに従つて目標ラインを線２
６を介してL1共用キヤツシユ１４へゲートし、
次いで線１８を介してプロセツサＡへゲートする
ためである。他方、デイレクトリイ４８からデイ
レクトリイ一致信号が生じなければ、Ｓ―L2デ
イレクトリイ一致信号が線１９６を介してAND
ゲート１９２へ与えられる。 ANDゲート１９２へ至る入力線１９０及び１
９６上にある一致信号の同時発生は、目標ライン
がL1又はL2に存在しないことを示し、メイン・
メモリ・アクセス信号が線１９８を介してシステ
ム制御エレメント６へ与えられる。それは、目標
ラインを含む情報ページをメイン・メモリからフ
エツチするためである。次に、この信号は、前述
したように、このページのための書込フラグ・ビ
ツト及び共用フラグ・ビツトの状態に従つて、
L2の私用又は共用キヤツシユへ与えられる。 第７図は、私用キヤツシユ又は共用キヤツシユ
にアクセスするための、24ビツト・メモリ・アド
レスのアドレシング構造を示す。キヤツシユ及び
その関連したハードウエアが私用キヤツシユであ
ろうと共用キヤツシユであろうと、同一のアドレ
ス・ビツトが使用される。 アドレスＡはビツト（０―４）で構成され、ペ
ージがL2キヤツシユへ書込まれる時L2デイレク
トリイへ書込まれる。アドレスＢはビツト（５―
11）で構成され、L2デイレクトリイをアドレス
するために使用される。アドレスＣはビツト（０
―４）で構成され、L2デイレクトリイの出力と
比較される。アドレスＤはビツト（５―16）で構
成され、L2キヤツシユをアドレスするために使
用される。アドレスＥはビツト（５―11）で構成
され、置換アレイをアドレスするために使用され
る。アドレスＦはビツト（０―９）で構成され、
新しいラインがL1キヤツシユへ置かれる時L1デ
イレクトリイへ書込まれる。アドレスＧはビツト
（10―16）で構成され、L1デイレクトリイをアド
レスするために使用される。アドレスＨはビツト
（０―９）で構成され、L1デイレクトリイの出力
と比較される。アドレスＩはビツト（10―20）で
構成され、L1キヤツシユはアドレスするために
使用される。アドレスＪはビツト（10―16）で構
成されL1置換アレイをアドレスするために使用
される。 ここで第８図を参照すると、そこにはプロセツ
サＡのためのL1私用キヤツシユ１２及びそれに
関連したキヤツシユ・コントロール兼デイレクト
リイ３４（第２図参照）の詳細なブロツク図が示
される。プロセツサＢのためのL1私用キヤツシ
ユ２７及び関連したキヤツシユ・コントロール兼
デイレクトリイ５４は、同じような構成を有し、
かつ同じように動作する。示されるシステムは、
典型的な４ウエイ・セツト連想キヤツシユ、デイ
レクトリイ、更新／置換アレイ及び論理を含む。
L1私用キヤツシユ１２は、ワード入力ゲーテイ
ング・ネツトワーク２００、ワード出力ゲーテイ
ング・ネツトワーク２０２、及びORゲート２０
４を含む。キヤツシユ・コントロール兼デイレク
トリイ３４は、アドレス・アレイ２０６、アドレ
ス入力ゲーテイング・ネツトワーク２０８、及び
アドレス比較ネツトワーク２１０を含む。更新置
換アレイは、置換アレイ２１２、更新／置換論理
２１４、及びアドレス・ゲーテイング・ネツトワ
ーク２１６を含む。プロセツサＡから来る線３６
上のアドレスは、デイレクトリイ／キヤツシユ及
び置換アレイをアドレスするために使用される。 前記の第７図は、24ビツト・メモリ・アドレス
の各ビツトが、第８図に示される主たるエレメン
トへどのように割当てられるかを示す。アドレス
入力ゲーテイング・ネツトワーク２０８へアドレ
スＦが与えられ、アドレス・アレイ２０６へアド
レスＧが与えられ、アドレス比較ネツトワーク２
１０へアドレスＨが与えられる。アドレス・アレ
イ２０６からアドレス比較ネツトワーク２１０へ
同時に読出された４つのアドレスは、アドレスＨ
の適当なビツトと比較される。それは、４つのア
ドレスのどれが一致するかを決定するためであ
る。例えば、もしアドレスＡが一致し、かつその
有効ビツトが１に等しければ、Ａワードがキヤツ
シユから読出される。これは、線２２０を介して
ワード出力ゲーテイング・ネツトワーク２０２へ
与えられるＡ選択線２１８上のゲート信号によつ
て達成される。更にＡ選択信号はプロセツサＡへ
与えられる。ワード出力ゲーテイング・ネツトワ
ーク２０２からの線２２２は、リクエストされた
データをORゲート２０４及びデータ・バス・ア
ウト２２４へ与える。もし４つのワードのいずれ
も一致しなければ、ミス信号が発生される。もし
記憶動作が実行されるべきであれば、データ・バ
ス・イン２２６上のデータがワード入力ゲーテイ
ング・ネツトワーク２００へ与えられ、線２２０
上のＡ選択信号がワード入力ゲーテイング・ネツ
トワーク２００をしてデータをキヤツシユ１２へ
与えさせる。 置換アレイ２１２及びそれに関連した論理２１
４は、連想キヤツシユの各セツトにある４つのラ
インのいずれが最も古い時点に参照又は使用され
たかを追跡する。最も古い時点に使用された
（LRU）ものの置換論理は、米国特許第4008460
号に説明されているので、論理動作の詳細は説明
しない。 ここでL1私用キヤツシユのためのデイレクト
リイ・レジスタの詳細な図である第９図を参照す
る。デイレクトリイが線２２８を介して特定のア
ドレスでアクセスされる時、デイレクトリイ・レ
ジスタ２２９はそのアドレス内容、即ち４つのア
ドレスＡ，Ｂ，Ｃ，Ｄ及び関連した有効（Ｖ）、
変更（CH）、書込（WR）の各状況フラグを受取
る。これら４つのアドレスは、リクエストされた
ラインがキヤツシユ中にあるかどうかを決定する
ため、アドレス比較ネツトワーク２１０の中で線
２２８上のリクエスト・アドレスと並列に比較さ
れる。もし比較が等しく、関連した有効フラグが
１であれば、比較回路はキヤツシユに対する適当
な選択線を能動化する。即ち、Ａ選択線、Ｂ選択
線、Ｃ選択線、Ｄ選択線のいずれかがその上に１
を有し、これが２３０で示されるようにL1私用
キヤツシユへ印加される。更にこれらに選択信号
はORゲート２３２へ印加される。ORゲート２３
２はＰ―L1ヒツト信号を線２３４に与える。更
にこの信号はインバータ２３６へ印加され、イン
バータ２３６は線２３８へＰ―L1ミス信号を与
える。 更に、線２４０上の有効フラグは置換論理へ与
えられる。何故ならば、ミスの場合、有効フラグ
が０に等しい（無効）ラインは、常に使用時点の
最も古い（LRU）ラインの前に置換されるから
である。 前述したように、それぞれのラインはCHフラ
グ及びWRフラグを有する。これらのフラグは線
２４２及び２２４を介して制御論理回路へ入力さ
れる。記憶を許すため、WRフラグは１でなけれ
ばならず、もしCHフラグが１であれば、ライン
はミスの場合にL2私用キヤツシユへ移され（読
出され）ねばならない。 ここでL1共用キヤツシユのためのデイレクト
リイ・レジスタを示す第１０図を参照する。アド
レス比較ネツトワーク２４６は線２４８を介して
リクエスト・アドレスを受取り、かつレジスタ２
５０からアドレスＡ，Ｂ，Ｃ，Ｄを受取る。レジ
スタ２５０は第９図のレジスタ２２９と同様なも
のであるが、WRフラグがないことが異る。これ
は、L1共用キヤツシユ中の全てのラインが１に
等しい書込フラグ及び共用フラグを有しなければ
ならないからである。L1共用デイレクトリイ中
の各ラインについて、変更フラグが必要である。
それは、記憶が実際に生じるかどうか、従つてラ
インがミスの場合にカースト・アウトされねばな
らないかどうかを示すためである。もしアドレス
がネツトワーク２４６中で比較の一致を生じ、関
連した有効フラグが１であれば、２５２で示され
るように、比較ネツトワーク２４６はキヤツシユ
に対する適当な選択線を能動化する。 更に選択信号はORゲート２５４へ与えられ
る。Ｓ―L1ヒツト信号は線２５６及びインバー
タ２５８へ与えられる。そして線２６０上にＳ―
L1ミス信号が生じる。レジスタ２５０から出る
線２６２上の変更信号は、第９図に関して説明し
たように、制御論理回路へ与えられる。 キヤツシユの全ては、４ウエア・セツトの連想
キヤツシユであると仮定する。４つのアドレス
は、並列にデイレクトリイから読出される。もし
デイレクトリイから読出された４つのアドレス
（Ａ，Ｂ，Ｃ，Ｄ）の１つがリクエスト・アドレ
スと一致し、その有効ビツトが１に等しければ、
キヤツシユがアクセスされ、４個のワードが並列
に読出される。これらのワードは、デイレクトリ
イから読出されたライン・アドレスと同じように
Ａ，Ｂ，Ｃ，Ｄで表わす。デイレクトリイ比較回
路の出力は、選択されたワードを、キヤツシユの
ワード・レジスタからデータ・バス・アウトへ
（又はデータ・バス・インからワード・レジスタ
へ）ゲートする。例えば、もしアドレスＣが一致
すれば、ワードＣがプロセツサへ（又はプロセツ
サから）ゲートされる。選択されたラインが最も
新しい使用時点のものであることを示すため、
LRU置換アレイが更新される。 もしL1デイレクトリイで一致が生じなけれ
ば、これはライン・ミスであり、その時、リクエ
スト・アドレスはメモリ中の次のレベルへ（実施
例ではレベル２のキヤツシユへ）送られる。もし
L2デイレクトリイの一致が起れば（キヤツシ
ユ・ヒツト）、目標ラインがL1キヤツシユへ持つ
て来られ、そのアドレスがデイレクトリイに記憶
される。置換されるラインは、更新／置換論理に
よつて示される。前述したように、L1私用キヤ
ツシユは各キヤツシユ・ラインのために３つのフ
ラグを含む。それらは次のように限定される。Ｖ
フラグは、「電源オン」及び主たるリセツトでオ
フにされ、新しいラインがキヤツシユへ持つて来
られた時オンにされる。多重処理システムにおい
て、Ｖフラグは交差質問ヒツトの場合にオフされ
る。 CHフラグは、ラインが変更される（即ち、そ
こへ書込まれる）時オンにされる。WRビツト
は、ラインがL2からフエツチされ、かつL2ペー
ジ書込フラグが１である時オンにされる。L1共
用キヤツシユはラインごとにＶフラグ及びCHフ
ラグを有する。それは、L1私用キヤツシユにお
けると同じような機能を有する。 ここで第１１図を参照する。第１１図はL2私
用キヤツシユ及びそのデイレクトリイと、第８図
に関連してL1論理について説明した場合と同じ
ように動作する更新／置換論理を示すブロツク図
である。L2デイレクトリイの場合、その記憶さ
れたアドレスは、どのページがL2私用キヤツシ
ユにあるかを示す。L2キヤツシユそれ自体はラ
イン・レベルまで下つてアドレスされる。何故な
らば、これはL2キヤツシユから読出され、かつ
L2キヤツシユとL1キヤツシユとの間を転送され
る単位だからである。 第１１図はプロセツサＡのためのL2私用キヤ
ツシユ２０、及びそれに関連したキヤツシユ・コ
ントロール兼デイレクトリイ３８を含む。プロセ
ツサＢのためのL2私用キヤツシユ、及びそれに
関連したキヤツシユ・コントロール兼デイレクト
リイはプロセツサＡに対するものと同様のもので
あり、同じように動作する。示されるシステム
は、典型的な４ウエイ・セツト連想キヤツシユ、
デイレクトリイ、更新／置換アレイ及び論理を含
む。L2私用キヤツシユ２０はワード入力ゲーテ
イング・ネツトワーク２６４、ワード出力ゲーテ
イング・ネツトワーク２６６、ORゲート２６８
を含む。キヤツシユ・コントロール兼デイレクト
リイ３８はアドレス・アレイ２７０、アドレス入
力ゲーテイング・ネツトワーク２７２、及びアド
レス比較ネツトワーク２７４を含む。更新置換ア
レイは置換アレイ２７６、更新／置換論理２７８
及びアドレス・ゲーテイング・ネツトワーク２８
０を含む。 プロセツサＡから来る線２４上のアドレスは、
デイレクトリイ、キヤツシユ及び置換アレイをア
ドレスするために使用される。第７図は、２４ビ
ツトのメモリ・アドレスが、どのように第１１図
に示される主たるエレメントへ割当てられるかを
示す。アドレスＡはアドレス入力ゲーテイング・
ネツトワーク２７２へ与えられ、アドレスＢはア
ドレス・アレイ２７０へ与えられ、アドレスＣは
アドレス比較ネツトワーク２７４へ与えられる。
デイレクトリイ・アレイ２７０からアドレス比較
ネツトワーク２７４へ同時に読出される４つのア
ドレスは、どれが比較の一致を生じるかを決定す
るため、アドレスＣの適当なビツトと比較され
る。例えば、もしアドレスＡの比較が一致し、そ
の有効ビツトが１に等しければ、ワードＡがキヤ
ツシユから読出される。これは、Ａ選択線２８２
上にあるゲート信号を、線２８４を介して、ワー
ド出力ゲーテイング・ネツトワーク２６６へ与え
ることによつて達成される。ワード出力ゲーテイ
ング・ネツトワーク２６６から来る線２８６は、
リクエストされたデータをORゲート２６８及び
データ・バス・アウト２８８へ与える。もし４つ
のワードのいずれも比較の不一致となれば、ミス
信号が発生される。もし記憶動作が達成されるべ
きであれば、バス２９０上のデータ・イン信号が
ワード入力ゲーテイング・ネツトワーク２６４へ
与えられ、線２８４上のＡ選択信号がワード入力
ゲーテイング・ネツトワーク２６４を能動化す
る。それは、L2キヤツシユ２０へデータ・イン
信号を与えるためである。 置換アレイ２７６及びそれに関連した更新／置
換論理２７８及びアドレス・ゲーテイング・ネツ
トワーク２８０は、連想キヤツシユにおける４本
の線のいずれが最も古い時点で参照（又は使用）
されたかを追跡する。最旧時使用（LRU）置換
論理の詳細は米国特許第4008460号に説明されて
いるので、論理動作の詳細はここでは説明しな
い。 第１２図はL2私用デイレクトリイ・レジスタ
のブロツク図である。このレジスタは、第９図に
示されるL1私用デイレクトリイ・レジスタと同
様のものである。ページごとのフラグは、L1私
用デイレクトリイが各ラインについて有するもの
と同じであることに注意されたい。実際の記憶は
L2で起らず、L1で起るので、ラインがL2私用キ
ヤツシユからL1私用キヤツシユへ移る時、L2に
おけるWRフラグはL1デイレクトリイへ通され
る。変更されたラインがL1私用キヤツシユから
L2私用キヤツシユへ転送される時、L2のCHフラ
グが１へセツトされる。L2私用デイレクトリイ
から来るアドレスＡ，Ｂ，Ｃ，Ｄはデイレクトリ
イ・レジスタ２９２へ与えられ、それぞれのアド
レスはアドレス比較ネツトワーク２９４へ与えら
れる。更にネツトワーク２９４は線２９６を介し
てプロセツサからリクエスト・アドレスを受取
る。アドレスの一致が生じ、関連したＶビツトが
１であれば、Ａ選択、Ｂ選択、Ｃ選択、Ｄ選択の
各信号が、２９８で示されるようにL2私用キヤ
ツシユへ与えられる。これらの信号はORゲート
３００へも与えられ、ORゲート３００はその出
力線３０２上にＰ―L2ヒツト信号を与える。こ
の信号はインバータ３０４へ与えられ、インバー
タ３０４は出力線３０６上にＰ―L2ミス信号を
与える。レジスタ２９２に記憶されたアドレスに
関連した線３０８上のＶビツト信号は、線３０８
を介して置換論理へ与えられ、CHビツト信号及
びWRビツト信号は線３１０及び３１２を介して
制御論理及びL1私用キヤツシユへ与えられる。 第１３図はL2共用デイレクトリイ・レジスタ
のブロツク図である。このレジスタは、第１０図
に示されるL1共用デイレクトリイ・レジスタと
同様のものである。L2共用デイレクトリイはWR
フラグを含まない。記憶が実際に起り、従つてミ
スの場合にラインをカースト・アウトしなければ
ならないかどうかを示すため、L2共用デイレク
トリイ中の各ラインについてCHフラグが必要と
される。アドレスＡ，Ｂ，Ｃ，Ｄはレジスタ３１
４へ与えられ、アドレス及びそれに関連した有効
ビツトはアドレス比較ネツトワーク３１６へ印加
される。ネツトワーク３１６は、線３１８を介し
てプロセツサから来るリクエスト・アドレス信号
を印加される。アドレスの一致が生じ、関連した
有効ビツトが１である時、Ａ選択線、Ｂ選択線、
Ｃ選択線、又はＤ選択線の１つが１レベルにあ
り、その信号は３２０で示されるようにL2共用
キヤツシユへ印加される。更にその信号はORゲ
ート３２４へ印加され、ORゲート３２４はその
出力線３２６上にＳ―L2デイレクトリイ一致信
号を与える。この信号はインバータ３２８の入力
へも印加され、インバータ３２８は、アドレスの
一致が生じない時、その出力線３３０上にＳ―
L2デイレクトリイ一致信号を与える。レジスタ
３１４から来るCHビツト信号は、前述した理由
により、制御論理へ至る線３３２へ与えられる。 第１４図はシステム制御エレメント６の中にあ
るタグ・アレイのブロツク図である。システム制
御エレメントがメイン・メモリからページをリク
エストする時、それは同時にシステム制御エレメ
ント６の中にあるタグ・アレイ３３４にアクセス
する。タグ・アレイは、タグ・アレイ・ワード３
３６で示されるように、メイン・メモリのページ
ごとに８ビツトを含む。左方から２つのビツトは
書込みフラグ及び共用フラグである。残りの６ビ
ツトはプロセツサ識別フラグ（CPUビツト）で
あり、ページが関連したプロセツサのL2又はL1
の私用キヤツシユにあるかどうかを示す。もしペ
ージがプロセツサの私用キヤツシユ中にあれば、
ビツトは１である。そうでなければ、それはゼロ
である。かくてタグ・アレイ・ワード３３６は６
つの多重処理を実行するために使用される。 もし書込フラグ及び共用フラグの双方が１状態
にあれば、リクエストされたページはL2共用キ
ヤツシユへ移動され、目標ラインがL1共用キヤ
ツシユへ移動され、そこで目標ワードがフエツチ
される。 もし共用フラグがゼロであれば、CPUフラグ
がテストされ、それらが全てゼロかどうかが決定
される。もしいずれかのCPUビツトが１であれ
ば、「プログラム・チエツク」信号がリクエスト
したプロセツサへ戻される。もし全てのCPUビ
ツトがゼロであれば、ページがL2私用キヤツシ
ユへ移動され、目標ラインがL1私用キヤツシユ
へ移動され、そこでフエツチが実行される。ペー
ジが私用キヤツシユへ移される時、タグ・アレイ
の中にあるリクエストしたプロセツサのCPUビ
ツトも１へセツトされる。 WR及びSHビツトは、CPU汎用レジスタから
線３３８を介して入力ANDゲーテイング・ネツ
トワーク３４０へ与えられる。ネツトワーク３４
０は、WR及びSHビツトをタグ・アレイ３３４
へゲートするため、線３４２上のタグ・アレイ設
定信号によつて能動化される。WR、SH及び
CPUビツトをタグ・アレイ３３４からワード・
レジスタ３４１へ読出すため、所与の情報ページ
に対するメモリ・アドレスが線３３７を介してア
ドレス・レジスタ３３９へ印加される。上記のビ
ツトは、線３４３を介して制御回路及び出力
ANDゲーテイング・ネツトワーク３４４へ印加
される。ネツトワーク３４４は線３４６上のタ
グ・アレイ挿入信号によつて能動化される。それ
は、ネツトワーク３４４を能動化して、WR、
SHの各ビツトを、線３４８を介してCPU汎用レ
ジスタへ印加するためである。 IBM／３７０のように記憶保護キーを含むプロ
セツサでは、タグ・アレイ３３４は記憶保護メモ
リの１部として構成することができ、仮想アドレ
ス方式を採用するプロセツサでは、タグ・アレイ
３３４は再配置ページ・テーブルの１部として構
成することができる。 しかし、本実施例においては、それはシステム
制御エレメント６に設けられた別個のアレイであ
るとし、タグ・アレイ設定命令によつて書込まれ
るものと仮定する。それは、タグ・アレイ挿入命
令によつて、汎用レジスタへ読出される（ソフト
ウエアによる検査のため）。これら２つの命令は
IBM／３７０における２つの記憶保護命令（記憶
キー設定命令及び記憶キー挿入命令）と同じよう
に働く。勿論、前者２つの命令は、記憶保護アレ
イではなくタグ・アレイ上で動作する。 第１５図はタグ・アレイへ書込むための論理を
示す。ソフトウエアが特定のページのために書込
フラグ及び共用フラグをセツトしたいと望む時、
線３５０上のタグ・アレイ設定信号が、ANDゲ
ート３５２及び３５４の第１の入力へ印加され
る。ANDゲート３５２の第２入力へ印加される
線３５６上の書込ビツト＝１信号が１である時、
線３５８を介して書込フラグ＝１設定信号がタ
グ・アレイへ印加される。線３６０上の共用ビツ
ト＝１信号が１である時、ゲート３５４から来る
線３６２上の共用フラグ＝１設定信号は１であ
り、これはタグ・アレイへ印加される。書込及び
共用フラグの設定は、命令によつてアドレスされ
る汎用レジスタ中でなされる（IBM／３７０のア
ーキテクチヤであると仮定する）。これらの設定
信号は、プロセツサによるタグ・アレイ設定信号
及びメモリ・ページ・アドレス信号と共に、タ
グ・アレイへゲートされる。タグ・アレイはペー
ジ・アドレスを使用して読出され、書込フラグ及
び共用フラグは、書込ビツト線及び共用ビツト線
の設定ごとに書込まれる。 情報ページがメイン・メモリからプロセツサの
L2私用キヤツシユへゲートされる時、線３６４
上にあるＰ―L2ページ・ゲート信号がANDゲー
ト３６６，３６８，３７０の第１入力へ印加さ
れ、そのページ及びプロセツサのためのタグ・ア
レイへ１が書込まれる。例えば、線３７２上の
CPU１―L2ミス信号が１である時、ゲート３６
６から出る出力線３７４上のCPU１＝１設定信
号は１であり、これはタグ・アレイへ印加され
る。ANDゲート３６８の第２入力へ印加される
線３７６上のCPU２―L2ミス信号が１である
時、その出力線３７８上のCPU２＝１設定信号
は１であり、それがタグ・アレイへ印加される。
線３８０上の１のCPU６―L2ミス信号がANDゲ
ート３７０の第２入力へ印加された時、その出力
線３８２上のCPU６＝１設定信号が１となり、
それがタグ・アレイへ印加される。 第１６図は書込フラグ及び共用フラグ制御論理
を示す。第１５図で発生されたCPU１＝１設定
信号乃至CPU６＝１設定信号は、ORゲート３８
４の入力へ印加され、ORゲート３８４の出力は
ANDゲート３８６の第１入力及びインバータ３
８８の入力へ印加され、インバータ３８８の出力
はANDゲート３９０の第１入力へ印加される。
共用フラグ＝０信号はANDゲート３８６及び３
９０の第２入力へ印加される。書込フラグ＝０信
号は線３８８を介してANDゲート３９０′の第１
入力へ印加される。ANDゲート３９０′は、線３
９２を介してCPU記憶リクエスト信号をその第
２入力へ印加される。ANDゲート３８６及び３
９０の出力信号は、ORゲート３９２の第１及び
第２入力へ印加される。ANDゲート３９０の出
力信号はORゲート３９４の第１入力へ印加され
る。ANDゲート３９６は、その第１入力へ書込
フラグ＝０信号を印加され、その第２入力へ共用
フラグ＝１信号を印加される。ゲート３９６の出
力信号はORゲート３９４の第２入力へ印加され
る。ANDゲート３９８は、その第１入力へ書込
フラグ＝１信号を印加され、その第２入力へ共用
フラグ＝１信号を印加される。もしANDゲート
３８６及び３９０の第１入力へ印加される共用フ
ラグ＝０信号が１であり、かつORゲート３８４
の出力が１であれば、ORゲート３９２はメモ
リ・キヤンセル信号を与える。それによつて、リ
クエストしたプロセツサへ行くメモリ・キヤンセ
ル信号及びプログラム・チエツク・ターン・オン
信号は、他のコピーが他のプロセツサへ送られる
のを防止する。更に、もしANDゲート３９０′が
「２進の１」出力信号を与えていれば、メモリ・
リクエストはキヤンセルされ、プログラム・チエ
ツクがオンにされる。 もし共用フラグがゼロであり、CPUがその私
用キヤツシユ中に関連するページを含んでいなけ
れば（これは、１出力を与えるインバータ３８８
によつて表示される）、ANDゲート３９０はOR
ゲート３９４へ１の入力を与え、リクエスト・プ
ロセツサのＰ―L2ページ・ゲート信号が、リク
エスト・プロセツサのL2私用キヤツシユへ送ら
れる。もし共用フラグが１に等しく、かつ書込フ
ラグがゼロに等しければ、同一事象のシーケンス
が起る。書込フラグのゼロは、ANDゲート３９
６をして、ORゲート３９４の第２入力へ１の入
力を与えさせる。 ページがL2共用キヤツシユへ送られるのは、
書込フラグ及び共用フラグの双方が１に等しい時
である。この場合、ANDゲート３９８によつ
て、Ｓ―L2ページ・ゲート信号が、リクエス
ト・プロセツサのL2共用キヤツシユへ与えられ
る。 これまで説明したフラグを利用するキヤツシユ
構成は、全てのプロセツサへ共通であり、かつ
L1私用キヤツシユを交差質問して、変更された
ラインに対するカースト・アウトを必要とする
L2キヤツシユに優る。しかし、ページを適切に
マークするに当り、アプリケーシヨンによつて
は、ソフトウエアがページの使用について十分な
知識を有しない場合があるかも知れない。このよ
うな場合、ソフトウエアはこれらページを書込可
能及び共用可能とマークするように強制される。
その結果、アプリケーシヨンによつては、ページ
及びラインの大きい割合いが共用キヤツシユへ移
動される場合もある。更に、共用及び書込みの双
方を受けるページについて、共用及び書込みが共
に生じない比較的長い時間も存在する。そのよう
な時間中、それらのページは私用キヤツシユにあ
る方がよい。このような場合のために、代替的実
施例を以下に説明する。この実施例は、全てのペ
ージ及びラインをL2及びL1の私用キヤツシユへ
移動させ、書込可能及び共用可能（１，１）とマ
ークされたページ／ラインの共用及び書込みをダ
イナミツクに調整する。 第１７図は多重処理システム４００を示す。こ
のシステムは、L3の共用されるメイン・メモリ
４０２に含まれたオペランド及び命令を有する。
メイン・メモリ４０２は、システム制御エレメン
ト４０４を介して複数のプロセツサ群と命令及び
オペランドを交換する。入出力バス４０６は、シ
ステム制御エレメント４０４を、直接アクセス記
憶装置（DASD）のような複数の周辺装置へ接続
する。更に、システム制御エレメント４０４は、
L2及びL1の私用キヤツシユ及びL1の共用キヤツ
シユを介して、プロセツサＡ及びＢを含む第１の
プロセツサ群へ接続される。L2の共用キヤツシ
ユはないことに注意されたい。システム制御エレ
メント４０４は、バス４０８を介して他の同様な
プロセツサ群へ接続される。各プロセツサ群は２
個を超えるプロセツサを含んでよいが、説明を簡
単にするため、２個のプロセツサの場合を示す。 各プロセツサは、情報交換のため、L1私用キ
ヤツシユ及びL1共用キヤツシユと直接に通信す
る。L1共用キヤツシユは、多重プロセツサ群の
各プロセツサによつて共用される。情報ラインは
L1の各キヤツシユに記憶され、L2の私用キヤツ
シユは情報ページを含む。プロセツサＡはL1で
その私用キヤツシユ４１０及び共用キヤツシユ４
１２と通信し、プロセツサＡ及びキヤツシユ間の
データ交換は線４１４及び４１６を介して行われ
る。もしリクエストされた情報ラインがキヤツシ
ユ４１０又は４１２のいずれにおいても存在して
いなければ、L2私用キヤツシユ４１８が線４２
０を介してL1私用キヤツシユ４１０から質問さ
れる。それは、リクエストされたラインを含む情
報ページがそこに存在しているかどうかを調べる
ためである。もし情報ページがそこに存在してい
れば、リクエストされた情報ラインは、キヤツシ
ユ４１０又は４１２へ転送される。他方、情報ペ
ージがL2私用キヤツシユ４１８に存在していな
ければ、システム制御エレメント４０４が、L3
のメイン・メモリからL2私用キヤツシユ４１８
へ情報ページを転送するよう信号を受ける。書込
フラグ及び共用フラグがどのようにセツトされて
いても、全てのページがメイン・メモリ４０２か
らL2私用キヤツシユ４１８へ移される。ページ
がメイン・メモリからL2私用キヤツシユへ移さ
れた時、関連した書込フラグ及び共用フラグがタ
グ・アレイからL2私用デイレクトリイへ移され
る。更に、ページからの各ラインがL1私用キヤ
ツシユへ転送されると、２個のフラグ・ビツトが
ライン・アドレスと共にL1私用デイレクトリイ
に記憶される。以下に説明するように、書込フラ
グ及び共用フラグが階層コントロールを変更する
のは、L1においてである。リクエストされた情
報ラインが、１度L2私用キヤツシユ４１８へ転
送されると、それは、書込フラグ及び共用フラグ
の双方が共に１であるとき、L1共用キヤツシユ
へ転送される。他の全ての場合、リクエストされ
た情報ラインはL1私用キヤツシユ４１０へ転送
される。 プロセツサＢは、線４２６及び４２８を介し
て、L1におけるその私用キヤツシユ４２４、及
びL1共用キヤツシユ４１２とデータを交換す
る。もしリクエストされた情報ラインが共用キヤ
ツシユ４１２又は私用キヤツシユ４２４に存在し
ていなければ、リクエストされたラインを含む情
報ページが、線４３２を介して、プロセツサＢの
L2私用キヤツシユ４３０からリクエストされ
る。もしリクエストされた情報ページが私用キヤ
ツシユ４３０に存在していなければ、リクエスト
された情報ページをL2私用キヤツシユ４３０へ
転送するように、L3のメイン・メモリ４０２が
システム制御エレメント４０４を介して信号を受
ける。私用キヤツシユ４３０中のリクエストされ
た情報ラインは、プロセツサＡについて説明した
ように、書込フラグ及び共用フラグのセツト状態
に従つてL1共用キヤツシユ４１２又はL1私用キ
ヤツシユ４２４のいずれかへ転送される。 第１８図は第１７図に示した多重処理システム
４００の詳細なブロツク図である。第１８図は
L1共用キヤツシユ及びL1及びL2の私用キヤツシ
ユに関連したキヤツシユ・コントロール兼デイレ
クトリイを示す。L1私用キヤツシユ４１０のた
めのキヤツシユ・コントロール兼デイレクトリイ
４３４は、線４３６を介してプロセツサＡへ接続
され、線４４０を介してL2私用キヤツシユ４１
８のためのキヤツシユ・コントロール兼デイレク
トリイ４３８へ接続され、線４４２を介してシス
テム制御エレメント４０４へ接続される。はデ
ータ・バスを示し、はアドレス兼制御バスを示
す。プロセツサＡは、線４４６を介してL1共用
キヤツシユ４１２のためのキヤツシユ・コントロ
ール兼デイレクトリイ４４４へ接続され、線４４
８を介してL2私用キヤツシユ４１８のためのキ
ヤツシユ・コントロール兼デイレクトリイ４３８
へ接続される。 プロセツサＢは、線４５２を介してL1私用キ
ヤツシユ４２４のためのキヤツシユ・コントロー
ル兼デイレクトリイ４５０へ接続され、線４５４
を介してL1共用キヤツシユ４１２のためのキヤ
ツシユ・コントロール兼デイレクトリイ４４４へ
接続される。 キヤツシユ・コントロール兼デイレクトリイ４
４４は、線４５８を介してL2私用キヤツシユ４
３０のためのキヤツシユ・コントロール兼デイレ
クトリイ４５６へ接続され、線４６０を介してシ
ステム制御エレメント４０４へ接続される。これ
らのキヤツシユ・コントロール兼デイレクトリイ
は、リクエストされた情報ライン又は情報ページ
がキヤツシユに存在するかどうかを決定し、又は
情報ページがメイン・メモリからフエツチされね
ばならないかどうかを決定するため、読出指令又
は書込指令に応答する。 書込フラグ及び共用フラグのセツト状態がどの
ようなものであれ、全てのページはメイン・メモ
リからL2私用キヤツシユへ移される。ページが
メイン・メモリからL2私用キヤツシユへ移され
る時、関連した書込フラグ及び共用フラグがタ
グ・アレイからL2私用デイレクトリイへ移され
る。更に、ページからの各ラインがL1私用キヤ
ツシユへ転送されると、２個のフラグがライン・
アドレスと共にL1私用デイレクトリイに記憶さ
れる。以下に説明するように、書込フラグ及び共
用フラグが階層コントロールを変更するのは、
L1においてである。 書込フラグがゼロであるラインは、そこに書込
まれることができず、交差質問は必要でない。共
用フラグは読出専用ラインについてL1で影響を
有しない（書込フラグはゼロに等しい）。書込可
能とマークされたラインについては（書込フラグ
は１に等しい）、共用フラグは、実質的に次のよ
うにしてL1で動作を変更する。書込可能とマー
クされているが共用可能とマークされていない
（１，０）ラインについて、記憶がリクエストさ
れると、記憶はL1私用キヤツシユに対して起
り、交差質問は必要とされない。何故ならば、ラ
インの１つのコピーのみがL1及びL2に存在する
ことができるからである。もしラインが（１，
１）とマークされていれば、記憶が起る前に、ラ
インがL1共用キヤツシユへ移され、L1私用キヤ
ツシユの交差質問が達成される。もしラインが他
のプロセツサのキヤツシユにあれば、それは無効
にされる。 もし（１，１）のラインがL1共用キヤツシユ
にあれば、２つのプロセツサがそこからフエツチ
しかつそこへ記憶することができる。従つて、も
しページがL2の１つの私用キヤツシユ中にあ
り、他のプロセツサがそのページのラインからミ
スを有すれば、他のプロセツサが記憶しなかつた
のはそのラインについてであるに違いない。従つ
て、L2に達するライン・ミスは、他のプロセツ
サによつて変更されなかつたラインのためであ
る。 かくて、（１，１）ページのコピーはそれぞれ
のL2私用キヤツシユ中に存在することができ、
そのページの変更されないラインのコピーはそれ
ぞれのL1キヤツシユ中に存在することができ
る。プロセツサがラインを変更するや否や、それ
は先ずラインを共用キヤツシユへ移し、もしその
ラインが他のプロセツサの私用キヤツシユ中に存
在していれば、それを無効する。それによつて、
このラインを後に使用する場合、私用キヤツシユ
からではなく共用キヤツシユからそのラインを取
ることが可能となる。大切なことは、実際の記憶
が起るまでは、ラインは共用の読出専用として処
理されることである。 変更された（１，０）ライン（書込可能、共用
不可能）は、L1の１個の私用キヤツシユ中にの
み存在し、最終的にはL1私用キヤツシユからL2
私用キヤツシユへ移される。変更された（１，
１）ラインは、L1共用キヤツシユ中にのみ存在
し、ページがL2キヤツシユ中にあるかどうかに
従つて、１つ又は２つのL2キヤツシユへ移され
る。 第１９図はプロセツサ・メモリ「フエツチ・リ
クエスト」に対する論理フローチヤートである。
プロセツサは線４６２を介して論理ブロツク４６
４及び４６６へ「フエツチ・リクエスト」を出
す。それは、リクエストされた情報ラインが、
L1私用キヤツシユ中に存在するのか、L1共用キ
ヤツシユ中に存在するのかを決定するためであ
る。論理ブロツク４６４で、「L1私用キヤツシユ
でライン・ヒツトが生じるか」の質問がなされ
る。もし答がイエスであれば、論理ブロツク４６
８で示されるように、リクエストしたプロセツサ
のL1私用キヤツシユから、ラインがフエツチさ
れる。そのラインはリクエストしたプロセツサへ
転送され、線４７０で示されるようにメモリ・フ
エツチの終りが起る。他方、４６４で示されるよ
うに、L1私用キヤツシユでライン・ヒツトが起
らなければ、プロセスは論理ブロツク４７２へ進
み、論理ブロツク４６６における論理プロセスの
結果を待機する。論理ブロツク４６６では、「L1
共用キヤツシユ中にライン・ヒツトが生じるか」
の質問がなされる。もし答がイエスでああれば、
論理ブロツク４７４で示されるように、ラインが
L1共用キヤツシユからフエツチされ、そのライ
ンはL1共用キヤツシユからリクエストしたプロ
セツサへ転送され、線４７０で示されるように、
メモリ・フエツチの終りが起る。他方、もし答が
ノーであれば、論理プロセスは論理ブロツク４６
６から論理ブロツク４７２へ進む。 論理ブロツク４６４及び４６６でなされた論理
質問に対する答が共にノーであれば、これはリク
エストされたラインがL1に存在しないことを示
す。その場合、論理プロセスは論理ブロツク４７
２から論理ブロツク４７６へ進むが、それはリク
エストされたラインを含む情報ページがL2に記
憶されているかどうかを決定するためである。論
理ブロツク４７６で、「L2私用キヤツシユでライ
ン・ヒツトが生じるか」の質問がなされる。もし
答がイエスであれば、論理プロセスは論理ブロツ
ク４７８へ進む。論理ブロツク４７８は、L2私
用キヤツシユからL1私用キヤツシユへ、リクエ
ストされた情報ラインを移すことを示す。次い
で、論理プロセスは論理ブロツク４６８へ進み、
前述したように進行する。 もし答がノーであれば、メイン・メモリ及びシ
ステム制御エレメント中のタグ・アレイにアクセ
スするため、論理プロセスは論理ブロツク４８０
へ進む。次に論理プロセスは論理ブロツク４８２
へ進み、そこで「共用フラグは１に等しいか」の
質問がなされる。もし答がイエスであれば、論理
プロセスは論理ブロツク４８４へ進み、もし答が
ノーであれば、論理プロセスは論理ブロツク４８
６へ進む。 もし論理ブロツク４８２でなされた質問に対す
る答がイエスであれば、メイン・メモリからL2
私用キヤツシユへページが移され、CPUビツト
がオンにされる。次に論理プロセスは論理ブロツ
ク４７８へ進み、前述したように進行する。もし
論理ブロツク４８２における答がノーであれば、
論理プロセスは論理ブロツク４８６へ進み、そこ
で「CPUビツトが１に等しいか」の質問がなさ
れる。もし答がイエスであれば、プログラム・チ
エツク信号を発生するため、論理プロセスは論理
ブロツク４８８へ進む。もし答がノーであれば、
論理プロセスは論理ブロツク４８４へ進み、前述
したように進行する。 第２０・１図及び第２０・２図はプロセツサ・
メモリ「記憶リクエスト」の論理フローチヤート
を示す。線４９０で示されるように、所与のプロ
セツサ・メモリ「記憶リクエスト」に応答して、
目標ラインがL1私用キヤツシユ又はL1共用キヤ
ツシユに存在しているかどうかを決定するため、
論理プロセスは論理ブロツク４９２及び４９４へ
進む。論理ブロツク４９２で、「目標ラインがL1
共用キヤツシユに存在するか」の質問がなされ
る。もし答がイエスであれば、論理プロセスは論
理ブロツク４９６へ進み、もし答がノーであれ
ば、論理ブロツク４９４の論理判断を待機するた
め、論理プロセスは論理ブロツク４９８へ進む。 もしL1共用キヤツシユでデイレクトリイの比
較一致が生じると（即ち、論理ブロツク４９２で
なされた質問への答がイエスであれば）、論理ブ
ロツク４９６で示されるように、L1共用キヤツ
シユ中で記憶が起り、プロセスは記憶の終りを示
す線５００へ進む。書込可能及び共用可能（１，
１）であるラインのみがL1共用キヤツシユ中に
存在するので、書込フラグ及び共用フラグのテス
トは必要でない。従つて、共用キヤツシユのデイ
レクトリイは書込フラグ又は共用フラグを含まな
い。更に、共用キヤツシユ中の全てのラインが変
更されるので、変更フラグは必要でない。 メモリ「記憶リクエスト」に応答して、論理ブ
ロツク４９４で、「目標ラインはL1私用キヤツシ
ユ中に存在するか」の質問がなされる。もし答が
イエスであれば、論理プロセスは論理ブロツク５
０２へ進み、もし答がノーであれば、論理ブロツ
クは論理ブロツク４９８へ進む。もしL1私用キ
ヤツシユでデイレクトリイの比較一致が生じれ
ば、書込（WR）フラグ及び共用（SH）フラグ
がテストされねばならない。もし書込フラグが１
に等しく、共用フラグがゼロに等しければ、記憶
はL1私用キヤツシユで起る。そこで「書込フラ
グは１に等しく共用フラグはゼロに等しいか」の
質問が論理ブロツク５０２でなされる。もし答が
イエスであれば、論理プロセスは論理ブロツク５
０４へ進み、もし答がノーであれば、論理プロセ
スは論理ブロツク５０６へ進む。もし答がイエス
であれば、論理ブロツク５０４で示されるように
目標ラインはL1私用キヤツシユ中に記憶され、
論理プロセスは線５００で示されるように記憶の
終りへ進む。他方、論理ブロツク５０２における
答がノーであれば、論理ブロツク５０６で、「書
込フラグはゼロに等しいか」の質問がなされる。
もし答がイエスであれば、論理プロセスは論理ブ
ロツク５０８へ進み、もし答がノーであれば、論
理プロセスは論理ブロツク５１０へ進む。もし書
込フラグがゼロに等しければ、記憶は起らず、論
理ブロツク５０８で示されるように、プログラ
ム・チエツク信号がプロセツサへ与えられ、線５
１２で示されるように、記憶リクエストの終りが
起る。上記２つの条件のいずれも存在しなけれ
ば、書込フラグ及び共用フラグは共に１でなけれ
ばならない。従つて、論理ブロツク５１０で示さ
れるように、目標ラインはL1私用キヤツシユか
らL1共用キヤツシユへ転送され、その後論理プ
ロセスは論理ブロツク５１４へ進む。論理ブロツ
ク５１４はラインがリモートのL1私用キヤツシ
ユの中で無効にされることを示す。次に論理プロ
セスは、記憶がL1共用キヤツシユ中で起ること
を示す論理ブロツク４９６へ進む。リモートの
L1私用キヤツシユは交差質問され（XI）、もしラ
インがリモートのL1私用キヤツシユ中にあれば
無効にされる。 ブロツク４９２及び４９４でなされた論理質問
への答が共にノーである場合、目標ラインはL1
共用キヤツシユ及びL1私用キヤツシユ中に存在
せず、論理プロセスは論理ブロツク４９８次いで
論理ブロツク５１６へ進む。論理ブロツク５１６
では、「目標ラインはL2私用キヤツシユに存在す
るか」の質問がなされる。もし答がイエスであれ
ば、論理プロセスは論理ブロツク５１８へ進み、
答がノーであれば、論理プロセスは論理ブロツク
５２０へ進む。論理ブロツク５１６でなされた質
問の応答がイエスであれば、それはL2私用デイ
レクトリイの比較一致を示し、次に書込フラグ及
び共用フラグが検査されねばならない。それは、
ラインがL1私用キヤツシユ又はL1共用キヤツシ
ユへ移動されるべきか否かを決定するためであ
る。論理ブロツク５１８では、「書込フラグが１
に等しく、共用フラグがゼロに等しいか」の質問
がなされる。もし答がイエスであれば、論理プロ
セスは論理ブロツク５２２へ進み、答がノーであ
れば、論理プロセスは論理ブロツク５２４へ進
む。もし論理ブロツク５１８における質問への答
がイエスであれば、論理ブロツク５２２で
「CPUビツトは１に等しいか」の質問がなされ
る。もし答がイエスであれば、論理プロセスは論
理ブロツク５０８へ進み、プログラム・チエツク
信号が発生され、記憶リクエストの終りが線５１
２で示される。もし答がノーであれば、論理ブロ
ツク５２６で示されるように、論理プロセスは、
リクエストされた情報ページをメイン・メモリか
らL2私用キヤツシユへ移すように進行し、CPU
ビツトがオンにされる。次に、論理ブロツク５２
８で示されるように、目標ラインがL2私用キヤ
ツシユからL1私用キヤツシユへ移され、論理ブ
ロツク５０４で示されるように、記憶がL1私用
キヤツシユで起り、次いで線５００で示されるよ
うに、記憶の終りが起る。 論理ブロツク５２４で示されるように、もし書
込フラグがゼロに等しければ、論理プロセスは論
理ブロツク５０８へ進んでプログラム・チエツク
信号を発生し、線５１２で示されるように記憶リ
クエストの終りが生じる。もし答がノーであれ
ば、L2私用キヤツシユからL1共用キヤツシユへ
目標ラインを移すため、論理プロセスは論理ブロ
ツク５３０へ進む。次いで、論理ブロツク４９６
で示されるように記憶がL1共用キヤツシユで起
り、線５００で示されるように、記憶の終りが起
る。論理ブロツク５１６でなされた質問へのノー
によつて示されるように、もし目標ラインがL2
私用キヤツシユ中に存在しなければ、論理プロセ
スは論理ブロツク５２０へ進む。論理ブロツク５
２０はメイン・メモリ及びタグ・アレイのアクセ
スを示す。次いで論理プロセスはそこから論理ブ
ロツク５１８へ進み、そして前述したように進行
する。 第２１図はL1私用キヤツシユのためのメモ
リ・リクエスト論理を示す。もし線４９８上にＰ
―L1ヒツト信号が存在し、かつANDゲート５０
２の入力へ行く線５００上にプロセツサからのフ
エツチ・リクエスト信号が存在すれば、ORゲー
ト５０４がアクチブとなり、「Ｐ―L1からのフエ
ツチ」信号をL1私用キヤツシユへ与える。線５
０８上のフエツチ・リクエスト信号と、線５１０
上の「Ｐ―L2からＰ―L1への転送完了」信号と
が一致した時、ANDゲート５０６はアクチブと
なる。線５１０上の転送完了信号は、「Ｐ―L1か
らのフエツチ」信号を再びL1私用キヤツシユへ
与えるため、ORゲート５０４を能動化する。 線５１２上の記憶リクエスト信号、及び線５１
４上のＰ―L1ヒツト信号に応答して、ANDゲー
ト５１６はアクチブとなり、ANDゲート５２
４，５２６，５２８の第１入力５１８，５２０，
５２２が条件ずけられる。それは、目標ラインに
関連した書込フラグ及び共用フラグの状態をテス
トするためである。もしANDゲート５２４の残
りの２つの入力上で、書込フラグ＝１及び共用フ
ラグ＝０であれば、その出力はアクチブとなり、
ORゲート５３０は、出力線５３２を介して、Ｐ
―L1記憶信号をL1私用キヤツシユへ与える。も
し書込フラグ＝０であれば、ANDゲート５２６
がアクチブとなり、プログラム・チエツク信号が
CPUへの出力線５３４へ与えられる。もしAND
ゲート５２８の残りの２つの入力へ印加される書
込フラグ＝１及び共用フラグ＝１信号がアクチブ
であれば、ANDゲート５２８は、その出力線５
３６上に、L1私用キヤツシユ及びL1共用キヤツ
シユへ与えられる「Ｐ―L1からＳ―L1へのライ
ン転送」信号を発生し、かつ線５３８上に、シス
テム制御エレメントへ与えられるリモートＰ―
L1無効信号を発生する。ANDゲート５４０は、
線５１０上の「Ｐ―L2からＰ―L1への転送完
了」信号と、線５１２上の記憶リクエスト信号と
に応答してアクチブとなり、ORゲート５３０を
して、線５３２上に、Ｐ―L1記憶信号を発生さ
せる。この信号は、目標ラインをL2私用キヤツ
シユからL1私用キヤツシユへ転送させる。 各キヤツシユはライン・カウンタを有する。ラ
イン・カウンタは、ライン転送の始めにゼロへリ
セツトされ、或る数のワードがキヤツシユへ（又
はキヤツシユから）転送された時、ライン転送完
了信号を発生する。 第２２図はL1共用キヤツシユのためのメモ
リ・リクエスト論理のブロツク図である。AND
ゲート５４２は、線５４４上のＳ―L1ヒツト信
号と、線５４６上のフエツチ・リクエスト信号と
に応答してアクチブとなる。線５４６上の信号
は、線５５０を介してL1共用キヤツシユへ「Ｓ
―L1からのフエツチ」信号を与えるため、ORゲ
ート５４８を能動化する。ANDゲート５５２
は、線５４６上のフエツチ・リクエスト信号と、
線５５４上の「Ｐ―L2からＳ―L1への転送完
了」信号とに応答してアクチブとなる。線５５４
上の信号はANDゲート５５２の第２入力へ印加
される。ANDゲート５５２の能動化はORゲート
５４８を能動化して、線５５０を介してL1共用
キヤツシユへ与えられる「Ｓ―L1からのフエツ
チ」信号を発生する。 ANDゲート５５６は、その第１入力へ印加さ
れる線５５８上の「Ｐ―L1からＳ―L1への転送
完了」信号と、第２入力へ印加される線５６０上
のリモートＰ―L1無効完了信号と、第３入力へ
印加される線５６２上の記憶リクエスト信号に応
答してアクチブとなる。ANDゲート５５６のア
クチブ状態は、ORゲート５６４を能動化して、
L1共用キヤツシユへ与えられるＳ―L1記憶信号
を線５５６上に発生する。ANDゲート５６８
は、その第１入力へ印加される線５６２上の記憶
リクエスト信号と、第２入力へ印加される線５７
０上のＳ―L1ヒツト信号とに応答してアクチブ
となる。ANDゲート５６８の能動化はORゲート
５６４を能動化し、その出力線５６６を介して
L1共用キヤツシユへ与えられるＳ―L1記憶信号
を発生する。 ORゲート５７２及び５７４、及びANDゲート
５７６はL1共用キヤツシユのための転送論理を
構成する。L1共用キヤツシユにある全てのライ
ンが変更されるので、新しいラインがL1共用キ
ヤツシユへ転送される時、置換されたラインは
L1共用キヤツシユから読出され、１つ又はそれ
以上のL2私用キヤツシユへ移されねばならな
い。古いラインをL1共用キヤツシユへ読出し、
次いでそれをL2キヤツシユへ転送する動作は、
ライン・カースト・アウト動作と呼ばれる。カー
スト・アウトされるべきラインは、共用キヤツシ
ユのLRU置換論理によつて決定される。 もしラインがL1共用キヤツシユへ転送される
べき時、入力線５７８又は５８０の１つがアクチ
ブとなり、置換されるべきラインが共用キヤツシ
ユから出力ライン・バツフアへ読出されるべきで
あることを知らせる。線５７８上の信号は、「Ｐ
―L1からＳ―L1へのライン転送完了」信号であ
り、線５８０上の信号は、「Ｐ―L2からＳ―L1へ
のライン転送完了」信号である。これら線のいず
れかがアクチブであれば、それに応答してORゲ
ート５７２はアクチブとなり、ANDゲート５７
６への第１入力をアクチブにする。ORゲート５
７４は、線５８２上の「Ｐ―L1からＳ―L1への
ライン転送」信号がアクチブであるか、線５８４
上の「Ｐ―L2からＳ―L1へのライン転送」信号
がアクチブであることに応答してアクチブとな
り、ORゲート５７４をして、その出力線５８６
上に「Ｓ―L1からＳ―L1出力ライン・バツフア
へのライン読出」信号を発生せしめる。この信号
はL1共用キヤツシユへ与えられる。この信号は
ANDゲート５７６の第２入力へも与えられる。
ANDゲート５７６は、ORゲート５７２から来る
アクチブな出力信号を受取つた時、その出力線５
８８上に、「Ｐ―L2へのカースト・アウト」信号
を発生する。この信号は、L2私用キヤツシユへ
与えられる。 これまで説明した動作シーケンスを再び繰返し
て説明すると、目標ラインはL2キヤツシユから
その出力ライン・バツフアへ読出され、同時に
L1共用キヤツシユ中で置換されるべきラインが
そこから読出されてその出力ライン・バツフアへ
入れられる。次いで、目標ラインはL1共用キヤ
ツシユの入力ライン・バツフアへ転送される。こ
の入力ライン・バツフアが一杯である時、それは
「Ｐ―L2からＳ―L1へのライン転送完了」信号を
発生する。この時点で、L1共用キヤツシユは、
全てのL2私用キヤツシユへカースト・アウト信
号を送る。このラインがL2私用キヤツシユへ転
送されている間、プロセツサはL1共用キヤツシ
ユにアクセスすることができる。 第３・１図及び第３・２図はL2私用キヤツシ
ユのためのメモリ・リクエスト論理を示す。フエ
ツチ・リクエストの場合、書込フラグ又は共用フ
ラグをL2でテストする必要はない。記憶リクエ
ストの場合、これら２つのフラグは次のような重
要な役割を演ずる。ANDゲート５９０は、その
第１入力への線５９２上にあるＰ―L1ミス信号
と、第２入力への線５９４上にあるＳ―L1ミス
信号とに応答してアクチブとなり、ANDゲート
５９６と５９８の第１入力を条件ずける。AND
ゲート５９８への第２入力線は線６００上のフエ
ツチ・リクエスト信号である。この信号はAND
ゲート５９８をアクチブにして、線６０２上にＰ
―L2キヤツシユへのフエツチ信号を発生させ
る。この信号はL2私用キヤツシユへ与えられる
とともに、線６０４を介してANDゲート６０６
及び６０８の第１入力へ与えられ、これらのゲー
トを条件ずける。線６１０上のＰ―L2ヒツト信
号がANDゲート６０６の第２入力へ与えられ、
このゲートをアクチブにして、ORゲート６１
０′の第１入力へアクチブな入力信号を与える。
ORゲート６１０′の出力線６１２上には、「Ｐ―
L2からＰ―L1へのライン転送」信号が与えら
れ、その信号はL2及びL1の私用キヤツシユへ送
られる。線６１４上のＰ―L2ミス信号は、AND
ゲート６０８の第２入力へ与えられ、このゲート
を能動化する。それによつてORゲート６１６が
能動化されて、その出力線６１８上に「メモリへ
のフエツチ」信号が与えられ、それがシステム制
御エレメントへ送られる。更に、ANDゲート６
０８からのアクチブな出力信号は、ANDゲート
６２０の第１入力へ与えられる。ANDゲート６
２０の第２入力へは、線６２２上の「メモリから
Ｐ―L1へのページ転送完了」信号が印加され
て、このゲートをアクチブにし、アクチブ信号が
ORゲート６１０′の第２入力へ与えられて、前述
したように線６１２上にライン転送信号を発生す
る。 線６２４上の記憶リクエスト信号は、ANDゲ
ート５９６の第２入力へ与えられて、このゲート
をアクチブにする。その出力線６２６上には、
「Ｐ―L2への記憶」信が発生され、この信号はL2
私用キヤツシユへ送られるとともに、線６２８を
介して、ANDゲート６３０及び６３２の第１入
力へ与えられる。ANDゲート５９６の出力信号
は、L1私用キヤツシユ又はL1共用キヤツシユの
いずれにも存在しないラインに対する記憶リクエ
ストを意味する。もし目標ラインがL2私用キヤ
ツシユにあれば、線６３４上のＰ―L2ヒツト信
号がアクチブとなり、これはANDゲート６３０
及びORゲート６３６をアクチブにする。ORゲー
ト６３６の出力はANDゲート６３８，６４０，
６４２の第１入力へ印加されて、これらのゲート
を条件ずける。ゲート６３８，６４０，６４２は
書込フラグ及び共用フラグの状態をテストするた
めに使用される。 もしANDゲート６３８の残りの２つの入力で
書込フラグ＝１及び共用フラグ＝０であれば、こ
のゲートはアクチブとなり、その出力線６４４上
にアクチブ信号を発生する。この信号はORゲー
ト６１０′の第３入力へ与えられ、前述したよう
に出力線６１２上にライン転送信号が発生され
る。もしANDゲート６４０の第２入力で書込フ
ラグ＝０であれば、このゲートはアクチブとな
り、出力線６４６を介して、プログラム・チエツ
ク信号がプロセツサへ与えられる。もしANDゲ
ート６４２の残りの２つの入力で書込フラグ＝１
及び共用フラグ＝１であれば、このゲートはアク
チブとなり、その出力線６４８上に「Ｐ―L2及
びＳ―L1からのライン転送」信号が発生され
る。この信号はL2私用キヤツシユ及びL1共用キ
ヤツシユへ送られる。 もし目標ラインがL2私用キヤツシユ中に存在
しなければ、線６５０上のＰ―L2ミス信号が
ANDゲート６３２の第２入力へ印加され、この
ゲートをアクチブにする。出力線６５２上のアク
チブ信号はORゲート６１６の第２入力へ与えら
れ、その出力線６１８上にメモリへのフエツチ信
号を発生する。ANDゲート６３２からのアクチ
ブ信号は、ANDゲート６５４の第１入力へも与
えられる。ANDゲート６５４は、その第２入力
へ接続される線６５６上に「メモリからＰ―L2
へのページ転送完了」信号を有する。ゲート６５
４からのアクチブ信号はORゲート６３６の第２
入力へ印加され、このゲートをアクチブにする。
ゲート６３６からのアクチブ信号は、前述したよ
うに、ANDゲート６３８，６４０，６４２の入
力で書込フラグ及び共用フラグの状態をテストす
るために使用される。 これまでの説明から、L2私用キヤツシユに対
するフエツチ・リクエストは、常にラインがL1
私用キヤツシユへ転送される結果となることがわ
かる。しかし、L2私用キヤツシユへの記憶リク
エストの場合、常に書込フラグ及び共用フラグを
テストして、記憶が許されるかどうかを決定する
とともに、ラインがL1私用キヤツシユ又はL1共
用キヤツシユへ転送されるべきか否かを決定しな
ければならない。 要約するに、本明細書において、メイン・メモ
リからの目標ページが、第１及び第２メモリ・レ
ベルの私用キヤツシユ又は共用キヤツシユのどこ
に再配置されるかを、書込フラグ及び共用フラグ
の状態が決定する３レベル・メモリ階層を含む多
重処理システムが開示された。 産業上の応用性 本発明の目的は、改善された多重処理システム
を提供することである。 本発明の他の目的は、改善された多重処理、多
重レベルのメモリ階層を提供することである。 本発明の他の目的は、メモリ階層中に記憶され
た情報ページごとに書込フラグ及び共用フラグを
有する、改善された多重処理３レベル・メモリ階
層を提供することである。上記のフラグは、レベ
ル３の共通メイン・メモリからレベル１及び２の
私用キヤツシユ及び共用キヤツシユへ、関連する
情報ページがどのように使用されるべきかを知ら
せるために利用される。

【図面の簡単な説明】

第１図は３レベル・メモリ階層を含む多重処理
システムのブロツク図、第２図は３レベル・メモ
リ階層を含む多重処理システムのバス構成を示す
ブロツク図、第３図は第３・１図と第３・２図と
の配置関係を示す図、第３・１図及び第３・２図
は第１７図に示される多重処理システムのL2私
用キヤツシユに対するメモリ・リクエスト論理を
示すブロツク図、第４図は第４・１図と第４・２
図との配置関係を示す図、第４・１図及び第４・
２図は本発明に従う多重処理システムにおけるプ
ロセツサ・メモリ・フエツチ・リクエストの流れ
図、第５図は第５・１図と第５・２図の配置関係
を示す図、第５・１図及び第５・２図は本発明に
従う多重処理システムにおけるプロセツサ・メモ
リ記憶リクエストの流れ図、第６図は第６・１図
と第６・２図の配置関係を示す図、第６・１図及
び第６・２図は単一プロセツサのためのキヤツシ
ユ・アクセス論理を示すブロツク図、第７図は本
発明に従う多重処理システムにおけるアドレシン
グ構造を示す図、第８図は本発明に従う多重処理
システムにおけるレベル１私用キヤツシユ・デイ
レクトリイ及び置換論理を示すブロツク図、第９
図は本発明に従う多重処理システムにおけるレベ
ル１私用デイレクトリイ・レジスタを示すブロツ
ク図、第１０図は本発明に従う多重処理システム
におけるレベル１共用デイレクトリイ・レジスタ
を示すブロツク図、第１１図は本発明に従う多重
処理システムにおけるレベル２私用キヤツシユ・
デイレクトリイ及び置換論理を示すブロツク図、
第１２図は本発明に従う多重処理システムにおけ
るレベル２私用デイレクトリイ・レジスタを示す
ブロツク図、第１３図は本発明に従う多重処理シ
ステムにおけるレベル２共用デイレクトリイ・レ
ジスタを示すブロツク図、第１４図は本発明に従
う多重処理システムのシステム制御エレメントの
中にあるタグ・アレイのブロツク図、第１５図は
本発明に従う多重処理システムにおけるタグ・ア
レイ書込論理を示すブロツク図、第１６図は本発
明に従う多重処理システムにおける書込フラグ及
び共用フラグ制御論理を示すブロツク図、第１７
図は３レベル・メモリ階層を含む多重処理システ
ムの代替実施例を示すブロツク図、第１８図は第
１７図に示された多重処理システムのシステム・
バス構成を示すブロツク図、第１９図は第１７図
の多重処理システムにおけるプロセツサ・メモ
リ・フエツチ・リクエストの流れ図、第２０図は
第２０・１図と第２０・２図の配置関係を示す
図、第２０・１図及び第２０・２図は第１７図に
示された多重処理システムにおける記憶リクエス
トの流れ図、第２１図は第１７図に示される多重
処理システムにおいてL1私用キヤツシユに対す
るメモリ・リクエスト論理を示すブロツク図、第
２２図は第１７図に示される多重処理システムに
おいてL1共用キヤツシユに対するメモリ・リク
エスト論理を示すブロツク図である。 ２……多重処理システム、４……メイン・メモ
リ、６……システム制御エレメント、１２，２７
……L1私用キヤツシユ、１４……L1共用キヤツ
シユ、２０，３０……L2私用キヤツシユ、２２
……L2共用キヤツシユ。

Claims (1)

【特許請求の範囲】
1. １ 第１及び第２のプロセツサ及びｎレベルのメ
   モリ階層を含み（ｎは２より大きい整数）、上記
   メモリ階層は第ｎ番目のレベルにメイン・メモリ
   を含み、その他のレベルの各々に上記第１及び第
   ２のプロセツサによりそれぞれ専用される第１及
   び第２の私用キヤツシユ並びに上記第１及び第２
   のプロセツサによつて共用される共用キヤツシユ
   を含み、かつ、上記メイン・メモリに記憶されて
   いる複数組の情報の各々には、当該組の情報の書
   込可能性及び共用可能性をそれぞれ示す書込フラ
   グ及び共用フラグが含まれているマルチプロセツ
   サシステムの動作方式であつて、上記第１又は第
   ２のプロセツサのメモリ・アクセスに関連して第
   （ｎ−１）番目のレベルでキヤツシユ・ミスが生
   じたことに応じて上記メイン・メモリから所望の
   組の情報を取り出す段階と、取り出された情報に
   含まれている上記書込フラグ及び共用フラグが所
   定の状態にある時、取り出された情報を第（ｎ―
   １）番目のレベルの上記共用キヤツシユに転送す
   る段階と、取り出された情報に含まれている上記
   書込フラグ及び共用フラグが上記所定の状態にな
   い時、取り出された情報を第（ｎ−１）番目のレ
   ベルの上記第１又は第２の私用キヤツシユに転送
   する段階とを含むマルチプロセツサ・システムの
   動作方式。