JPS60254346A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数のプロセッサを備えた仮想記憶制御方
式めマルチプロセッサシステムに関する。

［発明の技術的前Ｗ４］ 一般に、この種のマルチプロセッサシステムでは、論理
アドレスから実アドレス゛へのアドレス変換の高速化を
図るために、各プロセッサごとに、アドレス変換バッフ
ァ（以下、１”ＬＢと称する）が設けられている。この
ようなシステムでは、各プロセッサのＴＬＢの一致化を
図るために、全プロセッサのＴＬ、Ｂのパージ（初期化
）を行なう必要が生じる場合がある。

今、例えば第４図に示すように、プロセッサ１゜−〇〜
１０−３から成るマルチプロセッサシステムにおいて、
プロセッサ１０−０が全プロセッサのＴＬＢバージ要求
を出すものとする。この場合、プロセッサ１０−０は、
まずプロセッサ１０−３にパージ要求１ａを送出する。

プロセッサ１０−３は、プロセッサ１０−０からのパー
ジ要求１ａに応じてＴＬＢパージを行なう６このとき、
プロセッサ１ｏ−ｏは、プロセッサ１０−３のＴＬＢパ
ージと並行して自身のＴＬＢパージを行なう。プロセッ
サ１０−３は、ＴＬＢパージが終了すると、パージ終了
通知２ａをプロセッサ１０−０に返す。

プロセッサ１０−０は、プロセッサ１０−３からのパー
ジ終了通知２ａを受取ると、次のプロセッサ１０−２に
パージ要求１ｂを送出する。プロセッサ１０−２は上記
パージ要求１ｂに応じてＴＬＢパージし、パージ終了後
にパージ終了通知２ｂをプロセッサ１０−０に返す。

プロセッサ１０−０は、プロセッサ１０−２からのパー
ジ終了通知２ｂを受取ると、次のプロセッサ１０−１に
パージ要求１Ｃを送出する。プロセッサ１０−１は上記
パージ要求１Ｃに応じてＴＬＢパージし、パージ終了後
にパージ終了通知２Ｃをプロセッサ１０−０に返す。

プロセッサ１０−０は、プロセッサ１０−１からのパー
ジ終了通知２Ｃを受取ると、全プロセッサ１０−０〜１
０−３のＴＬＢパージが全て終了したことを判断する。

［背景技術の問題点］ このように、従来のマルチプロセッサシステムでは、各
プロセッサのＴＬＢバージを順次処理的に行なっている
。このため、１台のプロセッサがパージ要求を受取って
から（同要求に応じてパージ処理を行ない）パージ終了
通知を出すまでに要する時間をＴとすると、第４図のシ
ステムの例では、４台のプロセッサ１０−０〜１０−３
全ージを終了するのに、第５図に示すように３王も要し
てしまう問題があった。即ち、従来のマルチプロセッサ
システムでは、全プロセッサがＴＬＢパージを行なうの
に要する時間が、プロセッサの数に比例して増加してし
まう欠点があった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、システム全体におけるアドレス変換バッファ（ＴＬＢ
）のパージ処理に要する時間を短縮できるマルチプロセ
ッサシステムを提供することにある。

［発明の概要］ この発明によれば、アドレス変換バッファ（ＴＬＢ）を
有する複数のプロセッサを備えた仮想記憶制御方式のマ
ルチプロセッサシステムが提供されている。上記システ
ムにおいて、上記プロセッサには、他プロセツサに対し
、上記アドレス変換バッファのパージ処理を指示するパ
ージ要求を共通に送出する手段、およびフリップフロッ
プ群が設けられている。このパージ要求元プロセッサ内
のフリップフロップ群には、パージ要求に応じてパージ
処理を実行した他プロセツサから夫々返されるパージ終
了通知が、プロセッサ単位で記憶される。パージ要求元
プロセッサにおいては、上記フリップフロップ群の状態
に応じて全プロセッサのパージ終了が検出される。この
ようなシステムでは、パージ要求元プロセッサを含む全
プロセッサ−がパージ処理を並行して行なうことが可能
となり、しかも（パージ処理を順次処理的に行なわない
にも拘らず）フリップフロップ群の状態により仝ブ１］
セッ→ノのパージ処理終了が判定できる。

［発明の実施例］ 第１図はこの発明の一実施例に係る仮想記憶制御方式の
マルチプロセッサシステムのシステム構成を示す。同図
において、２０−０〜２０−３は図示せぬＴＬＢ　（ア
ドレス変換バッファ）を有するプロセッサ、２１はプロ
セッサ２０−０〜２０−３などを接続するシステムバス
である。２２はパージ要求信号ａが往来する信号線、２
３はパージ終了通知信号すが往来する信号線である。信
号線２２．　２３には、プロセッサ２０−０〜２０−３
が接続されている。なお、信号線２２。

２３はシステムバス２１の一部であるが、第１図におい
ては、説明の都合上システムバス２１とは別個に設けら
れている。

第２図は第１図のプロセッサ２０−ｉ　（プロセッサ２
０−０−２０−３をプロセッサ２０−１で代表させであ
る）のこの発明に直接関係する部分の構成を示す。同図
において、３１はパージ要求信＠ａを信号線２２に送出
するバスドライバ（Ｄ）、３２は信号線２２上のパージ
要求信号ａを取込むバスレシーバ（Ｒ）である。３３は
パージ終了通知信号すを信号＠２３に送出するバスドラ
イバ（Ｄ）、３４は信号線２３上のパージ終了通知信号
すを取込むバスレシーバ（Ｒ）である。３５はアドレス
（含むプロセッサ番号）をシステムバス２１（のアドレ
スバス）に送出するバスドライバ（Ｄ）、３６はシステ
ムバス２１（のアドレスバス）上のアドレス（含むプロ
セッサ番号）を取込むバスレシーバ（Ｒ）である。

３１はパスレシーバ３６により取込まれたアドレスの所
定フィールド（プロセッサ番号）をデコードするデコー
ダ（ＤＣ’ＤＲ）　、３８−０〜３８−３はそのデコー
ド信号線である。信号線３８−〇〜３８−３は、プロセ
ッサ２０−０〜２０−３のプロセッサ番号に対応する。

３９−０〜３９−３は２人力のナントゲート、４０−０
〜４０−３は例えばＲ−８型のフリップフロップ（Ｆ／
Ｆ）である。ナントゲート３９−ｉ（ｉ＝　０〜３）に
は、パスレシーバ３４により取込まれたパージ終了通知
信号ｂ１および信号線３８−１上の信号が導かれる。

また、フリップ７０ツブ４０−ｉ　（ｉ＝　０〜３）の
セット端子Ｓにはナントゲート３９−ｉからの出力信号
が導かれ、リセット端子Ｒにはノリツブ７０ツブ４０−
１をリセットするための信号４１が導かれる。４２−０
〜４２−３は３人力のオアゲー１〜．４３はオアゲート
４２−０〜４２−３からの出力信号４４−ｏ〜４４−３
の論理積をとり、信号４５を出力するアンドゲートであ
る。４６−θ〜４６−３はフリップフロップ４０−０〜
４０−３からのＱ出力信号、４７−０〜４７−３はパー
ジ要求信号ａを出したプロセッサがプロセッサ２０−０
〜２０−３であることを示す信号、４８−０〜４８−３
はプロセッサ２０−Ｏ〜２０−３が存在しないことを示
す信号である。信号４Ｇ−ｉ　。

４７−ｉ、　４８−ｉ　（ｉ掌０〜３）は、オアゲート
４２−１に導かれる。

次に、この発明の一実施例の動作を、プロセッサ２０−
０が、残りのプロセッサ２０−１〜２０−３にＴＬＢパ
ージ要求を出す場合を例にとり、第３図のタイミングチ
ャートを参照して説明する。まず、プロセッサ２０−０
は、同プロセッサ２０−０内のバスドライバ３１を介し
、パージ要求信号ａを信号線２２に送出する。信号線２
２上のパージ要求信号ａは、プロセッサ２０−１〜２０
−３にほぼ同時に導かれ、同プロセッサ２０−１〜２０
−３内の各パスレシーバ３２により内部に取込まれる。

プロセッサ２０−１〜２０−３は、内部に取込まれたパ
ージ要求信号ａに応じ、自身が有するＴＬＢ　（図示せ
ず）に対するパージ処理を、第３図に示すように並行し
て実行する。また、ＴＬＢパージ要求元であるプロセッ
サ２０−０のＴＬＢパージも、上記パージ要求信号ａの
送出後、プロセッサ２０−１〜２０−３のＴＬＢパージ
と並行して行なわれる（第３図参照）。

プロセッサ２０−１〜２０−３はＴＬＢパージ処理を終
了すると、もしシステムバス２１が使用可能であれば、
自プロセッサ内のバスドライバ３３を介し、パージ終了
通知信号すを信号線２３に送出する。このとき、プロセ
ッサ２０−１〜２０−３は、自身のプロセッサ番号をバ
スドライバ３５経由でシステムバス２１（内のアドレス
バス〉に送出する。システムバス２１上のプロセッサ番
号は、ＴＬＢパージ要求元であるプロセッサ２０−０の
デコーダ３７に、同プロセッサ２０−０のパスレシーバ
３６を介して導かれる。デコーダ３７は、バスレシーバ
３６経出で導かれたプロセッサ番号をデコードする。今
、デコーダ３７に導かれたプロセッサ番号が、プロセッ
サ２０−１からのものであるとすると、デコーダ３７は
信号線３８−１に論理”　１　”の（アクティブな）信
号を出力する。この信号はナントゲート３９−１の一方
の入力端子に導かれる。ナントゲート３９−１の使方の
入力端子には、上記プロセッサ番号と共にブロセッ＋ｊ
２０−１から送出されたパージ終了通知信号すが、信号
線２３、パスレシーバ３４を介して導かれる。これによ
り、プロセッサ２０−０内のナントゲート３９−１のナ
ンド条件が成立し、ナントゲート３９−１からの出力信
号は論理１１１　ｊｌから論理○パに遷移する。これは
、プロセッサ２０−１からのパージ終了通知信号すが、
ナントゲート３９−１により検出されたことを示す。

ナントゲート３９−１からの出力信号は、フリップフロ
ップ４０−１のセット端子Ｓに導かれる。しかして、フ
リップフロップ４０−１は、ナントゲート３９−１から
の出力信号の論理”　１　”から論理１１０　Ｉ＋への
状態遷移に応じてセットする。これは、プロセッサ２０
−１からのパージ終了通知が、フリップフロップ４０−
１に記憶されたことを示すものである。以上の動作は、
プロセッサ２０−２．２０−３からパージ終了通知信号
ｂ（および対応するプロセッサ番号）が送出された場合
でも同様である。即ち、プロセッサ２０−２から、パー
ジ終了通知信号すおよび（プロセッサ２０−２を示す）
プロセッサ番号が送出された場合に、（ＴＬＢパージ要
求プロセッサ２０−０内の）フリップフロップ４０−２
がセットする。同様に、プロセッサ２０−３から、パー
ジ終了通知信号すおよび〈プロセッサ２０−３を示す）
プロセッサ番号が送出された場合には、（ＴＬＢパージ
要求プロセッサ２０−０内の）フリップフロップ４０−
３がセットする。

フリップフロップ４０−１〜４０−３がセットすると、
そのＱ出力信号４６−１〜４６−３は、いずれも論理Ｉ
Ｉ　Ｏ１１から論理１１１　ＩＴに遷移する。フリップ
フロップ４０−１〜４０−３からの論理１１１　ＩＴの
Ｑ出力信号４６−１〜４Ｇ−３は、対応するオアゲート
４２−１〜４２−３に導かれる。

この結果、オアゲート４２−１〜４２−３はＯＮＬ、そ
の出力信号４４−１〜４４−３は論理゛０°゛がら論理
“１“に遷移する。

これに対し、プロセッサ２０−０に対応するフリップフ
ロップ４０−０は、プロセッサ２０−０がＴＬＢバージ
要求プロセッサとなっているため（パージ終了通知信号
すおよびプロセッサ番号を送出しないので）、リセット
状態のままである、したがって、オアゲート４２−０に
導かれるフリップフロップ４０−０からのＱ出力信号４
６−０は、論理゛０°“のままである。このオアゲー１
−４２−０には、上記Ｑ出力信号４６−Ｏの他に、信号
４７−０．４８−０も導かれる。プロセッサ２０−０に
おいては、同プロセッザ２０−０がＴＬＢパージ要求プ
ロセッサである場合、信号４７−０が論理“１″レベル
に設定される。したがって、（プロセッサ２０−０内の
）オアゲート４２−０は、フリップフロップ４０−０の
リセット状態にも拘らず、信号４７−０によってＯＮ状
態となり、その出力信号４４−０は論理“１゛′となる
。

オアゲー１−４２−０〜４２−３からの出力信号４４−
θ〜４４−３は、アンドゲート４３に導かれる。アント
ゲ−１−４３は、上記信号４４−０〜４４−３がいずれ
も論理１１１　ＩＴとなると、ＯＮ状態となる。この結
果、アンドゲート４３から出力される信号４５は、論理
１１０１１から論理ＩＩ　Ｉ　１１に遷移する。ＴＬＢ
パージ要求プロセッサ２０−０は、上記信号４５の論理
１１０１！から論理１１１１１への状態遷移によって、
全てのプロセッサ２０−０〜２０−３のＴＬＢパージ処
理が終了したことを認識し、次の動作に移る。

ところで、上記した説明は、プロセッサ２０−０〜２２
−３がいずれも存在している場合である。これに対し、
例えばプロセッサ２０−３が存在しない場合の動作は、
次のようになる。プロセッサ２０−３がシステムに存在
しない場合、システムを構成するプロセッサ２０−０〜
２０−２では、信号４８−３が論理“１″に設定される
。そして、この論理ｔｉ　１　ｔ＋の信号４８−３が（
プロセッサ２０〜３からのパージ終了通知のダミー信号
として）オアゲート４２−３に導かれる。したがって、
プロセッサ２０−０がＴＬＢバージ要求プロセッサであ
り、プロセッサ２０−３が存在しない場合には、オアゲ
ーｈ４２−３からの出力信号４４−３は（プロセッサ２
０−３が存在しないことを示す）信号４８−３によって
アクティブとなる。なお、オアゲート４２−〇からの出
力信号４４−０は、前記したように（プロセッサ２０−
０がＴＬＢパージ要求プロセッサであることを示す）信
号４７−０によってアクティブとなる。

同じく、オアゲート４２−１．４２−２からの出力信号
４４−１．４４−２は（プロセッサ２０−１．２０−２
からのパージ終了通知があったことを示す）ソリツブフ
ロップ４０−１．４０−２からのＱ出力信号４６−１．
４６−２によってアクティブとなる。したがって、プロ
セッサ２０−３が存在しない場合でも、全プロセッサの
ＴＬＢパージ処理の終了を検出することができる。

なお、前記実施例では、プロセッサ数が最大４台である
場合について説明したが、この発明は任意のプロセッサ
数のシステムに応用できる。また、前記実施例では、パ
ージ要求信号ａ転送用の信号線２２、パージ終了通知信
号す転送用の信号線２３が設けられているものとしたが
、これら信号線２２゜２３は必ずしも必要ではない。例
えば、パージ要求信号ａに相当するパージ要求コード、
パージ終了通知信号すに相当するパージ終了コードを用
意し、これらのコードデータをシステムバス２１内のア
ドレスバスの所定フィールド経由で転送するようにして
もよい。但し、この場合、各プロセッサは、上記パージ
要求コード、パージ終了通知コードをデコードするデコ
ード手段を必要とする。

、［発明の効果］ 以上詳述したようにこの発明によれば、パージ要求元プ
ロセッサを含む全プロセッサが、アドレス変換バッファ
（ＴＬＢ）のパージ処理を（システムを構成するプロセ
ッサの数に無関係に）並行して行なうことができるので
、システム全体における同パージ処理に要する時間を著
しく短縮できる。しかも、この発明では、（パージ処理
を順次処理的に行なわないにも拘らず）フリップ７０ツ
ブＢ￥の状態により、全プロセッサのパージ処理終了を
正しく判定することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマルチプロセッサシ
ステムのシステム構成図、第２図は第１図に示すプロセ
ッサのこの発明に直接関係する部分の回路構成図、第３
図は第１図に示す各プロセッサのＴＬＢパージ処理のタ
イミングチャート、第４図は従来のマルチプロセッサシ
ステムのシステム構成図、第５図は第４図に示す各プロ
セッサのＴＬ８パージ処理タイミングチャートである。 ２０−０〜２０−３．２０−ｉ・・・プロセッサ、３７
・・・デコーダ、４０−〇〜４０−３・・・フリップ７
０ツブ、ａ・・・パージ要求信号、ｂ・・・パージ終了
通知信号。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 アドレス変換バッファを有する複数のプロセッサを備え
   た仮想記憶制御方式のマルチプロセッサシステムにおい
   て、 上記プロセッサに、 他プロセツサに対し、上記アドレス変換バッファのパー
   ジ処理を指示するパージ要求を共通に送出する手段と、
   この手段により送出された上記パージ要求に応じて上記
   パージ処理を実行した上記他プロセツサから夫々返され
   るパージ終了通知をプロセッサ単位で記憶するフリップ
   フロップ群と、このフリップフロップ群の状態に応じて
   全プロセッサのパージ終了を検出する手段 とを設け、任意のプロセッサからのパージ要求に応じ、
   全プロセッサが上記アドレス変換バッファのパージ処理
   を並行して行なうように構成されていることを特徴とす
   るマルチプロセッサシステム。