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JPH03142644A - キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置 - Google Patents

キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置

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JPH03142644A
JPH03142644A JP1282664A JP28266489A JPH03142644A JP H03142644 A JPH03142644 A JP H03142644A JP 1282664 A JP1282664 A JP 1282664A JP 28266489 A JP28266489 A JP 28266489A JP H03142644 A JPH03142644 A JP H03142644A
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cache memory
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physical
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JP1282664A
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俊雄 土井
Takeshi Takemoto
毅 竹本
Yasuhiro Nakatsuka
康弘 中塚
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Hitachi Ltd
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Publication date
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Priority to US08/386,757 priority patent/US5526509A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、他の演算処理装置とメインメモリを共有する
演算処理装置において、キャッシュメモリの制御、特に
キャッシュメモリの無効化処理を制御するキャッシュメ
モリ制御方式に関する。
〔従来の技術〕
メインメモリのデータは、キャッシュメモリにブロック
単位で写像される。その場合、キャッシュメモリには、
各ブロック毎に対応するメインメモリブロックのアドレ
スを保持するアドレスアレイ（ディレクトリとも呼ばれ
る）が設けられる。
演算処理装置からメインメモリを参照する際に、先ずこ
のアドレスアレイに登録されているアドレスと参照アド
レスとを比較して、一致するブロックがあれば、キャッ
シュメモリ内のそのブロックを参照することにより、ア
クセスタイムを短縮することができる。なお、任意のメ
インメモリブロックを任意のキャッシュメモリブロック
に写像する方式をフルアソシアティブ方式と呼び、メイ
ンメモリ上のカラムのブロックと１対１に対応させる方
式をダイレクトマツプ方式（コングルエンド方式）と呼
ぶ。以下、ダイレクトマツプ方式のキャッシュメモリに
ついて、述べる。
ところで、複数の演算処理装置がメインメモリを共有す
るマルチプロセッサシステムでは、各演算処理装置対応
のキャッシュメモリの内容が常に最新であるように制御
する必要がある。このために、１つのキャッシュメモリ
の内容を更新〈書き込み〉する場合には、このブロック
について全てのキャッシュメモリを無効化する。そして
、無効化されるブロックのみが最新データを有している
ことがあるので、このときにはキャッシュメモリの無効
化に先立ってこのブロックをメインメモリに書き戻す必
要がある。
従来のキャッシュメモリの無効化制御方式としては、例
えば、特開昭６２−２１４４５３号公報に記載された方
式がある。上記方式においては、第１１図に示すように
、キャッシュメモリ制御のために論理アドレスでアクセ
スされる論理タグメモリ７１と物理タグメモリ７２を設
けて、これらを用いて無効化処理の高速化を図っている
。なお。
第１１図では、キャッシュメモリは記載が省略されてい
る。
第１１図において、先ずタグメモリ７１．７２へのアド
レスの登録動作を説明する。ある論理アドレスでのアク
セスがキャッシュメモリでミスヒツトとなった場合には
、新しいブロックをメインメモリより読み出し、これを
演算処理装置に渡す。
それと同時に、そのアドレスを含むブロックをキャッシ
ュメモリに登録する。このために、論理タグメモリ７１
には、論理アドレスレジスタ１５上の論理アドレス（３
２ビツト）のうちのページ内アドレス８ビット十ページ
アドレス１ビットである第４〜第１２ビツト（９ビツト
）のセット（アドレス）に対応して、論理アドレスの第
１３〜第３１ビツト（１９ビツト）を登録し、物理タグ
メモリ７２には、同じセットアドレスに対応してアドレ
ス変換部７５によるアドレス変換後の物理アドレス（２
４ビツト）の第１２〜第２３ビツト（１２ビツト）を登
録する。同じセットアドレスへの登録は、マルチプレク
サ７３を介して論理アドレスレジスタ１５から両タグメ
モリ７１．７２に同じ論理アドレスを与えればよい。
次に、無効化処理の制御を説明する。他の処理装置から
の無効化アドレスがアドレス入力レジスタ１７にセット
されると、このセットアドレスのうちの第４〜第１１ビ
ツトは物理アドレスと論理アドレスが同一であるページ
内オフセットアドレスであるから、そのままマルチプレ
クサ７３を介して物理タグメモリ７２に入力される。ま
た、第１２ビツト目は物理アドレスの第１２ビツトから
は決定できない値であるため、カウンタ７４により　Ｏ
′　を発生させて第１２ビツトとし、物理タグメモリ７
２を読み出して、アドレス人力レジスタ１７の第１２〜
第２３ビツト（２２ビツト）と比較器７７で比較する。
一致したならば、制御装置７６は論理タグメモリ７１の
該当ブロックのフラグをＯ′にして無効化する。また、
不一致であれば、カウンタから１′　を発生させ、第１
２ビツトをｌ°　として物理タグメモリ７２をアクセス
する。この場合、論理アドレスとセットアドレスとの重
なりが１ビツトであるため、カウンタで２回のカウント
動作およびアクセス動作が必要となるが、もし重なりが
２ビツト以上の場合には、カウンタのビット数を重なり
のビット数に設定して複数回のカウントにより何回かの
アクセスを行う必要がある。すなわち、重なりが２ビツ
トでは最大２′＝４回のアクセス、重なりが３ビツトで
は最大２ａ＝８回のアクセス、重なりが４ビツトでは最
大２’＝１６回のアクセスが必要となる。
〔発明が解決しようとする課題〕
前述のように、従来の技術では、キャッシュメモリの容
量が増加して、論理アドレス内のページアドレスとセッ
トアドレスとの重なりのビット数が増加すると、キャッ
シュメモリのブロック無効化処理に伴う物理タグメモリ
のアクセス回数が増加することになる。つまり、キャッ
シュメモリのエントリ指定ビット数が１ビツト増加する
ことはキャッシュメモリのエントリ数が２倍になること
であり、そのときには、物理アドレスへの最大アクセス
回数が２回から４回に増加することになり、キャッシュ
メモリの容量が２倍になると物理タグメモリのアクセス
回数も２倍となる。その結果、キャッシュメモリのブロ
ック無効化処理に要する時間が増加するという問題があ
った６ 本発明の目的は、上述のような従来の課題を解決し、キ
ャッシュメモリの容量がどのように増加しても、ブロッ
ク無効化処理に伴うタグメモリのアクセスが１回のみで
済み、無効化処理に要する時間を従来より短縮すること
が可能なキャッシュメモリ制御方式を提供することにあ
る。
〔課題を解決するための手段Ｊ 上記目的を達成するため、本発明のキャッシュメモリ制
御方式は、（イ）キャッシュメモリと同じ論理アドレス
によりエントリが指定され、かつ対応するキャッシュメ
モリのエントリの管理情報を記憶する第１のアドレスア
レイと、物理アドレスによりエントリが指定され、かつ
各エントリに論理アドレスに変換するための変換情報を
記憶する第２のアドレスアレイとを設け、外部がら上記
キャッシュメモリの無効化要求のための無効化対象とな
る物理アドレスが入力すると、物理アドレスを用いて第
２のアドレスアレイをアクセスし、第２のアドレスアレ
イから変換情報を得て、論理アドレスを生成することに
より、論理アドレスを用いて第１のアドレスアレイをア
クセスし、管理情報に対して無効化処理を行うことに特
徴がある。
また、（ロ）第２のアドレスアレイは、登録可能なエン
トリ数を第１のアドレスアレイに登録可能なエントリ数
より多く設けることにも特徴がある。
また、（ハ）第２のアドレスアレイに記憶された論理ア
ドレスへの変換のための追加情報は、第１のアドレスア
レイのエントリを指定する論理アドレスのうち、物理ア
ドレスとの共通部分を除いた部分のみであることにも特
徴がある。さらに、（ニ）第１層のキャッシュメモリと
同じ論理アドレスによりエントリが指定され、かつ対応
する第１層のキャッシュメモリの各エントリの管理情報
を記憶する第１のアドレスアレイと、第２層のキャッシ
ュメモリと同じ物理アドレスによりエントリが指定され
、かつ各エントリに、論理アドレスに変換するための追
加情報およびエントリに対応する第２層のキャッシュメ
モリのエントリのコピーが第１層のキャッシュメモリに
存在するか否かの情報を記憶する第２のアドレスアレイ
とを設け、外部からキャッシュメモリの無効化要求のた
めの無効化対象となる物理アドレスが入力すると、物理
アドレスを用いて第２のアドレスアレイをアクセスし、
第２のアドレスアレイから追加情報を得て。
論理アドレスを生成することにより、論理アドレスを用
いて第１のアドレスアレイをアクセスし、管理情報に対
して無効化処理を行うことにも特徴がある。さらに、（
ホ）第２のアドレスアレイは、登録可能なエントリ数を
第１のアドレスアレイに登録可能なエントリ数より多く
設けることにも特徴がある。
〔作　　用〕
本発明においては、論理アドレスアレイの他に物理アド
レスアレイ（物理タグメモリ）を設ける。
この場合、従来では物理アドレスアレイが論理アドレス
でアドレッシングされるとともに、各エントリには物理
ページアドレスタグと制御フラグのみが登録されていた
。これに対して、本発明では、物理アドレスアレイが物
理アドレスでアクセスされ、かつ論理アドレスへの逆変
換を行う。そのために、本発明の物理アドレスアレイに
は、各エントリに物理アドレスを論理アドレスに変換す
るための変換情報（論理ページアドレスタグ）を記憶し
ておく。これにより、物理アドレスで無効化の対象を指
定した無効化要求の処理において、物理アドレスで物理
アドレスアレイをアクセスし、そのエントリの論理ペー
ジアドレスタグを読み出し、これと無効化対象指定の物
理アドレス内のページ内オフセットアドレスとから、無
効化の対象となるキャッシュメモリの論理アドレスを生
成することができる。生成された論理アドレスを用いて
、論理アドレスアレイをアクセスすることにより、対応
する制御フラグをＯＦＦにして、無効化処理を完了する
。これによって、どのようにキャッシュメモリの容量が
増加しても、無効化処理におけるアドレスアレイのアク
セス回数を１回のみにすることができる。
また、アドレスアレイのエントリの衝突頻度を低減させ
るためには、物理アドレスによりエントリが指定される
アドレスアレイのエントリ数を、論理アドレスによりエ
ントリが指定されるアドレスアレイのエントリ数より多
く設けることが有効となる。すなわち、論理アドレスア
レイで衝突が生じた場合には、キャッシュメモリに登録
しないだけですむが、物理アドレスアレイで衝突が生じ
た場合には、キャッシュメモリに登録可能な領域が無駄
になる。
さらに、本発明では、２階層のキャッシュメモリを設け
た演算処理装置において、第２層のキャッシュメモリを
管理するアドレスアレイに、対応するエントリの写しが
第１層のキャッシュメモリ内に存在するか否かを示すフ
ラグを格納している。
〔実施例〕
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明を適用した演算処理装置の全体ブロッ
ク図である。
第１図において、１１はキャッシュメモリ無効化の対象
となる演算処理装置、１２はプログラムを実行すること
により、演算を行う演算部、１３はメインメモリに記憶
されているデータブロックの写しを格納するダイレクト
マツプ方式のキャッシュメモリ、１４は論理アドレスを
物理アドレスに変換するアドレス変換部（Ｔ　Ｌ　Ｂ等
）、１５はキャッシュメモリに所望のデータブロックが
格納されているか否かを判別するため、論理アドレスア
レイを参照する論理アドレスをセットする論理アドレス
レジスタ、１６はメインメモリをアクセスするために、
アドレス変換された物理アドレスをセットするアドレス
出力レジスタ、１７はキャッシュメモリの無効化処理を
行うために、参照用の物理アドレスをセットするアドレ
ス入力レジスタ、１８は論理アドレスでアクセスされ、
各エントリにはキャッシュメモリ１３に格納されている
データブロックの先頭の物理ページアドレスと、そのブ
ロックが有効か否かを示す制御フラグとを記憶する論理
アドレスアレイ、１９は物理アドレスでアクセスされ、
各エントリにはキャッシュメモリに格納されているデー
タブロックの物理ページアドレスタグと、それに対応す
る論理ページアドレスタグと、そのブロックが有効か否
かを示す制御フラグとを記憶する物理アドレスアレイ、
５ＥＬ１１は登録または参照時に、キャッシュメモリ１
３と論理アドレスレジスタ１５からのアクセス、または
無効処理時に、物理アドレスアレイ１９とアドレス入力
レジスタ１７からのアクセスのいずれか一方を選択する
セレクタ、５ＥＬ１２はアドレス出力レジスター１６か
らのアクセスとアドレス入力レジスタ１７からのアクセ
スのいずれか一方を選択するセレクタ、５ＥＬ１３は参
照時に、アドレス出力レジスタ１６からのアクセスとア
ドレス入力レジスタ１７からのアクセスのいずれか一方
を選択するセレクタ、ＣＭＰＩＩは参照時にアドレス変
換された物理ページアドレスと論理アドレスアレイの内
容である物理ページアドレスとを比較する比較器、ＣＭ
Ｐ１２はアドレス出力レジスタ１６またはアドレス入力
レジスタ１７の物理ページアドレスタグと物理アドレス
アレイ１９の内容である物理ページアドレスタグとを比
較する比較器、Ａ−ＢＵＳは７ドレスバス、Ｄ−Ｂｕｓ
はデータバスである。
本発明では、第１図に示すように、（イ）論理ページア
ドレスタグを格納し、物理アドレスによりアドレッシン
グされる物理アドレスアレイ１９を設けたことと、（ロ
）キャッシュメモリの無効化処理時に、アドレス入力レ
ジスタ１７内のページ内オフセットアドレスを出力する
線ａと物理アドレスアレイ１９内の論理ページアドレス
タグを出力する線すとを設け、これらのページ内オフセ
ットアドレスと論理ページアドレスタグとをマージして
、セレクタ５ＥＬＩＩを介して論理アドレスアレイ１８
をアクセスすること、が最も重要な点である。
第２図（ａ）（ｂ）は、第１図に示す演算処理装置を含
む計算機の構成図である。
第２図において、２１〜２５は演算処理装置、２６はメ
インメモリ、２７は入出力処理装置、２８はアドレスバ
ス、２９はデータバスである。
先ず、（ａ）では、演算処理装置２１．メインメモリ２
６および入出力処理装置２７が、アドレスバス２８とデ
ータバス２９を介して相互に接続されている。演算処理
装置２１はメモリアクセス時間を短縮するために内部に
キャッシュメモリ（図示省略）を持ち、そこにはメイン
メモリ２６の内容の一部の写しを保持している。一方、
入出力処理装置２７は１周辺装置（図示省略）とメイン
メモリ２６間のデータ転送を行う。
演算処理装置−２１内のキャッシュメモリに写しが存在
する領域のメインメモリ２６の内容を、入出力処理装置
２７が変更する場合には、メインメモリ２６の内容と上
記キャッシュメモリの内容とに不一致が生じる。従って
、その不一致による誤動作を防止するためには、メイン
メモリ２６の内容の変更と同時に、その内容の写しを持
つキャッシュメモリの内容を無効にする必要がある。こ
のため、入出力処理装置２７は、メインメモリ２６の内
容を変更した領域のアドレス（物理アドレス）をＡ−Ｂ
ｕｓを通して演算処理装置２１に通知する。演算処理装
置２１はこの物理アドレスを受は取り（第１図のアドレ
ス入力レジスタ１７にセット）、該当する領域の写しが
キャッシュメモリ内に存在するか否かを調べて、もし存
在していればその部分を無効化する（第１図の論理アド
レスアレイ１８の対応する制御フラグをＯＦＦにする）
。
次に、第２図（ｂ）は、演算処理装置を複数台設けたマ
ルチプロセッサ構成の計算機を示している。
この場合には、上述の（ａ）の動作（入出力処理装置２
７によるメインメモリ２６の内容変更の通知）に加えて
、演算処理装置２２〜２５がメインメモリ２６の内容を
変更した際にも、そのアドレスを他の演算処理装置に通
知して、それぞれ無効化処理を行う必要がある。
第３図（ａ）（ｂ）は、第１図に示す演算処理装置の論
理アドレスおよび物理アドレスのビット構成図である。
第３図（ａ）に示すように、論理アドレスは３２ビツト
からなり、第１２〜第３１ビツト（２０ビツト）の論理
ページアドレスと、第０〜第１１ビツト（１２ビツト）
のページ内オフセットアドレスから構成される。ここで
、論理アドレスと物理アドレスのページ内オフセットア
ドレスのビット内容は同一である。
論理アドレスアレイ１８をアクセスするためのＬＡＡエ
ントリ指定アドレスは、第４〜第１４ビツト（１１ビツ
ト）であり、これはページ内オフセットアドレスの８ビ
ツトと論理ページアドレスの３ビツトからなる。すなわ
ち、論理アドレス内のページアドレスとセットアドレス
との重なりのビット数は、第１２〜第１４ビツトの３ビ
ツトであ物理アドレスアレイ１９に格納されるＰＡＡ論
理ページアドレスタグは、第１２〜第１４ビツト（３ビ
ツト）であって、これは論理アドレス内のページアドレ
スとセットアドレスとの重なりの部分である。この論理
ページアドレスタグを物理アドレスアレイ１９に格納す
ることにより、これとページ内オフセットアドレスをマ
ージすれば、論理アドレスが完成されることになる。
次に、第３図（ｂ）に示すように、物理アドレスは２４
ビツトからなり、第１２〜第２３ビツト（１２ビツト）
の物理ページアドレスと、第０〜第１１ビツト（１２ビ
ツト）のページ内オフセットアドレスから構成される。
物理アドレスアレイ２９をアクセスするためのＦＡＡエ
ントリ指定アドレスは、第４〜第１４ビツト（１１ビツ
ト）であり、これはページ内オフセットアドレス８ビッ
トと物理ページアドレス３ビツトからなる。重なりの部
分の３ビツトのみが、ＬＡＡエントリ指定アドレスの内
容と異なる。物理アドレスアレイ１９に格納されている
ＦＡＡ物理ページアドレスタグは、第１５〜第２３ビツ
ト（９ビツト）であって、物理ページアドレスの一部で
ある。また、無効化処理のときに通知される無効化ブロ
ック指定アドレスは、第４〜第２３ビツト（ｌＯビット
）であって、第１図のアドレス入力レジスタ１７にセッ
トされた無効化ブロック指定アドレスのうちのＰＡＡエ
ントリ指定アドレス部分で物理アドレスアレイ１９をア
クセスして、該当するエントリのＦＡＡ物理ページアド
レスタグを読み出す。物理アドレスアレイ１９かも読み
出されたＦＡＡ物理ページアドレスタグと無効化ブロッ
ク指定アドレスのうちの対応する第１５〜第２３ビツト
（９ビツト）が比較器ＣＭＰ１２で比較され、その結果
、両者が一致して、かつこのエントリの制御フラグがセ
ットされていれば、次に物理アドレスアレイ１９から論
理ページアドレスタグを読み出し、これと無効化ブロッ
ク指定アドレスのうちのページ内オフセットアドレス部
分とをマージして、論理アドレスアレイ１８をアクセス
する。そして、該当するエントリの制御フラグをＯＦＦ
にすることにより、キャッシュメモリ１．３に格納され
ている該当データブロックを無効化する。
次に、第１図を用いて、本発明を適用した演算処理装置
の動作を詳述する。
演算部１２が処理中にメモリをアクセスする際には、先
ず対象のメモリの論理アドレスを論理アドレスレジスタ
！５に出力する。次に、対象のメモリの写しがキャッシ
ュメモリ１３内に存在するか否かを調べるために、セレ
クタ５ＥＬＩＩにより論理アドレスレジスタ１５の出力
を選択し、この論理アドレスにより論理アドレスアレイ
１８をアクセスして、該当するエントリを検索する。
第３図に示すように、論理アドレスアレイ１８およびキ
ャッシュメモリ１３のエントリの指定は、ページ内オフ
セットアドレスの上位８ビツトおよび論理ページアドレ
スの下位３ビツト（計１１ビット）により行われる。同
時に、その指定アドレスでキャッシュメモリ１３にもア
クセスする。論理アドレスアレイ１８およびキャッシュ
メモリｌ３のアクセスと並行して、論理ページアドレス
を物理ページアドレスに変換するが、これを行うために
、例えば、「情報処理Ｊｌ　ＶＯＬ、２１　Ｎｏ、４（
１９８０年４月）第３３２頁〜第３４０頁において記載
されているＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　　Ｌｏｏ
ｋａｓｉｄｅ　　Ｂｕｆｆｅｒ）等を用いることができ
る。
論理アドレスアレイ１８にアクセスされて、該当するエ
ントリから読み出された物理ページアドレスと、アドレ
ス変換部１４で変換された物理ページアドレスとが比較
器ＣＭＰＩＩで比較される。
比較器ＣＭＰＩＩでの比較の結果、これらが−致して、
かつ論理アドレスアレイ１８の制御フラグが該当するエ
ントリが有効であることを示していれば、キャッシュメ
モリ１３内に対象のメモリの写しが存在することになる
。これにより、演算部１２がキャッシュメモリ１３をア
クセスして、キャッシュメモリ１３から読み出されたデ
ータブロックを使用することができる。
第４図（ａ）（ｂ）は、第１図における論理アドレスア
レイと物理アドレスアレイに格納されているデータの内
部構成図である。
（ａ）の論理アドレスアレイ１８では、各エントリはＬ
ＡＡエントリ指定アドレスで指定される。
論理アドレスアレイ１８の各エントリの内容は、キャッ
シュメモリ１３の対応するエントリの物理ページアドレ
スおよび制御フラグである。制御フラグは、対応するキ
ャッシュメモリ１３のエントリが有効か無効かを示すも
のであって、例えば有効の場合にはｌ′を、無効の場合
には“Ｏ′をそれぞれ記憶しておけばよい。
また％（ｂ）の物理アドレスアレイ１９では、各エント
リはＦＡＡエントリ指定アドレスで指定される。そして
、物理アドレスアレイ１９の各エントリの内容は、物理
ページアドレスのうちのエントリ指定に使用されていな
い部分を記憶している物理ページアドレスタグ、対応す
るキャッシュメモリ１３のエントリがＬＡＡエントリ指
定アドレスで指定される際に必要な論理ページアドレス
タグおよび対応するエントリがキャッシュメモリ内に存
在するか否かを記憶しておく制御フラグである。このう
ち、論理ページアドレスタグが本発明で新たに格納され
た内容である。
第５図は、第１図におけるキャッシュメモリ無効化処理
を示す動作フローチャートである。
第１図に示す演算処理装置に対して、第２図に示す入出
力処理装置２７および他の演算処理装置からキャッシュ
メモリ無効化要求が到来した場合を述べる。
第１図において、先ず、無効化すべき領域の物理アドレ
スがＡ−ＢＵＳを通して、アドレス入力レジスタ１７に
取り込まれる（ステップ５１）。なお、アドレス入力レ
ジスタ１７の構成は、第３図（ｂ）に示したようになっ
ており、また物理アドレスアレイ１９のエントリの指示
は、同じく（ｂ）に示すように、ページ内オフセットの
上位８ピツトおよび物理ページアドレスの下位３ビツト
で行われる。
無効化処理の際には、セレクタ５ＥＬ１２を制御して、
アドレス入力レジスタ１７の出力により物理アドレスア
レイ１９のエントリが指定されるように設定する。これ
により、物理アドレスアレイ１９をアクセスし、該当す
るエントリの物理ページアドレスタグを読み出す（ステ
ップ５２）。
読み出された物理ページアドレスタグを比較器ＣＭＰ１
２でアドレス入力レジスタ１７の出力と比較し、両者が
一致し、かつ対応するエントリがキャッシュメモリ１３
内に存在することを制御フラグが示していれば（ステッ
プ５３）、無効化すべきエントリがキャッシュメモリ１
３内に存在することになる（ヒツト）、ヒツトしない場
合には、無効化すべきエントリが無いので、処理は完了
する（ステップ５４）、ヒツトした場合には、物理アド
レスアレイ１９のエントリを無効化するとともに、アド
レス入力レジスタ１７のページ内オフセットアドレスお
よび物理アドレスアレイ１９の論理ページアドレスタグ
を用いて、物理アドレスを論理アドレスに変更して、Ｌ
ＡＡエントリ指定アドレスを生成する（ステップ５５）
。
すなわち、第１図の信号線ａを通してアドレス入力レジ
スタ１７のページ内オフセットを送出するとともに、信
号線すを通して物理アドレスアレイ１９の論理ページア
ドレスタグを送出し、両者を信号ａとｂの結合点でマー
ジすることにより、ＬＡＡエントリ指定アドレスを生成
する。そして、これを用いて論理アドレスアレイ１８を
アクセスし、ＬＡＡ制御フラグをそのエントリが無効で
あることを示すように書き換えることにより、無効化を
行う（ステップ５６）。これにより、無効化処理は完了
する。
このように、本発明においては、入出力装置や他の演算
処理装置からの無効化要求に対して、どのようにキャッ
シュメモリ１３の容量が増大されても、無効化処理に伴
う論理アドレスアレイ１８を１回だけアクセスすればよ
く、その結果、無効化処理に要する時間および論理アド
レスアレイ１８における演算部１２からおよび外部から
のアクセスの衝突頻度を低減することができ、演算処理
の高速化を図ることが可能である。
なお、上述の実施例では、論理アドレスアレイ１８と物
理アドレスアレイ１９のエントリ数は同数であるものと
して説明したが、本発明においては、この点は必須の条
件ではなく、物理アドレスアレイ１９に格納されるエン
トリの数を論理アドレスアレイ１８に格納されるエント
リの数より多くすることができる。すなわち、論理アド
レスアレイ１８の同一エントリに対して、複数の論理ア
ドレスがマツピングされる場合、後からマツピングされ
た方が有効となるが、キャッシュメモリ１３のエントリ
が無駄になることはない。これに対し、論理アドレスア
レイ１８のエントリでは衝突していない論理アドレスが
、物理アドレスアレイ１９に対して衝突した場合には、
キャッシュメモリ１３および論理アドレスアレイ１８に
は余裕があるにもかかわらず登録できなくなるため、キ
ャッシュメモリ１３の領域が無駄になる。従って、後者
の場合は何としても回避したいので、物理アドレスアレ
イ１９のエントリを論理アドレスアレイ１８のエントリ
より多くすることにより、衝突頻度を低減させた。
また、前述の実施例では、演算部１２から見たメモリの
階層はキャッシュメモリとメインメモリの２階層であっ
た。しかるに、近年、演算部１２の高速化に伴ってキャ
ッシュメモリも高速化が図られており、例えばアクセス
時間がＩｏｎｓ以下というような高性能のキャッシュメ
モリが用いられている。一方、メインメモリは大容量が
要求されるので、高速化の傾向はキャッシュメモリに比
べると緩やかであり、例えばアクセス時間が１００ｎｓ
程度のＤ−ＲＡＭが用いられている。従って、キャッシ
ュメモリとメインメモリの速度の差は大きくなる傾向に
ある。
従って、従来より、キャッシュメモリとメインメモリの
間に、両者の中間のアクセス時間を持つ第２のキャッシ
ュメモリを挿入して、メモリを３階層にする方法が提案
されている。
第７図は、２階層と３階層のメモリ方式の比較図である
。
第７図（ａ）は２階層のメモリ方式であり、（ｂ）は３
階層のメモリ方式である。すなわち、（ａ）では、演算
部１２の下には、キャッシュメモリ１３とメインメモリ
ＭＭの２階層が設けられるのに対して、（ｂ）では、演
算部６２の下に、第１のキャッシュメモリ６３と第２の
キャッシュメモリ６８とメインメモリＭＭの３階層が設
けられている。
第２のキャッシュメモリ６８内には、メインメモリＭＭ
の内容の一部の写しが存在し、さらに第１のキャッシュ
メモリ６３内には第２のキャッシュメモリ６８の内容の
一部の写しが存在する。
第６図は、本発明の他の実施例を示す演算処理装置の全
体構成図であって、３階層のメモリ方式に本発明を適用
した場合を示している。
第６図において、６１は演算処理装置、６２は演算部、
６３は第１層キャッシュメモリ、６４はアドレス変換部
、６５は論理アドレスレジスタ、６６はアドレス出力レ
ジスタ、６７はアドレス入力レジスタ、６８は第２層キ
ャッシュメモリ、６９は論理アドレスアレイ、７０は物
理アドレスアレイ、５ＥＬ６１，６２．６３はそれぞれ
セレクタ、ＣＭＰ６１．６２はそれぞれ比較器である。
本実施例においては、第１層キャッシュメモリ６３は論
理アドレスを用いてアクセスされ、また第２層キャッシ
ュメモリ６８は物理アドレスを用いてアクセスされる。
本実施例における特徴点は、物理アドレスアレイ７０内
に、第２層キャッシュメモリ６８のそのエントリの写し
が第１層キャッシュメモリ６３に格納されていることを
示すコピーフラグを持っている点と、物理アドレスアレ
イ７０内の論理ページアドレスタグを転送する信号線す
およびアドレス入力レジスタ６７のページ内オフセット
アドレスを転送する信号線ａを設け、これらの信号を途
中でマージして論理アドレスアレイ６９をアクセスする
ＬＡＡエントリ指定アドレスを生成している点である。
第８図（ａ）（ｂ）は、第６図における演算処理装置の
論理アドレスおよび物理アドレスのビット構成図である
。
第８図（ａ）に示すように、論理アドレスは第１２〜第
３１ビツト（２０ビツト）の論理ページアドレスと第０
〜第１１ビツト（１２ビツト）のベージ内オフセットア
ドレスからなる。＃１ｊｌアドレスアレイ６９および第
１層キャッシュメモリ６３のエントリ指定アドレスは、
第４〜第１４ビツト（１１ビツト）であり、論理ページ
アドレスとセットアドレスとの重なりのビット数は３ビ
ツトである。物理アドレスアレイ７０に格納されるＦＡ
Ａ論理ページアドレスタグは、上記型なりのビットであ
る第１２〜第１４ビツト（３ビツト）である。
第８図（ｂ）に示すように、物理アドレスは第１２〜第
２３ビツト（１２ビツト〉の物理ページアドレスと第０
〜第１１ビツト（１２ビツト）のページ内オフセットア
ドレスからなる。物理アドレスアレイ７０および第２層
キャッシュメモリ６８のエントリ指定アドレスは、第５
〜第１７ピツト（１３ビツト）である。また、物理アド
レスアレイ７０に格納されているＦＡＡ物理ページアド
レスタグは、第１８〜第２３ビツト（６ビツト）である
。
また、無効化処理のために物理アドレスアレイ７０をア
クセスする無効化ブロック指定アドレスは、第５〜第２
３ビツト（１９ビツト）である。
第９図（ａ）（ｂ）は、第６図における論理アドレスア
レイおよび物理アドレスアレイの内部構成を示す図であ
る。
（ａ）の論理アドレスアレイ６９のエントリは。
ＬＡＡエントリ指定アドレスで指定される。そして、各
エントリの内容は指定された論理アドレスに対応する物
理ページアドレスおよび第１層キャッシュメモリ６３に
格納されているエントリが有効であるか否かを示す制御
フラグである。また、（ｂ）の物理アドレスアレイ７０
のエントリは、ＰＡＡエントリ指定アドレスで指定され
る。そして、各エントリの内容は、物理ページアドレス
のうちエントリ指定に使用されていない部分を記憶して
いる物理ページアドレスタグと、論理ページアドレスと
セットアドレスとの重なり部分である論理ページアドレ
スタグと、そのエントリの内容のコピーが第１層キャッ
シュメモリ６３内に存在するか否かを示すコピーフラグ
と、対応するエントリが第２層キャッシュメモリ内に存
在するか否かを示す制御フラグである。コピーフラグ以
外は、第４図における内容と同一である。
次に、第６図により、演算処理装置の動作について詳述
する。
演算部６２が処理中にメインメモリをアクセスする際に
は、先ず対象のメモリの論理アドレスを論理アドレスレ
ジスタ６５に出力する。この論理アドレスの内容のコピ
ーが第１層キャッシュメモリ６３内に存在するか否かを
、論理アドレスアレイ６９を検索することにより調べる
。これは、第１図の実施例の動作と同じである。第１層
キャッシュメモリ６３内にコピーが存在しない場合には
、第２Ｍキャッシュメモリ３８内に存在するか否かを、
物理アドレスアレイ７０を検索することにより調べる。
物理アドレスアレイ７０のエントリ指定アドレス（物理
アドレス）を生成するために、論理アドレスレジスタ６
５の内容をアドレス変換部６４を介して物理アドレスに
変換し、アドレス出力レジスタ６６にセットする。セレ
クタ５ＥＬ６２をアドレス出力レジスタ６６側に切換え
ることにより、ＰＡＡエントリ指定アドレスで物理アド
レスアレイ７０をアクセスする。物理アドレスアレイ７
０の各エントリは、第２層キャッシュメモリ６８の各エ
ントリに対応しており、物理アドレスアレイ７０でヒツ
トすれば、対応する第２層キャッシュメモリ６８のエン
トリを第１層キャッシュメモリ６３にコピーするととも
に、物理アドレスアレイ７０のコピーフラグをセット（
’ｌ”にする）することにより、このエントリが第１層
キャッシュメモリ６３に存在することを示す。なお、エ
ントリを第２層キャッシュメモリ６８から第１層キャッ
シュメモリ６３にコピーする場合、図示されていない制
御部により第２層キャッシュメモリ６８から該当するエ
ントリを読み出し、これを第１層キャッシュメモリ６３
の空きエントリ領域に転送して格納する。
第１０図は、第６図におけるキャッシュメモリ無効化処
理の動作フローチャートである。
入出力処理装置や他の演算処理装置から、第６図の演算
処理装置に対してキャッシュメモリ無効化要求が入力し
た場合には、先ず、その無効化すべき領域の物理アドレ
スをＡ−ＢＵＳからアドレス入力レジスタ６７に取り込
む（ステップ１０１）。
次に、セレクタＳ　Ｅ、Ｌ　６２をアドレス入力レジス
タ６７側に切換えて、アドレス入力レジスタ６７の第５
〜第１７ビツトをＰＡＡエントリ指定アドレスとして物
理アドレスアレイ７０をアクセスする（ステップ１０２
）。物理アドレスアレイ７０から読み出された物理ペー
ジアドレスアレイタグを比較器ＣＭＰ６２でアドレス入
力レジスタ６７の出力と比較して、両者が一致し、かつ
そのエントリが有効であることを制御フラグが示してい
るか否かを調べる（ステップ１０３）。ヒツトしないな
らば、無効化すべきエントリが無いものと判断して、処
理を完了する（ステップ１０４）。
一方、ヒツトしたならば、物理アドレスアレイ７０のそ
のエントリを無効化する（制御フラグを０ＦＦ）（ステ
ップ１０５）。そして、そのエントリのコピーフラグが
セットされているか否かを調べる（ステップ１０６）。
コピーフラグがセットされていない場合には、第１層キ
ャッシュメモリ６３にはコピーが無いため、処理は完了
する（ステップ１０７）。また、コピーフラグがセット
されている場合には、物理アドレスアレイ７０から論理
ページアドレスタグを読み出し、信号線すを介してセレ
クタ５ＥＬ６１に転送するとともに、アドレス入力レジ
スタ６７のページ内オフセットアドレスを読み出し、信
号線ａを介してセレクタ５ＥＬ６１に転送する。その途
中で両者をマージすることにより、ＬＡＡエントリ指定
アドレスを生成する〈ステップ１０８）。セレクタ５Ｅ
Ｌ６１を物理アドレスアレイ７０側に切換えることによ
り、ＬＡＡエントリ指定アドレスを用いて＃ａ理デアド
レスアレイ６９アクセスし、該当するエントリの制御フ
ラグをＯＦＦにして、無効化を完了する（ステップ１０
９）。
このように、３階層のメモリを持つ演算処理装置に本発
明を適用すれば、（ｉ）第２層キャッシュメモリ６８の
みに無効化すべきエントリが存在する場合には、物理ア
ドレスアレイ７０をアクセスするだけで無効化処理が完
了する。また、（０）第１層キャッシュメモリ６３にも
無効化すべきエントリが存在する場合には、物理アドレ
スアレイ７０に加えて、論理アドレスアレイ６９を１回
アクセスするだけで、無効化処理が完了する。
これによって、無効化処理に伴うアドレスアレイのアク
セス回数を最小限に抑えることができるので、無効化処
理の高速化が可能となる。
なお、本実施例で示したちの以外の構成、およびアドレ
ス空間を持つ論理アドレスでキャッシュメモリをアクセ
スする演算処理装置に対しても。
本発明を適用することが可能であって、同じような効果
を得ることができる。
〔発明の効果〕
以上説明したように、本発明によれば、キャッシュメモ
リを備え、かつ入出力処理装置や他の演算処理装置とメ
インメモリを共有する演算処理装置を含む計算機システ
ムにおいて、メインメモリの内容を変更する場合のキャ
ッシュメモリの無効化処理に伴うメモリアクセスの回数
を従来の方式に比較して低減できるので、無効化処理を
高速化して、計算機システムの性能を向上させることが
可能である。
【図面の簡単な説明】
第１図は本発明の一実施例を示す演算処理装置の全体ブ
ロック図、第２図は第１図の演算処理装置を含む計算機
システムの全体ブロック図、第３図は第１図におけるア
ドレス構成図、第４図は第１図における論理アドレスア
レイおよび物理アドレスアレイの内部構成図、第５図は
第１図におけるキャッシュメモリ無効化処理の動作フロ
ーチャート、第６図は本発明の他の実施例を示す演算処
理装置の全体ブロック図、第７図は第１図と第６図の実
施例構成の比較図、第８図は第６図におけるアドレス構
成図、第９図は第６図における論理アドレスアレイおよ
び物理アドレスアレイの内部構成図、第１０図は第６図
におけるキャッシュメモリ無効化処理の動作フローチャ
ート、第１１図は従来のキャッシュメモリ無効化処理の
機能ブロック図である。 １１．６１：演算処理装置、１２，６２：演算部、１３
；キャッシュメモリ、６３：第１層キャッシュメモリ、
６８：第２層キャッシュメモリ、１８．６９：論理アド
レスアレイ、１９，７０　：物理アドレスアレイ、２６
：メインメモリ、２７：入出力処理装置、１４．６４＋
アドレス変換部、１５．６５：論理アドレスレジスタ、
１６，６６：アドレス出力レジスタ、１７，６７７アド
レス入力レジスタ、ＳＥＬ　Ｉ　Ｉ、ｌ　２，１３，６
１，６２゜６３：セレクタ、ＣＭＰ　ｌ　ｌ、　ｌ　２
，６１，６２　：比較器、Ａ−ＢＵＳ　ニアドレスバス
、Ｄ−Ｂｕｓ：データパス。 第 ２ 図 （ａ） ６ ７ 第 （ａ） ＬＡＡエントリ指定アトシス ＰＡＡ牧哩メージアドレス 図 ４ 第 図 （ａ） ＡＡ （ｂ） ＡＡ 第 図 （ａ） 第 図 （ｂ） 第 図 （ａ） 無効化ブロック指定アドレス あ 第 ９ 図 （ａ） Ｌ入Ａ （ｂ） ＡＡ 第 図

Claims (1)

  1. 【特許請求の範囲】 １、仮想記憶方式を用いる演算手段と該演算手段から論
    理アドレスによりエントリが指定されるキャッシュメモ
    リとを備えた演算処理装置において、該キャッシュメモ
    リと同じ論理アドレスによりエントリが指定され、かつ
    対応するキャッシュメモリのエントリの管理情報を記憶
    する第１のアドレスアレイと、物理アドレスによりエン
    トリが指定され、かつ各エントリに論理アドレスに変換
    するための変換情報を記憶する第２のアドレスアレイと
    を設け、外部から上記キャッシュメモリの無効化要求の
    ための無効化対象となる物理アドレスが入力すると、該
    物理アドレスを用いて上記第２のアドレスアレイをアク
    セスし、該第２のアドレスアレイから上記変換情報を得
    て、論理アドレスを生成することにより、該論理アドレ
    スを用いて上記第１のアドレスアレイをアクセスし、上
    記管理情報に対して無効化処理を行うことを特徴とする
    キャッシュメモリ制御方式。 ２、上記第２のアドレスアレイは、登録可能なエントリ
    数を上記第１のアドレスアレイに登録可能なエントリ数
    より多く設けることを特徴とする請求項１に記載のキャ
    ッシュメモリ制御方式。 ３、上記第２のアドレスアレイに記憶された論理アドレ
    スへの変換のための追加情報は、上記第１のアドレスア
    レイのエントリを指定する論理アドレスのうち、物理ア
    ドレスとの共通部分を除いた部分のみであることを特徴
    とする請求項１に記載のキャッシュメモリ制御方式。 ４、仮想記憶方式を用いた演算手段と、該演算手段から
    物理アドレスによりエントリが指定される第２層のキャ
    ッシュメモリと、該演算手段から論理アドレスによりエ
    ントリが指定され、かつ上記第２層のキャッシュメモリ
    の内容のコピーを保持する第１層のキャッシュメモリと
    を備えた演算処理装置において、上記第１層のキャッシ
    ュメモリと同じ論理アドレスによりエントリが指定され
    、かつ対応する第１層のキャッシュメモリの各エントリ
    の管理情報を記憶する第１のアドレスアレイと、上記第
    ２層のキャッシュメモリと同じ物理アドレスによりエン
    トリが指定され、かつ各エントリに、論理アドレスに変
    換するための追加情報および該エントリに対応する上記
    第２層のキャッシュメモリのエントリのコピーが上記第
    １層のキャッシュメモリに存在するか否かの情報を記憶
    する第２のアドレスアレイとを設け、外部からキャッシ
    ュメモリの無効化要求のための無効化対象となる物理ア
    ドレスが入力すると、該物理アドレスを用いて上記第２
    のアドレスアレイをアクセスし、該第２のアドレスアレ
    イから上記追加情報を得て、論理アドレスを生成するこ
    とにより、該論理アドレスを用いて上記第１のアドレス
    アレイをアクセスし、上記管理情報に対して無効化処理
    を行うことを特徴とするキャッシュメモリ制御方式。 ５、上記第２のアドレスアレイは、登録可能なエントリ
    数を上記第１のアドレスアレイに登録可能なエントリ数
    より多く設けることを特徴とする請求項４に記載のキャ
    ッシュメモリ制御方式。
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