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JP2833062B2 - キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置 - Google Patents

キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置

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JP2833062B2
JP2833062B2 JP1282664A JP28266489A JP2833062B2 JP 2833062 B2 JP2833062 B2 JP 2833062B2 JP 1282664 A JP1282664 A JP 1282664A JP 28266489 A JP28266489 A JP 28266489A JP 2833062 B2 JP2833062 B2 JP 2833062B2
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毅 竹本
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、他の演算処理装置とメインメモリを共有す
る演算処理装置において、キャッシュメモリの制御、特
にキャッシュメモリの無効化処理を効率良く制御するキ
ャッシュメモリ制御方法とこのキャッシュメモリ制御方
法を用いたプロセッサおよび情報処理装置に関するもの
である。
〔従来の技術〕
メインメモリのデータは、キャッシュメモリにブロッ
ク単位で写像される。その場合、キャッシュメモリに
は、各ブロック毎に対応するメインメモリブロックのア
ドレスを保持するアドレスアレイ（ディレクトリとも呼
ばれる）が設けられる。
演算処理装置からメインメモリを参照する際に、先ず
このアドレスアレイに登録されているアドレスと参照ア
ドレスとを比較して、一致するブロックがあれば、キャ
ッシュメモリ内のそのブロックを参照することにより、
アクセスタイムを短縮することができる。なお、任意の
メインメモリブロックを任意のキャッシュメモリブロッ
クに写像する方式をフルアソシアティブ方式と呼び、メ
インメモリ上のカラムのブロックと１対１に対応させる
方式をダイレクトマップ方式（コングルエント方式）と
呼ぶ。以下、ダイレクトマップ方式のキャッシュメモリ
について、述べる。
ところで、複数の演算処理装置がメインメモリを共有
するマルチプロセッサシステムでは、各演算処理装置対
応のキャッシュメモリの内容が常に最新であるように制
御する必要がある。このために、１つのキャッシュメモ
リの内容を更新（書き込み）する場合には、このブロッ
クについて全てのキャッシュメモリを無効化する。そし
て、無効化されるブロックのみが最新データを有してい
ることがあるので、このときにはキャッシュメモリの無
効化に先立ってこのブロックをメインメモリに書き戻す
必要がある。
従来のキャッシュメモリの無効化制御方式としては、
例えば、特開昭62−214453号公報に記載された方式があ
る。上記方式においては、第11図に示すように、キャッ
シュメモリ制御のために論理アドレスでアクセスされる
論理タグメモリ71と物理タグメモリ72を設けて、これら
を用いて無効化処理の高速化を図っている。なお、第11
図では、キャッシュメモリは記載が省略されている。
第11図において、先ずタグメモリ71,72へのアドレス
の登録動作を説明する。ある論理アドレスでのアクセス
がキャッシュメモリでミスヒットとなった場合には、新
しいブロックをメインメモリより読み出し、これを演算
処理装置に渡す。それと同時に、そのアドレスを含むブ
ロックをキャッシュメモリに登録する。このために、論
理タグメモリ71には、論理アドレスレジスタ15上の論理
アドレス（32ビット）のうちのページ内アドレス８とビ
ット＋ページアドレス１ビットである第４〜第12ビット
（９ビット）のセット（アドレス）に対応して、論理ア
ドレスの第13〜第31ビット（19ビット）を登録し、物理
タグメモリ72には、同じセットアドレスに対応してアド
レス変換部75によるアドレス変換後の物理アドレス（24
ビット）の第12〜第23ビット（12ビット）を登録する。
同じセットアドレスへの登録は、マルチプレクサ73を介
して論理アドレスレジスタ15から両タグメモリ71,72に
同じ論理アドレスを与えればよい。
次に、無効化処理の制御を説明する。他の処理装置か
らの無効化アドレスがアドレス入力レジスタ17にセット
されると、このセットアドレスのうちの第４〜第11ビッ
トは物理アドレスと論理アドレスが同一であるページ内
オフセットアドレスであるから、そのままマルチプレク
サ73を介して物理タグメモリ72に入力される。また、第
12ビット目は物理アドレスの第12ビットからは決定でき
ない値であるため、カウンタ74により‘0'を発生させて
第12ビットとし、物理タグメモリ72を読み出して、アド
レス入力レジスタ17の第12〜第23ビット（22ビット）と
比較器77で比較する。一致したならば、制御装置76は論
理タグメモリ71の該当ブロックのフラグを‘0'にして無
効化する。また、不一致であれば、カウンタから‘1'を
発生させ、第12ビットを‘1'として物理タグメモリ72を
アクセスする。この場合、論理アドレスとセットアドレ
スとの重なりが１ビットであるため、カウンタで２回の
カウント動作およびアクセス動作が必要となるが、もし
重なりが２ビット以上の場合には、カウンタのビット数
を重なりのビット数に設定して複数回のカウントにより
何回かのアクセスを行う必要がある。すなわち、重なり
が２ビットでは最大22＝４回のアクセス、重なりが３ビ
ットでは最大23＝８回のアクセス、重なりが４ビットで
は最大24＝16回のアクセスが必要となる。
〔発明が解決しようとする課題〕
前述のように、従来の技術では、キャッシュメモリの
容量が増加して、論理アドレス内のページアドレスとセ
ットアドレスとの重なりのビット数が増加すると、キャ
ッシュメモリのブロック無効化処理に伴う物理タグメモ
リのアクセス回数が増加することになる。つまり、キャ
ッシュメモリのエントリ指定ビット数が１ビット増加す
ることはキャッシュメモリのエントリ数が２倍になるこ
とであり、そのときには、物理アドレスへの最大アクセ
ス回数が２回から４回に増加することになる。すなわ
ち、第11図で説明した例では、物理タグメモリのアドレ
ス12ビット以上はカウンタ74で生成しており、このカウ
ンタ74は無効化処理を実施する度にカウントアップ（２
の（ｎ−11）乗回、但しｎ≧11）されるものである。そ
して、物理タグメモリとして12ビットを想定すると、論
理アドレスとセットアドレスの重なりが１ビットである
ため、無効化処理に２の１乗回すなわち２回のカウント
動作とアクセス動作が必要となる。さらに、物理タグメ
モリのアドレスが13ビットとなると、論理アドレスとセ
ットアドレスの重なりが２ビットであるため、カウント
動作とアクセス動作の回数は２の２乗回すなわち４回と
なる。このように、キャッシュメモリの容量が２倍にな
ると物理タグメモリのアクセス回数も２倍となる。その
結果、キャッシュメモリのブロック無効化処理に要する
時間が増加するという問題があった。
本発明の目的は、上述のような従来の課題を解決し、
キャッシュメモリの容量がどのように増加しても、ブロ
ック無効化処理に伴うタグメモリのアクセスが１回のみ
で済み、無効化処理に要する時間を従来より短縮するこ
とが可能なキャッシュメモリ制御方法とこのキャッシュ
メモリ制御方法を用いたプロセッサおよび情報処理装置
を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明のキャッシュメモリ
制御方法は、仮想記憶方式を用いた演算部と、この演算
部から物理アドレスによりエントリが指定される第２層
のキャッシュメモリと、演算部から論理アドレスにより
エントリが指定され、かつ第２層のキャッシュメモリの
内容のコピーを保持する第１層のキャッシュメモリと、
第１層のキャッシュメモリと同じ論理アドレスによりエ
ントリが指定され、かつ対応する第１層のキャッシュメ
モリの各エントリの管理情報を記憶する第１のアドレス
アレイと、第２層のキャッシュメモリと同じ物理アドレ
スによりエントリが指定され、かつ各エントリに、論理
アドレスに変換するための追加情報およびエントリに対
応する第２層のキャッシュメモリのエントリのコピーが
第１層のキャッシュメモリに存在するか否かの情報を記
憶する第２のアドレスアレイとを設けた演算処理装置に
おけるキャッシュ制御方法であって、外部からキャッシ
ュメモリの無効化要求のための無効化対象となる物理ア
ドレスが入力すると、この物理アドレスを用いて第２の
アドレスアレイをアクセスし、この第２のアドレスアレ
イから追加情報を得て、論理アドレスを生成することに
より、この論理アドレスを用いて第１のアドレスアレイ
をアクセスし、管理情報に対して無効化処理を行うこと
を特徴とする。
また、上記記載のキャッシュ制御方法において、第２
のアドレスアレイは、登録可能なエントリ数を第１のア
ドレスアレイに登録可能なエントリ数より多く設けるこ
とを特徴とする。
また、本発明のプロセッサは、仮想記憶方式で動作す
る演算部と、この演算部からの論理アドレスで定義され
るエントリを有する第１のレベルのキャッシュメモリを
内蔵し、演算部からの物理アドレスで指定されるエント
リを有し集積化された第２のレベルのキャッシュメモリ
を外部に接続するための手段を有するプロセッサであっ
て、第１のレベルのキャッシュメモリは第２のレベルの
キャッシュメモリの内容のコピーを保持し、第１のレベ
ルのキャッシュメモリと同じ論理アドレスで定義された
エントリを有し、第１のレベルのキャッシュメモリのエ
ントリが有効か否かを表示する第１の制御情報を有する
アドレスアレイと、演算部からの物理アドレスにより第
２のレベルのキャッシュメモリのエントリが指定された
場合、各エントリを指定するために用いられていない部
分を記憶する物理アドレスタグ、第１のレベルのキャッ
シュメモリのエントリを指定するための論理アドレスを
生成する論理アドレスタグ、及び第２のレベルのキャッ
シュメモリの各エントリが有効であるか否かを示す第２
の管理情報を、第２のレベルのキャッシュメモリから入
力し、第１及び第２のレベルのキャッシュメモリを制御
する制御手段とを有し、少なくとも演算部、第１のレベ
ルのキャッシュメモリ、アドレスアレイ、制御手段が単
一の半導体チップに集積されていることを特徴とする。
また、本発明の情報処理装置は、仮想記憶方式で動作
する演算部と、この演算部からの論理アドレスで定義さ
れるエントリを有する第１のレベルのキャッシュメモリ
を内蔵し、演算部からの物理アドレスで指定されるエン
トリを有し集積化された第２のレベルのキャッシュメモ
リを外部に接続するための手段を有する情報処理装置で
あって、第１のレベルのキャッシュメモリは第２のレベ
ルのキャッシュメモリの内容のコピーを保持し、第１の
レベルのキャッシュメモリと同じ論理アドレスで定義さ
れたエントリを有し、第１のレベルのキャッシュメモリ
のエントリが有効か否かを表示する第１の制御情報を有
するアドレスアレイと、演算部からの物理アドレスによ
り第２のレベルのキャッシュメモリのエントリが指定さ
れた場合、各エントリを指定するために用いられていな
い部分を記憶する物理アドレスタグ、第１のレベルのキ
ャッシュメモリのエントリを指定するための論理アドレ
スを生成する論理アドレスタグ、及び第２のレベルのキ
ャッシュメモリの各エントリが有効であるか否かを示す
第２の管理情報を、第２のレベルのキャッシュメモリか
ら入力し、第１及び第２のレベルのキャッシュメモリを
制御する制御手段とを有することを特徴とする。
〔作用〕
本発明では、２階層のキャッシュメモリを設けた演算
処理装置において、第２層のキャッシュメモリを管理す
るアドレスアレイ（第２のアドレスアレイ）に、対応す
るエントリの写しが第１層のキャッシュメモリ内に存在
するか否かを示すフラグ（コピーフラグ）を格納してい
る。そして、外部から、キャッシュメモリの無効化要求
のための無効化対象となる物理アドレスが入力される
と、まず、この物理アドレスを用いて第２のアドレスア
レイをアクセスし、この第２のアドレスアレイにおい
て、該当するエントリに対する無効化処理を行う。さら
に、コピーフラグが、第１層のキャッシュメモリ内にエ
ントリの写しが存在することを示していれば、追加情報
に基づき物理アドレスに対応する論理アドレスを生成
し、この論理アドレスを用いて第１のアドレスアレイを
アクセスし、この第１のアドレスアレイにおいて、管理
情報に対する無効化処理を行う。
このように、第２層のキャッシュメモリのみに無効化
すべきエントリが存在する場合には、物理アドレスアレ
イをアクセスするだけで無効化処理が完了する。また、
第１層のキャッシュメモリにも無効化すべきエントリが
存在する場合にも、物理アドレスアレイに加えて、論理
アドレスアレイを１回アクセスするだけで、無効化処理
が完了する。
〔実施例〕
以下、本発明の実施例を、図面により詳細に説明す
る。
第１図は、キャッシュメモリ制御を行う演算処理装置
の全体ブロック図である。
第１図において、11はキャッシュメモリ無効化の対象
となる演算処理装置、12はプログラムを実行することに
より、演算を行う演算部、13はメインメモリに記憶され
ているデータブロックの写しを格納するダイレクトマッ
プ方式のキャッシュメモリ、14は論理アドレスを物理ア
ドレスに変換するアドレス変換部（TLB等）、15はキャ
ッシュメモリに所望のデータブロックが格納されている
か否かを判別するため、論理アドレスアレイを参照する
論理アドレスをセットする論理アドレスレジスタ、16は
メインメモリをアクセスするために、アドレス変換され
た物理アドレスをセットするアドレス出力レジスタ、17
はキャッシュメモリの無効化処理を行うために、参照用
の物理アドレスをセットするアドレス入力レジスタ、18
は論理アドレスでアクセスされ、各エントリにはキャッ
シュメモリ13に格納されているデータブロックの先頭の
物理ページアドレスと、そのブロックが有効か否かを示
す制御フラグとを記憶する論理アドレスアレイ、19は物
理アドレスでアクセスされ、各エントリにはキャッシュ
也メモリに格納されているデータブロックの物理ページ
アドレスタグと、それに対応する論理ページアドレスタ
グと、そのブロックが有効か否かを示す制御フラグとを
記憶する物理アドレスアレイ、SEL11は登録または参照
時に、論理アドレスレジスタ15からのアクセス、または
無効処理時に、物理アドレスアレイ19とアドレス入力レ
ジスタ17からのアクセスのいずれか一方を選択するセレ
クタ、SEL12はアドレス出力レジスタ16からのアクセス
とアドレス入力レジスタ17からのアクセスのいずれか一
方を選択するセレクタ、CMP11は参照時にアドレス変換
された物理ページアドレスと論理アドレスアレイの内容
である物理ページアドレスとを比較する比較器、CMP12
はアドレス出力レジスタ16またはアドレス入力レジスタ
17の物理ページアドレスタグと物理アドレスアレイ19の
内容である物理ページアドレスタグとを比較する比較
器、Ａ−BUSはアドレスバス、Ｄ−BUSはデータバスであ
る。
本例では、第１図に示すように、（イ）論理ページア
ドレスタグを格納し、物理アドレスによりアドレッシン
グされる物理アドレスアレイ19を設けたことと、（ロ）
キャッシュメモリの無効化処理時に、アドレス入力レジ
スタ17内のページ内オフセットアドレスを出力する線ａ
と物理アドレスアレイ19内の論理ページアドレスタグを
出力する線ｂとを設け、これらのページ内オフセットア
ドレスと論理ページアドレスタグとをマージして、セレ
クタSEL11を介して論理アドレスアレイ18をアクセスす
ること、が最も重要な点である。
第２図（ａ）（ｂ）は、第１図に示す演算処理装置を
含む計算機すなわち情報処理装置の構成図である。
第２図において、21〜25は演算処理装置、26はメイン
メモリ、27は入出力処理装置、28はアドレスバス、29は
データバスである。
先ず、（ａ）では、演算処理装置21,メインメモリ26
および入出力処理装置27が、アドレスバス28とデータバ
ス29を介して相互に接続されている。演算処理装置21は
メモリアクセス時間を短縮するために内部にキャッシュ
メモリ（図示省略）を持ち、そこにはメインメモリ26の
内容の一部の写しを保持している。一方、入出力処理装
置27は、周辺装置（図示省略）とメインメモリ26間のデ
ータ転送を行う。
演算処理装置21内のキャッシュメモリに写しが存在す
る領域のメインメモリ26の内容を、入出力処理装置27が
変更する場合には、メインメモリ26の内容と上記キャッ
シュメモリの内容とに不一致が生じる。従って、その不
一致による誤動作を防止するためには、メインメモリ26
の内容の変更と同時に、その内容の写しを持つキャッシ
ュメモリの内容を無効にする必要がある。このため、入
出力処理装置27は、メインメモリ26の内容を変更した領
域のアドレス（物理アドレス）をＡ−BUSを通して演算
処理装置21に通知する。演算処理装置21はこの物理アド
レスを受け取り（第１図のアドレス入力レジスタ17にセ
ット）、該当する領域の写しがキャッシュメモリ内に存
在するか否かを調べて、もし存在していればその部分を
無効化する（第１図の論理アドレスアレイ18の対応する
制御フラグをOFFにする）。
次に、第２図（ｂ）は、演算処理装置を複数台設けた
マルチプロセッサ構成の計算機を示している。この場合
には、上述の（ａ）の動作（入出力処理装置27によるメ
インメモリ26の内容変更の通知）に加えて、演算処理装
置22〜25がメインメモリ26の内容を変更した際にも、そ
のアドレスを他の演算処理装置に通知して、それぞれ無
効化処理を行う必要がある。
第３図（ａ）（ｂ）は、第１図に示す演算処理装置の
論理アドレスおよび物理アドレスのビット構成図であ
る。
第３図（ａ）に示すように、論理アドレスは32ビット
からなり、第12〜第31ビット（20ビット）の論理ページ
アドレスと、第０〜第11ビット（12ビット）のページ内
オフセットアドレスから構成される。ここで、論理アド
レスと物理アドレスのページ内オフセットアドレスのビ
ット内容は同一である。
論理アドレスアレイ18をアクセスするためのLAAエン
トリ指定アドレスは、第４〜第14ビット（11ビット）で
あり、これはページ内オフセットアドレスの８ビットと
論理ページアドレスの３ビットからなる。すなわち、論
理アドレス内のページアドレスとセットアドレスとの重
なりのビット数は、第12〜第14ビットの３ビットであ
る。
物理アドレスアレイ19に格納されるPAA論理ページア
ドレスタグは、第12〜第14ビット（３ビット）であっ
て、これは論理アドレス内のページアドレスとセットア
ドレスとの重なりの部分である。この論理ページアドレ
スタグを物理アドレスアレイ19に格納することにより、
これとページ内オフセットアドレスをマージすれば、論
理アドレスが完成されることになる。
次に、第３図（ｂ）に示すように、物理アドレスは24
ビットからなり、第12〜第23ビット（12ビット）の物理
ページアドレスと、第０〜第11ビット（12ビット）のペ
ージ内オフセットアドレスから構成される。物理アドレ
スアレイ19をアクセスするためのPAAエントリ指定アド
レスは、第４〜第14ビット（11ビット）であり、これは
ページ内オフセットアドレス８ビットと物理ページアド
レス３ビットからなる。重なりの部分の３ビットのみ
が、LAAエントリ指定アドレスの内容と異なる。物理ア
ドレスアレイ19に格納されているPAA物理ページアドレ
スタグは、第15〜第23ビット（９ビット）であって、物
理ページアドレスの一部である。また、無効化処理のと
きに通知される無効化ブロック指定アドレスは、第４〜
第23ビット（10ビット）であって、第１図のアドレス入
力レジスタ17にセットされた無効化ブロック指定アドレ
スのうちのPAAエントリ指定アドレス部分で物理アドレ
スアレイ19をアクセスして、該当するエントリのPAA物
理ページアドレスタグを読み出す。物理アドレスアレイ
19から読み出されたPAA物理ページアドレスタグと無効
化ブロック指定アドレスのうちの対応する第15〜第23ビ
ット（９ビット）が比較器CMP12で比較され、その結
果、両者が一致して、かつこのエントリの制御フラグが
セットされていれば、次に物理アドレスアレイ19から論
理ページアドレスタグを読み出し、これと無効化ブロッ
ク指定アドレスのうちのページ内オフセットアドレス部
分とをマージして、論理アドレスアレイ18をアクセスす
る。そして、該当するエントリの制御フラグをOFFにす
ることにより、キャッシュメモリ13に格納されている該
当データブロックを無効化する。
次に、第１図の演算処理装置の動作を詳述する。
演算部12が処理中にメモリをアクセスする際には、先
ず対象のメモリの論理アドレスを論理アドレスレジスタ
15に出力する。次に、対象のメモリの写しがキャッシュ
メモリ13内に存在するか否かを調べるために、セレクタ
SEL11により論理アドレスレジスタ15の出力を選択し、
この論理アドレスにより論理アドレスアレイ18をアクセ
スして、該当するエントリを検索する。
第３図に示すように、論理アドレスアレイ18およびキ
ャッシュメモリ13のエントリの指定は、ページ内オフセ
ットアドレスの上位８ビットおよび論理ページアドレス
の下位３ビット（計11ビット）により行われる。同時
に、その指定アドレスでキャッシュメモリ13にもアクセ
スする。論理アドレスアレイ18およびキャッシュメモリ
13のアクセスと並行して、論理ページアドレスを物理ペ
ージアドレスに変換するが、これを行うために、例え
ば、『情報処理』VOL.21 No.4（1980年４月）第332頁〜
第340頁において記載されているTLB（Translation Look
aside Buffer）等を用いることができる。
論理アドレスアレイ18にアクセスされて、該当するエ
ントリから読み出された物理ページアドレスと、アドレ
ス変換部14で変換された物理ページアドレスとが比較器
CMP11で比較される。
比較器CMP11での比較の結果、これらが一致して、か
つ論理アドレスアレイ18の制御フラグが該当するエント
リが有効であることを示していれば、キャッシュメモリ
13内に対象のメモリの写しが存在することになる。これ
により、演算部12がキャッシュメモリ13をアクセスし
て、キャッシュメモリ13から読み出されたデータブロッ
クを使用することができる。
第４図（ａ）（ｂ）は、第１図における論理アドレス
アレイと物理アドレスアレイに格納されているデータの
内部構成図である。
（ａ）の論理アドレスアレイ18では、各エントリはLA
Aエントリ指定アドレスで指定される。論理アドレスア
レイ18の各エントリの内容は、キャッシュメモリ13の対
応するエントリの物理ページアドレスおよび制御フラグ
である。制御フラグは、対応するキャッシュメモリ13の
エントリが有効か無効かを示すものであって、例えば有
効の場合には‘1'を、無効の場合には‘0'をそれぞれ記
憶しておけばよい。
また、（ｂ）の物理アドレスアレイ19では、各エント
リはPAAエントリ指定アドレスで指定される。そして、
物理アドレスアレイ19の各エントリの内容は、物理ペー
ジアドレスのうちのエントリ指定に使用されていない部
分を記憶している物理ページアドレスタグ，対応するキ
ャッシュメモリ13のエントリがLAAエントリ指定アドレ
スで指定される際に必要な論理ページアドレスタグおよ
び対応するエントリがキャッシュメモリ内に存在するか
否かを記憶しておく制御フラグである。このうち、論理
ページアドレスタグが新たに格納された内容である。
第５図は、第１図におけるキャッシュメモリ無効化処
理を示す動作フローチャートである。
第１図に示す演算処理装置に対して、第２図に示す入
出力処理装置27および他の演算処理装置からキャッシュ
メモリ無効化要求が到来した場合を述べる。
第１図において、先ず、無効化すべき領域の物理アド
レスがＡ−BUSを通して、アドレス入力レジスタ17に取
り込まれる（ステップ51）。なお、アドレス入力レジス
タ17の構成は、第３図（ｂ）に示したようになってお
り、また物理アドレスアレイ19のエントリの指示は、同
じく（ｂ）に示すように、ページ内オフセットの上位８
ビットおよび物理ページアドレスの下位３ビットで行わ
れる。
無効化処理の際には、セレクタSEL12を制御して、ア
ドレス入力レジスタ17の出力により物理アドレスアレイ
19のエントリが指定されるように設定する。これによ
り、物理アドレスアレイ19をアクセスし、該当するエン
トリの物理ページアドレスタグを読み出す（ステップ5
2）。
読み出された物理ページアドレスタグを比較器CMP12
でアドレス入力レジスタ17の出力と比較し、両者が一致
し、かつ対応するエントリがキャッシュメモリ13内に存
在することを制御フラグが示していれば（ステップ5
3）、無効化すべきエントリがキャッシュメモリ13内に
存在することになる（ヒット）。ヒットしない場合に
は、無効化すべきエントリが無いので、処理は完了する
（ステップ54）。ヒットした場合には、物理アドレスア
レイ19のエントリを無効化するとともに、アドレス入力
レジスタ17のページ内オフセットアドレスおよび物理ア
ドレスアレイ19の論理ページアドレスタグを用いて、物
理アドレスを論理アドレスに変更して、LAAエントリ指
定アドレスを生成する（ステップ55）。
すなわち、第１図の信号線ａを通してアドレス入力レ
ジスタ17のページ内オフセットを送出するとともに、信
号線ｂを通して物理アドレスアレイ19の論理ページアド
レスタグを送出し、両者を信号ａとｂの結合点でマージ
することにより、LAAエントリ指定アドレスを生成す
る。そして、これを用いて論理アドレスアレイ18をアク
セスし、LAA制御フラグをそのエントリが無効であるこ
とを示すっように書き換えることにより、無効化を行う
（ステップ56）。これにより、無効化処理は完了する。
このように、本例においては、入出力装置や他の演算
処理装置からの無効化要求に対して、どのようにキャッ
シュメモリ13の容量が増大されても、無効化処理に伴う
論理アドレスアレイ18を１回だけアクセスすればよく、
その結果、無効化処理に要する時間および論理アドレス
アレイ18における演算部12からおよび外部からのアクセ
スの衝突頻度を低減することができ、演算処理の高速化
を図ることが可能である。
なお、上述の例では、論理アドレスアレイ18と物理ア
ドレスアレイ19のエントリ数は同数であるものとして説
明したが、この点は必須の条件ではなく、物理アドレス
アレイ19に格納されるエントリの数を論理アドレスアレ
イ18に格納されるエントリの数より多くすることができ
る。すなわち、論理アドレスアレイ18の同一エントリに
対して、複数の論理アドレスがマッピングされる場合、
後からマッピングされた方が有効となるが、キャッシュ
メモリ13のエントリが無駄になることはない。これに対
し、論理アドレスアレイ18のエントリでは衝突していな
い論理アドレスが、物理アドレスアレイ19に対して衝突
した場合には、キャッシュメモリ13および論理アドレス
アレイ18には余裕があるにもかかわらず登録できなくな
るため、キャッシュメモリ13の領域が無駄になる。従っ
て、後者の場合は何としても回避したいので、物理アド
レスアレイ19のエントリを論理アドレスアレイ18のエン
トリより多くすることにより、衝突頻度を低減させた。
以上の例では、演算部12から見たメモリの階層はキャ
ッシュメモリとメインメモリの２階層であった。しかる
に、近年、演算部12の高速化に伴ってキャッシュメモリ
も高速化が図られており、例えばアクセス時間が10ns以
下というような高性能のキャッシュメモリが用いられて
いる。一方、メインメモリは大容量が要求されるので、
高速化の傾向はキャッシュメモリに比べると緩やかであ
り、例えばアクセス時間が100ns程度のＤ−RAMが用いら
れている。従って、キャッシュメモリとメインメモリの
速度の差は大きくなる傾向にある。
従って、従来より、キャッシュメモリとメインメモリ
の間に、両者の中間のアクセス時間を持つ第２のキャッ
シュメモリを挿入して、メモリを３階層にする方法が提
案されている。
第７図は、２階層と３階層のメモリ方式の情報処理装
置の比較図である。
第７図（ａ）は２階層のメモリ方式の情報処理層装置
であり、（ｂ）は３階層のメモリ方式の情報処理装置で
ある。すなわち、（ａ）では、演算部12の下には、キャ
ッシュメモリ13とメインメモリMMの２階層が設けられる
のに対して、（ｂ）では、演算部62の下に、第１のキャ
ッシュメモリ63と第２のキャッシュメモリ68とメインメ
モリMMの３階層が設けられている。第２のキャッシュメ
モリ68内には、メインメモリMMの内容の一部の写しが存
在し、さらに第１のキャッシュメモリ63内には第２のキ
ャッシュメモリ68の内容の一部の写しが存在する。
第６図は、本発明の実施例を示す演算処理装置の全体
構成図である。
本例は、３階層のメモリ方式の演算処理装置（プロセ
ッサ）からなる情報処理装置に適用したものである。
第６図において、61は演算処理装置、62は演算部、63
は第１層キャッシュメモリ、64はアドレス変換部、65は
論理アドレスレジスタ、66はアドレス出力レジスタ、67
はアドレス入力レジスタ、68は第２層キャッシュメモ
リ、69は論理アドレスアレイ、70は物理アドレスアレ
イ、SEL61,62,63はそれぞれセレクタ、CMP61,62はそれ
ぞれ比較器である。
本実施例においては、第１層キャッシュメモリ63は論
理アドレスを用いてアクセスされ、また第２層キャッシ
ュメモリ68は物理アドレスを用いてアクセスされる。
本実施例における特徴点は、物理アドレスアレイ70内
に、第２層キャッシュメモリ68のそのエントリの写しが
第１層キャッシュメモリ63に格納されていることを示す
コピーフラグを持っている点と、物理アドレスアレイ70
内の論理ページアドレスタグを転送する信号線ｂおよび
アドレス入力レジスタ67のページ内オフセットアドレス
を転送する信号線ａを設け、これらの信号の途中でマー
ジして論理アドレスアレイ69をアクセスするLAAエント
リ指定アドレスを生成している点である。
第８図（ａ）（ｂ）は、第６図における演算処理装置
の論理アドレスおよび物理アドレスのビット構成図であ
る。
第８図（ａ）に示すように、論理アドレスは第12〜第
31ビット（20ビット）の論理ページアドレスと第０〜第
11ビット（12ビット）のページ内オフセットアドレスか
らなる。論理アドレスアレイ69および第１層キャッシュ
メモリ63のエントリ指定アドレスは、第４〜第14ビット
（11ビット）であり、論理ページアドレスとセットアド
レスとの重なりのビット数は３ビットである。物理アド
レスアレイ70に格納されるPAA論理ページアドレスタグ
は、上記重なりのビットである第12〜第14ビット（３ビ
ット）である。
第８図（ｂ）に示すように、物理アドレスは第12〜第
23ビット（12ビット）の物理ページアドレスと第０〜第
11ビット（12ビット）のページ内オフセットアドレスか
らなる。物理アドレスアレイ70および第２層キャッシュ
メモリ68のエントリ指定アドレスは、第５〜第17ビット
（13ビット）である。また、物理アドレスアレイ70に格
納されているPAA物理ページアドレスタグは、第18〜第2
3ビット（６ビット）である。また、無効化処理のため
に物理アドレスアレイ70をアクセスする無効化ブロック
指定アドレスは、第５〜第23ビット（19ビット）であ
る。
第９図（ａ）（ｂ）は、第６図における論理アドレス
アレイおよび物理アドレスアレイの内部構成を示す図で
ある。
（ａ）の論理アドレスアレイ69のエントリは、LAAエ
ントリ指定アドレスで指定される。そして、各エントリ
の内容は指定された論理アドレスに対応する物理ページ
アドレスおよび第１層キャッシュメモリ63に格納されて
いるエントリが有効であるか否かを示す制御フラグであ
る。また、（ｂ）の物理アドレスアレイ70のエントリ
は、PAAエントリ指定アドレスで指定される。そして、
各エントリの内容は、物理ページアドレスのうちエント
リ指定に使用されていない部分を記憶している物理ペー
ジアドレスタグと、論理ページアドレスとセットアドレ
スとの重なり部分である論理ページアドレスタグと、そ
のエントリの内容のコピーが第１層キャッシュメモリ63
内に存在するか否かを示すコピーフラグと、対応するエ
ントリが第２層キャッシュメモリ内に存在するか否かを
示す制御フラグである。コピーフラグ以外は、第４図に
おける内容と同一である。
次に、第６図により、演算処理装置の動作について詳
述する。
演算部62が処理中にメインメモリをアクセスする際に
は、先ず対象のメモリの論理アドレスを論理アドレスレ
ジスタ65に出力する。この論理アドレスの内容のコピー
が第１層キャッシュメモリ63内に存在するか否かを、論
理アドレスアレイ69を検索することにより調べる。これ
は、第１図の例の動作と同じである。第１層キャッシュ
メモリ63内にコピーが存在しない場合には、第２層キャ
ッシュメモリ68内に存在するか否かを、物理アドレスア
レイ70を検索することにより調べる。物理アドレスアレ
イ70のエントリ指定アドレス（物理アドレス）を生成す
るために、論理アドレスレジスタ65の内容をアドレス変
換部64を介して物理アドレスに変換し、アドレス出力レ
ジスタ66にセットする。セレクタSEL62をアドレス出力
レジスタ66側に切換えることにより、PAAエントリ指定
アドレスで物理アドレスアレイ70をアクセスすると共
に、セレクタSEL63をアドレス出力レジスタ66側に切換
えることにより、比較器CMP62でヒット判定を行う。物
理アドレスアレイ70の各エントリは、第２層キャッシュ
メモリ68の各エントリに対応しており、物理アドレスア
レイ70でヒットすれば、対応する第２層キャッシュメモ
リ68のエントリを第１層キャッシュメモリ63にコピーす
るとともに、物理アドレスアレイ70のコピーフラグをセ
ット（‘1'にする）することにより、このエントリが第
１層キャッシュメモリ63に存在することを示す。なお、
エントリを第２層キャッシュメモリ68から第１層キャッ
シュメモリ63にコピーする場合、図示されていない制御
部により第２層キャッシュメモリ68から該当するエント
リを読み出し、これを第１層キャッシュメモリ63の空き
エントリ領域に転送して格納する。
第10図は、第６図におけるキャッシュメモリ無効化処
理の動作フローチャートである。
入出力処理装置や他の演算処理装置から、第６図の演
算処理装置に対してキャッシュメモリ無効化要求が入力
した場合には、先ず、その無効化すべき領域の物理アド
レスをＡ−BUSからアドレス入力レジスタ67に取り込む
（ステップ101）。次に、セレクタSEL62をアドレス入力
レジスタ67側に切換えて、アドレス入力レジスタ67の第
５〜第17ビットをPAAエントリ指定アドレスとして物理
アドレスアレイ70をアクセスする（ステップ102）。そ
して、セレクタSEL63をアドレス入力レジスタ67側に切
換え、物理アドレスアレイ70から読み出された物理ペー
ジアドレスアレイタグを比較器CMP62でアドレス入力レ
ジスタ67の出力と比較して、両者が一致し、かつそのエ
ントリが有効であることを制御フラグが示しているか否
かを調べる（ステップ103）。ヒットしないならば、無
効化すべきエントリが無いものと判断して、処理を完了
する（ステップ104）。
一方、ヒットしたならば、物理アドレスアレイ70のそ
のエントリを無効化する（制御フラグをOFF）（ステッ
プ105）。そして、そのエントリのコピーフラグがセッ
トされているか否かを調べる（ステップ106）。コピー
フラグがセットされていない場合には、第１層キャッシ
ュメモリ63にはコピーが無いため、処理は完了する（ス
テップ107）。また、コピーフラグがセットされている
場合には、物理アドレスアレイ70から論理ページアドレ
スタグを読み出し、信号線ｂを介してセレクタSEL61に
転送するとともに、アドレス入力レジスタ67のページ内
オフセットアドレスを読み出し、信号線ａを介してセレ
クタSEL61に転送する。その途中で両者をマージするこ
とにより、LAAエントリ指定アドレスを生成する（ステ
ップ108）。セレクタSEL61を物理アドレスアレイ70側に
切換えることにより、LAAエントリ指定アドレスを用い
て論理アドレスアレイ69をアクセスし、該当するエント
リの制御フラグをOFFにして、無効化を完了する（ステ
ップ109）。
このように、３階層のメモリを持つ演算処理装置にお
いて、（ｉ）第２層キャッシュメモリ68のみに無効化す
べきエントリが存在する場合には、物理アドレスアレイ
70をアクセスするだけで無効化処理が完了する。また、
（ii）第１層キャッシュメモリ63にも無効化すべきエン
トリが存在する場合には、物理アドレスアレイ70に加え
て、論理アドレスアレイ69を１回アクセスするだけで、
無効化処理が完了する。
これによって、無効化処理に伴うアドレスアレイのア
クセス回数を最小限に抑えることができるので、無効化
処理の高速化が可能となる。
なお、本実施例で示したもの以外の構成、およびアド
レス空間を持つ論理アドレスでキャッシュメモリをアク
セスする演算処理装置に対しても、本発明を適用するこ
とが可能であって、同じような効果を得ることができ
る。
〔発明の効果〕
以上説明したように、本発明によれば、第１の（第１
層）キャッシュメモリとメインメモリの間に両者の中間
のアクセス時間を持つ第２の（第２層）キャッシュメモ
リを備え、かつ入出力処理装置や他の演算処理装置とメ
インメモリを共有する演算処理装置（プロセッサ）を含
む計算機システムすなわち情報処理装置において、メイ
ンメモリの内容を変更する場合のキャッシュメモリの無
効化処理に伴うメモリアクセスの回数を従来の方式に比
較して低減できるので、無効化処理を高速化して、計算
機システムの性能を向上させることが可能である。
【図面の簡単な説明】
第１図はキャッシュメモリ制御を行なう演算処理装置の
全体ブロック図、第２図は第１図の演算処理装置を含む
計算機システムの全体ブロック図、第３図は第１図にお
けるアドレス構成図、第４図は第１図における論理アド
レスアレイおよび物理アドレスアレイの内部構成図、第
５図は第１図におけるキャッシュメモリ無効化処理の動
作フローチャート、第６図は本発明の実施例を示す演算
処理装置の全体ブロック図、第７図は第１図と第６図の
実施例構成の比較図、第８図は第６図におけるアドレス
構成図、第９図は第６図における論理アドレスアレイお
よび物理アドレスアレイの内部構成図、第10図は第６図
におけるキャッシュメモリ無効化処理の動作フローチャ
ート、第11図は従来のキャッシュメモリ無効化処理の機
能ブロック図である。 11,61:演算処理装置、12,62:演算部、13:キャッシュメ
モリ、63:第１層キャッシュメモリ、68:第２層キャッシ
ュメモリ、18,69:論理アドレスアレイ、19,70:物理アド
レスアレイ、26:メインメモリ、27:入出力処理装置、1
4,64:アドレス変換部、15,65:論理アドレスレジスタ、1
6,66:アドレス出力レジスタ、17,67:アドレス入力レジ
スタ、SEL11,12,13,61,62,63:セレクタ、CAP11,12,61,6
2:比較器、Ａ−BUS:アドレスバス、Ｄ−BUS:データバ
ス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−117170（ＪＰ，Ａ) 特開 昭58−150186（ＪＰ，Ａ) 特開 昭62−266634（ＪＰ，Ａ) 特開 昭47−56519（ＪＰ，Ａ) 特開 昭56−44178（ＪＰ，Ａ) 特開 昭64−18859（ＪＰ，Ａ) 特開 昭64−13650（ＪＰ，Ａ) 米国特許4825412（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 - 12/12

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】仮想記憶方式を用いた演算手段と、該演算
    手段から物理アドレスによりエントリが指定される第２
    層のキャッシュメモリと、上記演算手段から論理アドレ
    スによりエントリが指定され、かつ上記第２層のキャッ
    シュメモリの内容のコピーを保持する第１層のキャッシ
    ュメモリと、上記第１層のキャッシュメモリと同じ論理
    アドレスによりエントリが指定され、かつ対応する第１
    層のキャッシュメモリの各エントリの管理情報を記憶す
    る第１のアドレスアレイと、上記第２層のキャッシュメ
    モリと同じ物理アドレスによりエントリが指定され、か
    つ各エントリに、論理アドレスに変換するための追加情
    報および上記エントリに対応する上記第２層のキャッシ
    ュメモリのエントリのコピーが上記第１層のキャッシュ
    メモリに存在するか否かの情報を記憶する第２のアドレ
    スアレイとを設けた演算処理装置におけるキャッシュ制
    御方法であって、 外部からキャッシュメモリの無効化要求のための無効化
    対象となる物理アドレスが入力すると、該物理アドレス
    を用いて上記第２のアドレスアレイをアクセスし、該第
    ２のアドレスアレイから上記追加情報を得て、論理アド
    レスを生成することにより、該論理アドレスを用いて上
    記第１のアドレスアレイをアクセスし、上記管理情報に
    対して無効化処理を行うことを特徴とするキャッシュメ
    モリ制御方法。
  2. 【請求項２】上記第２のアドレスアレイは、登録可能な
    エントリ数を上記第１のアドレスアレイに登録可能なエ
    ントリ数より多く設けることを特徴とする請求項１に記
    載のキャッシュメモリ制御方法。
  3. 【請求項３】仮想記憶方式で動作する演算手段と、該演
    算手段からの論理アドレスで定義されるエントリを有す
    る第１のレベルのキャッシュメモリを内蔵し、上記演算
    手段からの物理アドレスで指定されるエントリを有し集
    積化された第２のレベルのキャッシュメモリを外部に接
    続するための手段を有するプロセッサであって、 上記第１のレベルのキャッシュメモリは上記第２のレベ
    ルのキャッシュメモリの内容のコピーを保持し、上記第
    １のレベルのキャッシュメモリと同じ論理アドレスで定
    義されたエントリを有し、上記第１のレベルのキャッシ
    ュメモリのエントリが有効か否かを表示する第１の制御
    情報を有するアドレスアレイと、上記演算手段からの物
    理アドレスにより上記第２のレベルのキャッシュメモリ
    のエントリが指定された場合、各エントリを指定するた
    めに用いられていない部分を記憶する物理アドレスタ
    グ、上記第１のレベルのキャッシュメモリのエントリを
    指定するための論理アドレスを生成する論理アドレスタ
    グ、及び上記第２のレベルのキャッシュメモリの各エン
    トリが有効であるか否かを示す第２の管理情報を、上記
    第２のレベルのキャッシュメモリから入力し、上記第１
    及び第２のレベルのキャッシュメモリを制御する制御手
    段とを有し、少なくとも上記演算手段、上記第１のレベ
    ルのキャッシュメモリ、上記アドレスアレイ、上記制御
    手段が単一の半導体チップに集積されているプロセッ
    サ。
  4. 【請求項４】仮想記憶方式で動作する演算手段と、該演
    算手段からの論理アドレスで定義されるエントリを有す
    る第１のレベルのキャッシュメモリを内蔵し、上記演算
    手段からの物理アドレスで指定されるエントリを有し集
    積化された第２のレベルのキャッシュメモリを外部に接
    続するための手段を有する情報処理装置であって、上記
    第１のレベルのキャッシュメモリは上記第２のレベルの
    キャッシュメモリの内容のコピーを保持し、上記第１の
    レベルのキャッシュメモリと同じ論理アドレスで定義さ
    れたエントリを有し、上記第１のレベルのキャッシュメ
    モリのエントリが有効か否かを表示する第１の制御情報
    を有するアドレスアレイと、上記演算手段からの物理ア
    ドレスにより上記第２のレベルのキャッシュメモリのエ
    ントリが指定された場合、各エントリを指定するために
    用いられていない部分を記憶する物理アドレスタグ、上
    記第１のレベルのキャッシュメモリのエントリを指定す
    るための論理アドレスを生成する論理アドレスタグ、及
    び上記第２のレベルのキャッシュメモリの各エントリが
    有効であるか否かを示す第２の管理情報を、上記第２の
    レベルのキャッシュメモリから入力し、上記第１及び第
    ２のレベルのキャッシュメモリを制御する制御手段とを
    有することを特徴とする情報処理装置。
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