JPS60178551A - アドレス変換バツフア制御方式 - Google Patents
アドレス変換バツフア制御方式Info
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- JPS60178551A JPS60178551A JP59034963A JP3496384A JPS60178551A JP S60178551 A JPS60178551 A JP S60178551A JP 59034963 A JP59034963 A JP 59034963A JP 3496384 A JP3496384 A JP 3496384A JP S60178551 A JPS60178551 A JP S60178551A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、アドレス変換バッファ制御方式、特に仮想記
憶制御を行った場合に、アドレス変換バッファに設けら
れているエントリを部分パージするために２部分パージ
の対象となる複数の物理（実）アドレスを順次オーパー
ラ・ノブする形でサーチを行い１部分パージを高速に実
行するアドレス変換バッファ制御方式に関するものであ
る。
憶制御を行った場合に、アドレス変換バッファに設けら
れているエントリを部分パージするために２部分パージ
の対象となる複数の物理（実）アドレスを順次オーパー
ラ・ノブする形でサーチを行い１部分パージを高速に実
行するアドレス変換バッファ制御方式に関するものであ
る。
（技術の背景と問題点）
データ処理装置等は、ユーザが使用し得る主記憶領域を
実質的に拡張した形をもたせるために。
実質的に拡張した形をもたせるために。
仮想記憶制御が行われている。該仮想記憶制御を用いた
場合には、論理アドレスを物理（実）アドレスに高速に
変換するために、アドレス変換バッファ（ＴＬＢ）が設
けられている。
場合には、論理アドレスを物理（実）アドレスに高速に
変換するために、アドレス変換バッファ（ＴＬＢ）が設
けられている。
従来、前記アドレス変換バッファに登録されている物理
アドレスが主記憶上で他の論理アドレスに割り当てられ
た場合、あるいは記憶保護キーの状態が変更された場合
等には、該当する物理アドレスと同一の物理アドレスを
有するＴＬＢ上のエントリを順次サーチして無効化（部
分的無効化。
アドレスが主記憶上で他の論理アドレスに割り当てられ
た場合、あるいは記憶保護キーの状態が変更された場合
等には、該当する物理アドレスと同一の物理アドレスを
有するＴＬＢ上のエントリを順次サーチして無効化（部
分的無効化。
部分パージ）する必要がある。
しかし、命令フェッチあるいはオペランドアクセス時に
論理アドレスから変換された物理アドレスが前記部分パ
ージ処理の対象となっている物理アドレスに一致した場
合には１部分パージ処理が終了するまで前記命令フェッ
チ等が待機させられる。しかも、前記部分パージ処理実
行中に更に部分パージの要求が発生した場合には、従来
１つ１つの部分パージの要求をシリアルに処理している
ために、ますます前記命令フェッチ等の待機させられる
確率が高くなってしまう。そして１部分パージの要求が
数多く発生して、もはや保持しておくバッファがなくな
った場合には、アドレス変換バッファの全エントリを無
効化しなければならなくなってしまい、有効なエントリ
について再度登録する必要があるため、前記命令フェッ
チ等に要する時間が長くなってしまうという問題点があ
った。
論理アドレスから変換された物理アドレスが前記部分パ
ージ処理の対象となっている物理アドレスに一致した場
合には１部分パージ処理が終了するまで前記命令フェッ
チ等が待機させられる。しかも、前記部分パージ処理実
行中に更に部分パージの要求が発生した場合には、従来
１つ１つの部分パージの要求をシリアルに処理している
ために、ますます前記命令フェッチ等の待機させられる
確率が高くなってしまう。そして１部分パージの要求が
数多く発生して、もはや保持しておくバッファがなくな
った場合には、アドレス変換バッファの全エントリを無
効化しなければならなくなってしまい、有効なエントリ
について再度登録する必要があるため、前記命令フェッ
チ等に要する時間が長くなってしまうという問題点があ
った。
また、アドレス変換バッファによるアドレス変換の効率
化を図るために、アドレス変換バッファの内容１例えば
物理アドレス、有効フラグの状態等と同一の内容を保持
させたメモリアレイを別に準備し、該メモリアレイをサ
ーチして部分パージの対象となる有効な物理アドレスが
格納されているアドレス変換バッファのアドレスを見つ
ける。
化を図るために、アドレス変換バッファの内容１例えば
物理アドレス、有効フラグの状態等と同一の内容を保持
させたメモリアレイを別に準備し、該メモリアレイをサ
ーチして部分パージの対象となる有効な物理アドレスが
格納されているアドレス変換バッファのアドレスを見つ
ける。
そして、該アドレスが見つかった時に初めてアドレス変
換バッファをアクセスし、該アドレスに格納されている
有効フラグをリセット（無効化）する方式があった。該
方式においても１部分パージの要求が続いて発生した場
合には、前の部分パージが終了するまで待機させられる
等前述した場合と同様の問題点があった。
換バッファをアクセスし、該アドレスに格納されている
有効フラグをリセット（無効化）する方式があった。該
方式においても１部分パージの要求が続いて発生した場
合には、前の部分パージが終了するまで待機させられる
等前述した場合と同様の問題点があった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり３部
分パージの対象となる物理アドレスを順次記憶し、該記
憶した物理アドレスをアドレス変換バッファ等から循環
する形で順次読み出した有効なエントリに記憶されてい
る物理アドレスとオーバーラツプする形で比較し、一致
した場合に。
分パージの対象となる物理アドレスを順次記憶し、該記
憶した物理アドレスをアドレス変換バッファ等から循環
する形で順次読み出した有効なエントリに記憶されてい
る物理アドレスとオーバーラツプする形で比較し、一致
した場合に。
当該物理アドレスの記憶されているエントリを無効化す
ることにより、アドレス変換バッファの部分パージのス
ルーブツトを向上させることにある。
ることにより、アドレス変換バッファの部分パージのス
ルーブツトを向上させることにある。
そのため９本発明のアドレス変換バッファ制御方式は、
論理アドレスを物理アドレスに高速に変換する際に用い
るアドレス変換バッファの部分パージを行うアドレス変
換バッファ制御方式において。
論理アドレスを物理アドレスに高速に変換する際に用い
るアドレス変換バッファの部分パージを行うアドレス変
換バッファ制御方式において。
前記アドレス変換バッフ１を順次循環する形でアクセス
するためのサーチアドレスを発生させるサーチアドレス
発生部と、前記部分パージの対象となる物理アドレスを
複数個記憶させるパージアドレス記憶部と、該パージア
ドレス記憶部に記憶された各物理アドレスが夫々パージ
状態にあることを示すパージフラグを記憶するパージフ
ラグ記憶部と、前記パージアドレス記憶部に記憶された
物理アドレスについて夫々サーチを開始した時の前記サ
ーチアドレスを夫々記憶させるスタートアドレス記憶部
と、前記号−千アドレス発生部によって発生されたサー
チアドレスに基づいて前記アドレス変換バッファから順
次循環する形で読み出された物理アドレスおよび有効フ
ラグを前記パージアドレス記憶部から読み出された物理
アドレスおよび前記パージフラグ記憶部から読み出され
たパージフラグと比較する比較部と、該比較部によって
比較された結果が一致した場合に当該一致した時のサー
チアドレスによって指示されるアドレス変換バッファの
有効フラグを無効化する部分パージ実行部と、前記サー
チアドレス発生部によって発生されたサーチアドレスが
前記スタートアドレス記憶部に記憶されたサーチ開始時
のアドレスと等しくなった場合に該当する前記パージフ
ラグ記憶部に記憶されたパージフラグをリセットするリ
セット部とを備え１部分パージの要求発生時に部分パー
ジの対象となる物理アドレスを前記パージフラグ記憶部
によってパージフラグがセットされていない前記パージ
アドレス記憶部内の所定領域に記憶すると共に当該パー
ジフラグをセットすることにより複数の部分パージ処理
をオーパラ、プする形で実行することを特徴としている
。
するためのサーチアドレスを発生させるサーチアドレス
発生部と、前記部分パージの対象となる物理アドレスを
複数個記憶させるパージアドレス記憶部と、該パージア
ドレス記憶部に記憶された各物理アドレスが夫々パージ
状態にあることを示すパージフラグを記憶するパージフ
ラグ記憶部と、前記パージアドレス記憶部に記憶された
物理アドレスについて夫々サーチを開始した時の前記サ
ーチアドレスを夫々記憶させるスタートアドレス記憶部
と、前記号−千アドレス発生部によって発生されたサー
チアドレスに基づいて前記アドレス変換バッファから順
次循環する形で読み出された物理アドレスおよび有効フ
ラグを前記パージアドレス記憶部から読み出された物理
アドレスおよび前記パージフラグ記憶部から読み出され
たパージフラグと比較する比較部と、該比較部によって
比較された結果が一致した場合に当該一致した時のサー
チアドレスによって指示されるアドレス変換バッファの
有効フラグを無効化する部分パージ実行部と、前記サー
チアドレス発生部によって発生されたサーチアドレスが
前記スタートアドレス記憶部に記憶されたサーチ開始時
のアドレスと等しくなった場合に該当する前記パージフ
ラグ記憶部に記憶されたパージフラグをリセットするリ
セット部とを備え１部分パージの要求発生時に部分パー
ジの対象となる物理アドレスを前記パージフラグ記憶部
によってパージフラグがセットされていない前記パージ
アドレス記憶部内の所定領域に記憶すると共に当該パー
ジフラグをセットすることにより複数の部分パージ処理
をオーパラ、プする形で実行することを特徴としている
。
（発明の実施例）
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明の１実施例、第２図は本発明の他の実施
例を示す。
例を示す。
図中、ｌはアドレス変換バッファ （ＴＬＢ）。
２は実行アドレス・レジスタ（ＥＡＲ）、３．１２は選
択回路、４は物理アドレス・レジスタ（ＲＡＲ）、５は
アドレス変換回路、６−１．６−２はパージレジスタ、
７−１．７−２はスタートレジスタ、８−１．８−２は
パージフラグレジスタ。
択回路、４は物理アドレス・レジスタ（ＲＡＲ）、５は
アドレス変換回路、６−１．６−２はパージレジスタ、
７−１．７−２はスタートレジスタ、８−１．８−２は
パージフラグレジスタ。
９はサーチレジスタ、１０はインクリメンタ、１１はメ
モリアレイを表わす。
モリアレイを表わす。
第１図において１図中１はアドレス変換バッフ７（ＴＬ
Ｂ）であって、 Ｐｒｉｍａｒｙ側とＡｌ ｔｅｒｎａ
ｔｅ側とに分割され、夫々図示有効フラグ、論理アド
レス、物理アドレスおよび記憶保護キー等が格納されて
いるものである。該アドレス変換バッファ内のＰｒｉｍ
ａｒｙ側あるいはＡｌｔｅｒｎａｔｅ側のいずれか一方
に仮想空間上の論理アドレスとそれに対応する主記憶上
の物理アドレスとが有効フラグおよび記憶保護キー等と
一体となって各エントリに登録され、当該登録の有効あ
るいは無効は図示有効フラグの状態によって判別される
。
Ｂ）であって、 Ｐｒｉｍａｒｙ側とＡｌ ｔｅｒｎａ
ｔｅ側とに分割され、夫々図示有効フラグ、論理アド
レス、物理アドレスおよび記憶保護キー等が格納されて
いるものである。該アドレス変換バッファ内のＰｒｉｍ
ａｒｙ側あるいはＡｌｔｅｒｎａｔｅ側のいずれか一方
に仮想空間上の論理アドレスとそれに対応する主記憶上
の物理アドレスとが有効フラグおよび記憶保護キー等と
一体となって各エントリに登録され、当該登録の有効あ
るいは無効は図示有効フラグの状態によって判別される
。
命令フェッチする際には、論理アドレス等が図示左１Ｅ
ＡＲ２に入力される。該ＥＡＲ２の出力端のビット１３
ないし１９から出力されたアドレス信号が選択回路３を
介してアドレス変換バッファ１に入力される。そして、
該アドレス変換バッファ１内のＰｒｉｍａｒｙ側および
Ａｌｔｅｒｎａｔｅ側から読み出された論理アドレスが
前記ＥＡＲのビット８ないし１２に格納されている論理
アドレスと比較され２等しくかつ読み出された有効フラ
グが有効状態にある場合に、比較器ｃ１あるいは比較器
Ｃ２のいずれか一方が一致信号を送出する。該一致信号
に基づきアドレス変換バッファｌがら読み出された物理
アドレスがＥＡＲ４内のビット８ないし１９に格納され
る。
ＡＲ２に入力される。該ＥＡＲ２の出力端のビット１３
ないし１９から出力されたアドレス信号が選択回路３を
介してアドレス変換バッファ１に入力される。そして、
該アドレス変換バッファ１内のＰｒｉｍａｒｙ側および
Ａｌｔｅｒｎａｔｅ側から読み出された論理アドレスが
前記ＥＡＲのビット８ないし１２に格納されている論理
アドレスと比較され２等しくかつ読み出された有効フラ
グが有効状態にある場合に、比較器ｃ１あるいは比較器
Ｃ２のいずれか一方が一致信号を送出する。該一致信号
に基づきアドレス変換バッファｌがら読み出された物理
アドレスがＥＡＲ４内のビット８ないし１９に格納され
る。
また、前記命令フェッチ等の操作に際して、論理アドレ
スに対応する物理アドレスが登録されていないことが判
明した場合、即ち前記比較器ｃ１あるいは比較器Ｃ２が
共に一致信号を送出しない場合には、主記憶装置に配置
された変換テーブルを使用して図示アドレス変換回路５
によって物理アドレスをめる。該物理アドレス、論理ア
ドレスおよび記憶保護キー等をアドレス変換バッファｌ
のＰｒｉｍａｒｙ側あるいはＡ Ｉ ｔｅｒｎａ ｔｅ
側のいずれかに登録すると共に有効フラグを有効状態に
セントする。
スに対応する物理アドレスが登録されていないことが判
明した場合、即ち前記比較器ｃ１あるいは比較器Ｃ２が
共に一致信号を送出しない場合には、主記憶装置に配置
された変換テーブルを使用して図示アドレス変換回路５
によって物理アドレスをめる。該物理アドレス、論理ア
ドレスおよび記憶保護キー等をアドレス変換バッファｌ
のＰｒｉｍａｒｙ側あるいはＡ Ｉ ｔｅｒｎａ ｔｅ
側のいずれかに登録すると共に有効フラグを有効状態に
セントする。
アドレス変換バッファ１に登録されている物理アドレス
が別の論理アドレスに割り当てられた場合、あるいは記
憶保護キーに変更があった場合には１部分パージの要求
が発生する。該部分パージの要求に対して第１図図示実
施例では５部分パージをオーバーランプする形でいわば
平行処理を行わせている。このため２部分パージの要求
のあった物理アドレスを記憶するためのパージレジスタ
６−１．６−２．該パージレジスタ６−１．６−２が夫
々部分パージ処理中であることを示すためのパージフラ
グレジスタ８−１．８−２および前記物理アドレスを前
記パージレジスタ６−１．６−２に記憶させた際のサー
チアドレスを記憶するスタートレジスタ？−１．７−２
等を備えている。
が別の論理アドレスに割り当てられた場合、あるいは記
憶保護キーに変更があった場合には１部分パージの要求
が発生する。該部分パージの要求に対して第１図図示実
施例では５部分パージをオーバーランプする形でいわば
平行処理を行わせている。このため２部分パージの要求
のあった物理アドレスを記憶するためのパージレジスタ
６−１．６−２．該パージレジスタ６−１．６−２が夫
々部分パージ処理中であることを示すためのパージフラ
グレジスタ８−１．８−２および前記物理アドレスを前
記パージレジスタ６−１．６−２に記憶させた際のサー
チアドレスを記憶するスタートレジスタ？−１．７−２
等を備えている。
部分パージの要求が発生した際、パージフラグレジスタ
８−１．８−２のうち少なくとも１つがセット状態にあ
る場合には、該セント状態に対応するパージレジスタ６
−１あるいは／および６−２に記憶されている物理アド
レスと１部分パージの対象となっている物理アドレスと
を比較器Ｃ３゜Ｃ４によって比較する。該比較した結果
が一致した場合には、すでに部分パージの対象となって
いるため、前記部分パージの要求を取り消す。また。
８−１．８−２のうち少なくとも１つがセット状態にあ
る場合には、該セント状態に対応するパージレジスタ６
−１あるいは／および６−２に記憶されている物理アド
レスと１部分パージの対象となっている物理アドレスと
を比較器Ｃ３゜Ｃ４によって比較する。該比較した結果
が一致した場合には、すでに部分パージの対象となって
いるため、前記部分パージの要求を取り消す。また。
パージフラグレジスタ８−１．８−２の両者が共にセン
ト状態にあり、かつ前記比較器Ｃ３，Ｃ４によって比較
した結果が一致しない場合には８部分パージの要求のあ
った物理アドレスを格納しておくためのパージレジスタ
６−１．６−２に空きがないため、パージフラグレジス
タ８−１．８−２を共にリセット状態にすると共に、ア
ドレス変換バッファ１内の全エントリを無効化、即ち有
効フラグを全て無効化状態（リセット状態）にする。
ト状態にあり、かつ前記比較器Ｃ３，Ｃ４によって比較
した結果が一致しない場合には８部分パージの要求のあ
った物理アドレスを格納しておくためのパージレジスタ
６−１．６−２に空きがないため、パージフラグレジス
タ８−１．８−２を共にリセット状態にすると共に、ア
ドレス変換バッファ１内の全エントリを無効化、即ち有
効フラグを全て無効化状態（リセット状態）にする。
次に、パージフラグレジスタ８−１．８−２のいずれか
一方あるいは両方がセント状態にない場合１部分パージ
の対象となる物理アドレスをセット状態にない方のパー
ジレジスタ６−１あるいは６−２に、またはパージフラ
グレジスタ８−１゜８−２の両者が共にセント状態にな
い時にはパージレジスタ６−１に記憶させると共に、該
記憶させた際にサーチレジスタ９から出力されていたサ
ーチアドレスを該当するスタートレジスタ７−１あるい
は７−２に記憶させる。そして、該当するパージフラグ
レジスタ８−１あるいは８−２をセント状態にする。こ
れにより、インクリメンタＩＯによって号−チレジスタ
９から出力されたサーチアドレスが順次１づつ加算され
、循環する形で発生される。該サーチアドレスが選択回
路３を介してアドレス変換バッファ１に入力される。そ
して該アドレス変換バッファ１からはサーチアドレスに
対応する格納位置に格納されている物理アドレスおよび
有効フラグの状態が順次循環する形で読み出され、比較
器Ｃ５ないしＣ８に入力される。
一方あるいは両方がセント状態にない場合１部分パージ
の対象となる物理アドレスをセット状態にない方のパー
ジレジスタ６−１あるいは６−２に、またはパージフラ
グレジスタ８−１゜８−２の両者が共にセント状態にな
い時にはパージレジスタ６−１に記憶させると共に、該
記憶させた際にサーチレジスタ９から出力されていたサ
ーチアドレスを該当するスタートレジスタ７−１あるい
は７−２に記憶させる。そして、該当するパージフラグ
レジスタ８−１あるいは８−２をセント状態にする。こ
れにより、インクリメンタＩＯによって号−チレジスタ
９から出力されたサーチアドレスが順次１づつ加算され
、循環する形で発生される。該サーチアドレスが選択回
路３を介してアドレス変換バッファ１に入力される。そ
して該アドレス変換バッファ１からはサーチアドレスに
対応する格納位置に格納されている物理アドレスおよび
有効フラグの状態が順次循環する形で読み出され、比較
器Ｃ５ないしＣ８に入力される。
また、比較器Ｃ５ないしＣ８にはパージレジスタ６−１
．６−２およびパージフラグレジスタ８−１．８−２に
記憶されている物理アドレスおよびパージフラグの状態
が入力されているため、物理アドレス相互が一致し、か
つ有効フラグおよびパージフラグが共にセント状態にあ
る場合、該当する比較器Ｃ５ないしＣ８は一致した旨を
通知する。
．６−２およびパージフラグレジスタ８−１．８−２に
記憶されている物理アドレスおよびパージフラグの状態
が入力されているため、物理アドレス相互が一致し、か
つ有効フラグおよびパージフラグが共にセント状態にあ
る場合、該当する比較器Ｃ５ないしＣ８は一致した旨を
通知する。
該通知は部分パージすべき物理アドレスが見つかったこ
とを意味する。該通知に基づき前記一致した時にサーチ
レジスタ９から出力されていたサーチアドレスによって
再度アドレス変換バッファ１をアクセスし、一致が検出
された比較器Ｃ５ないしＣ８に対応するＰｒｉｍａｒｙ
側あるいはＡｌ ｔｅｒｎａ ｔｅ側のエントリの有効
フラグを無効状態にする。
とを意味する。該通知に基づき前記一致した時にサーチ
レジスタ９から出力されていたサーチアドレスによって
再度アドレス変換バッファ１をアクセスし、一致が検出
された比較器Ｃ５ないしＣ８に対応するＰｒｉｍａｒｙ
側あるいはＡｌ ｔｅｒｎａ ｔｅ側のエントリの有効
フラグを無効状態にする。
そして、サーチレジスタ９から出力されるサーチアドレ
スが順次循環する形で一巡した場合には。
スが順次循環する形で一巡した場合には。
スター］・レジスタ７−１あるいは７−２に記１ｇさせ
であるサーチアドレスと一致するから、比較器Ｃ９ある
いはＣＩＯのいずれか一方から、一致信号が通知される
。該通知に基づき該当するパージフラグレジスタ８−１
あるいは８−２をリセット状態にする。これにより、一
連の部分パージ処理は終了する。
であるサーチアドレスと一致するから、比較器Ｃ９ある
いはＣＩＯのいずれか一方から、一致信号が通知される
。該通知に基づき該当するパージフラグレジスタ８−１
あるいは８−２をリセット状態にする。これにより、一
連の部分パージ処理は終了する。
尚、命令フェッチ時等に読み出された物理アドレスが、
パージフラグレジスタ８−１．８−２のセント状態にあ
る組に対応するパージレジスタ６−１． ６−２に記憶
されている物理アドレスと一致した場合、即ら比較器Ｃ
５ないしＣ８からの一致信号が通知された場合には、当
該物理アドレスが部分パージ処理中であるため、該一致
信号が通知された組のパージフラグレジスタ８−１ある
いは８−２がリセツトされるまで、前記命令フェッチ等
は待機させられる。
パージフラグレジスタ８−１．８−２のセント状態にあ
る組に対応するパージレジスタ６−１． ６−２に記憶
されている物理アドレスと一致した場合、即ら比較器Ｃ
５ないしＣ８からの一致信号が通知された場合には、当
該物理アドレスが部分パージ処理中であるため、該一致
信号が通知された組のパージフラグレジスタ８−１ある
いは８−２がリセツトされるまで、前記命令フェッチ等
は待機させられる。
第２図はアドレス変換バッファ１の１部の内容。
例えば物理アドレスおよび有効フラグ情報をコピーした
メモリアレイ１１を用いて部分パージを実行するための
他の実施例を示す。図中１． ２． ４ないし１０．Ｃ
ＩないしＣ４，Ｃ９およびＣＩＯは第１図図示のものと
同一あるいは等効のものである。
メモリアレイ１１を用いて部分パージを実行するための
他の実施例を示す。図中１． ２． ４ないし１０．Ｃ
ＩないしＣ４，Ｃ９およびＣＩＯは第１図図示のものと
同一あるいは等効のものである。
図中メモリアレイ１１はアドレス変換バッファ１に格納
されているものと同一の内容の物理アドレスおよび有効
フラグを格納したものであり、アドレス変換バッファ１
とは独立にアクセスできる。
されているものと同一の内容の物理アドレスおよび有効
フラグを格納したものであり、アドレス変換バッファ１
とは独立にアクセスできる。
このため、ＥＡＲ２によって指示された論理アドレスに
対応する物理アドレスがアドレス変換バッファ１のエン
トリに登録されていない場合には。
対応する物理アドレスがアドレス変換バッファ１のエン
トリに登録されていない場合には。
アドレス変換回路５によってめた物理アドレスを前述し
た如（してアドレス変換バッファｌのエントリに登録す
ると共に、メモリアレイ１１のエントリにも合わせて登
録し、有効フラグを共に七ノド状態にするようにしてい
る。
た如（してアドレス変換バッファｌのエントリに登録す
ると共に、メモリアレイ１１のエントリにも合わせて登
録し、有効フラグを共に七ノド状態にするようにしてい
る。
また、メモリアレイ１１はアドレス変換バッファｌと独
立にアクセスできるため１部分パージの対象となるエン
トリを見つけるには、べ、ドレス変換バッファｌを用い
ることなくメモリアレイ１１を用いて前述したと同様に
して行う。１１Ｉ］＃３１部分パージの対象となる物理
アドレスをパージフラグレジスタ８−１あるいは８−２
のセント状態にない組のパージレジスタ６−１あるいは
６−２のいずれか一方に記憶させると共に、該記憶時に
サーチレジスタ９から出力されていたサーチアドレスを
該当する組のスタートレジスタ７−１あるいは７−２に
記憶さ−せる。そして、当該物理アドレスを記憶させた
組のパージフラグレジスタ８−１あるいは８−２を七ノ
ド状態にする。インクリメンタ１０によってサーチレジ
スタ９を１づつ加算して順次循環する形でサーチアドレ
スを選択回路Ｉ２を介してメモリアレイ１１に供給する
。該メモリアレイ１１のＰｒｉｍａｒｙ側あるいは八ｌ
ｔｅｒｎａ ｔｅ側から夫々順次読み出された物理ア
ドレスおよび有効フラグの状態を前記パージレジスタ６
−１．６−２およびパージフラグレジスタ８−１．８−
２の内容とを比較器Ｃ１ｌないしＣ１４によって比較す
る。該比較した結果が一致した場合、即ちメモリアレイ
Ｉｆから読み出された物理アドレスとパージレジスタ６
−１あるいは６−２に記憶された物理アドレスとが等し
く、かつ有効フラグがセント状態にあると共に該当する
紐のパージフラグレジスタ８−１．８−２がセント状態
にある場合には、該当する比較器は一致信号、即ち部分
パージすべきエントリが見つかったことを通知する。
立にアクセスできるため１部分パージの対象となるエン
トリを見つけるには、べ、ドレス変換バッファｌを用い
ることなくメモリアレイ１１を用いて前述したと同様に
して行う。１１Ｉ］＃３１部分パージの対象となる物理
アドレスをパージフラグレジスタ８−１あるいは８−２
のセント状態にない組のパージレジスタ６−１あるいは
６−２のいずれか一方に記憶させると共に、該記憶時に
サーチレジスタ９から出力されていたサーチアドレスを
該当する組のスタートレジスタ７−１あるいは７−２に
記憶さ−せる。そして、当該物理アドレスを記憶させた
組のパージフラグレジスタ８−１あるいは８−２を七ノ
ド状態にする。インクリメンタ１０によってサーチレジ
スタ９を１づつ加算して順次循環する形でサーチアドレ
スを選択回路Ｉ２を介してメモリアレイ１１に供給する
。該メモリアレイ１１のＰｒｉｍａｒｙ側あるいは八ｌ
ｔｅｒｎａ ｔｅ側から夫々順次読み出された物理ア
ドレスおよび有効フラグの状態を前記パージレジスタ６
−１．６−２およびパージフラグレジスタ８−１．８−
２の内容とを比較器Ｃ１ｌないしＣ１４によって比較す
る。該比較した結果が一致した場合、即ちメモリアレイ
Ｉｆから読み出された物理アドレスとパージレジスタ６
−１あるいは６−２に記憶された物理アドレスとが等し
く、かつ有効フラグがセント状態にあると共に該当する
紐のパージフラグレジスタ８−１．８−２がセント状態
にある場合には、該当する比較器は一致信号、即ち部分
パージすべきエントリが見つかったことを通知する。
そして該通知に基づき部分パージを実行するための要求
をする。該要求が受け付けられた場合には。
をする。該要求が受け付けられた場合には。
前記通知された時の号−チアドレスが、サーチレジスタ
９から出力され、ＥＡＲ２のピント１３ないし１９に入
力される。そして該アドレスがアドレスｉ換バッファｌ
に供給されると共に１選択回路Ｉ２を介してメモリアレ
イＩＩに同時に供給され、アドレス変換バッファ■およ
びメモリアレイＩＩ内の該当するエントリの有効フラグ
を同時に無効化する。
９から出力され、ＥＡＲ２のピント１３ないし１９に入
力される。そして該アドレスがアドレスｉ換バッファｌ
に供給されると共に１選択回路Ｉ２を介してメモリアレ
イＩＩに同時に供給され、アドレス変換バッファ■およ
びメモリアレイＩＩ内の該当するエントリの有効フラグ
を同時に無効化する。
そして、サーチレジスタ９がら出力されるサーチアドレ
スがスタートレジスタ７−１あるいは７−２に記憶され
ている内容と一致した時に、当該組のパージフラグレジ
スタ８−１あるいは８−２をリセット状態にして、一連
の部分パージを終了する。
スがスタートレジスタ７−１あるいは７−２に記憶され
ている内容と一致した時に、当該組のパージフラグレジ
スタ８−１あるいは８−２をリセット状態にして、一連
の部分パージを終了する。
尚、命令フェッチ時等に読み出された物理アトルスが、
パージフラグレジスタ８−１．８−２の七ノド状態にあ
る紐に対応するパージレジスタ６−１．６−２に記憶さ
れている物理アドレスと一致した場合、ｉち比較器Ｃ１
ｌないしＣ１４がらの一致信号が通知された場合には、
当該物理アドレスが部分パージ処理中であるため、該一
致信号が通知された組のパージフラグレジスタ８−１あ
るいは８−２かりセントされるまで、前記命令フェッチ
等は待機させられる。
パージフラグレジスタ８−１．８−２の七ノド状態にあ
る紐に対応するパージレジスタ６−１．６−２に記憶さ
れている物理アドレスと一致した場合、ｉち比較器Ｃ１
ｌないしＣ１４がらの一致信号が通知された場合には、
当該物理アドレスが部分パージ処理中であるため、該一
致信号が通知された組のパージフラグレジスタ８−１あ
るいは８−２かりセントされるまで、前記命令フェッチ
等は待機させられる。
以上第２図図示構成によれば、命令フェッチ等のために
行う物理アドレスのサーチと９部分パージの対象となる
物理アドレスのサーチとを独立に行うことが可能となり
、しかも部分パージの対象となる物理アドレスを２つ平
行してサーチすることができる。
行う物理アドレスのサーチと９部分パージの対象となる
物理アドレスのサーチとを独立に行うことが可能となり
、しかも部分パージの対象となる物理アドレスを２つ平
行してサーチすることができる。
（発明の効果）
以上説明した如く３本発明によれば１部分パージの対象
となる物理アドレスを順次記憶し、該記憶した物理アド
レスをアドレス変換バッファ等から循環する形で順次読
み出した有効なエントリに記憶されている物理アドレス
とオーバーラツプする形で比較し、一致した場合に当該
物理アドレスの記憶されているエントリを無効化してい
るため。
となる物理アドレスを順次記憶し、該記憶した物理アド
レスをアドレス変換バッファ等から循環する形で順次読
み出した有効なエントリに記憶されている物理アドレス
とオーバーラツプする形で比較し、一致した場合に当該
物理アドレスの記憶されているエントリを無効化してい
るため。
従来の如く１つの物理アドレスについて部分パージが終
了するのを待たずして、順次パージが発生した都度いわ
ば並列に部分パージを行うことが可能となり１部分パー
ジのスループットを向上させることが可能となる。この
ため、命令フェッチ等に際して、待ち時間を短縮できる
と共に全パージの発生頻度を減らすことができる。更に
、アドレス変換バッファに格納されている物理アドレス
および有効フラグの状態と同一内容を保持さ一已た独立
にアクセス可能なメモリアレイを設け、該メモリアレイ
を用いて部分パージを行うためのサーチを、命令フェッ
チ等のための処理と別個に行うことができるため、更に
部分パージのスループットを向上させることができる。
了するのを待たずして、順次パージが発生した都度いわ
ば並列に部分パージを行うことが可能となり１部分パー
ジのスループットを向上させることが可能となる。この
ため、命令フェッチ等に際して、待ち時間を短縮できる
と共に全パージの発生頻度を減らすことができる。更に
、アドレス変換バッファに格納されている物理アドレス
および有効フラグの状態と同一内容を保持さ一已た独立
にアクセス可能なメモリアレイを設け、該メモリアレイ
を用いて部分パージを行うためのサーチを、命令フェッ
チ等のための処理と別個に行うことができるため、更に
部分パージのスループットを向上させることができる。
第１図は本発明の１実施例、第２図は本発明の他の実施
例を示す。 図中、ｌはアドレス変換バッファ （ＴＬＢ）。 ２は実行アドレス・レジスタ（ＥＡＲ）、３．１２は選
択回路、４は物理アドレス・レジスタ（ＲＡＲ）、５は
アト°レス変換回路、６−１．６−２はパージレジスタ
、７−１．７−２はスター！・レジスタ、８−１．８−
２はパージフラグレジスタ。 ９はサーチレジスタ、１０はインクリメンタ、１１はメ
モリアレイを表わす。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） ） 第 ２ 図
例を示す。 図中、ｌはアドレス変換バッファ （ＴＬＢ）。 ２は実行アドレス・レジスタ（ＥＡＲ）、３．１２は選
択回路、４は物理アドレス・レジスタ（ＲＡＲ）、５は
アト°レス変換回路、６−１．６−２はパージレジスタ
、７−１．７−２はスター！・レジスタ、８−１．８−
２はパージフラグレジスタ。 ９はサーチレジスタ、１０はインクリメンタ、１１はメ
モリアレイを表わす。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） ） 第 ２ 図
Claims (2)
- （１）論理アドレスを物理アドレスに高速に変換する際
に用いるアドレス変換バッファの部分パージを行うアド
レス変換バッファ制御方式において。 前記アドレス変換バッファを順次循環する形でアクセス
するためのサーチアドレスを発生させるサーチアドレス
発生部と、前記部分パージの対象となる物理アドレスを
複数個記憶させるパージアドレス記憶部と、該パージア
ドレス記憶部に記憶された各物理アドレスが夫々パージ
状態にあることを示すパージフラグを記憶するパージフ
ラグ記憶部と、前記パージアドレス記憶部に記憶された
物理アドレスについて夫々サーチを開始した時の前記サ
ーチアドレスを夫々記憶させるスタ・−ドアドレス記憶
部と、前記サーチアドレス発生部によって発生されたサ
ーチアドレスに基づいて前記アドレス変換バッファから
順次循環する形で読み出された物理アドレスおよび有効
フラグを前記パージアドレス記憶部から読み出された物
理アドレスおよび前記パージフラグ記憶部から読み出さ
れたパージフラグと比較する比較部と、該比較部によっ
て比較された結果が一致した場合に当該一致した時のサ
ーチアドレスによって指示されるアドレス変換バッファ
の有効フラグを無効化する部分パージ実行部と、前記サ
ーチアドレス発生部によって発生されたサーチアドレス
が前記スタートアドレス記憶部に記憶されたサーチ開始
時のアドレスと等しくなった場合に該当する前記パージ
フラグ記憶部に記憶されたパージフラグをリセットする
リセット部とを備え３部分パージの要求発生時に部分パ
ージの対象となる物理アドレスを前記パージフラグ記憶
部によってパージフラグがセントされていない前記パー
ジアドレス記憶部内の所定領域に記憶すると共に当該パ
ージフラグをセットすることにより複数の部分パージ処
理をオーバラップする形で実行することを特徴とするア
ドレス変換バッファ制御方式。 - （２）前記アドレス変換バッファに記憶されている物理
アドレスおよび有効フラグと同一の内容が少なくとも保
持されているメモリアレイを備え。 該メモリアレイを順次循環する形で発生された号−チア
ドレスに基づいて読み出された物理アドレスおよび有効
フラグを前記パージアドレス記憶部から読み出された物
理アドレスおよび前記パージフラグ記憶部から読み出さ
れたパージフラグと比較することによって部分パージを
実行することを特徴とする特許請求の範囲第１項記載の
アドレス変換バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034963A JPS60178551A (ja) | 1984-02-25 | 1984-02-25 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034963A JPS60178551A (ja) | 1984-02-25 | 1984-02-25 | アドレス変換バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178551A true JPS60178551A (ja) | 1985-09-12 |
Family
ID=12428796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034963A Pending JPS60178551A (ja) | 1984-02-25 | 1984-02-25 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561771A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | Ｔｌｂの部分パージ処理方式 |
| JP2015527684A (ja) * | 2012-09-28 | 2015-09-17 | アップル インコーポレイテッド | スティッキー抜去エンジンを伴うシステムキャッシュ |
-
1984
- 1984-02-25 JP JP59034963A patent/JPS60178551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561771A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | Ｔｌｂの部分パージ処理方式 |
| JP2015527684A (ja) * | 2012-09-28 | 2015-09-17 | アップル インコーポレイテッド | スティッキー抜去エンジンを伴うシステムキャッシュ |
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