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JPS63318000A - スタチックｒａｍ回路 - Google Patents

スタチックｒａｍ回路

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Publication number
JPS63318000A
JPS63318000A JP62154745A JP15474587A JPS63318000A JP S63318000 A JPS63318000 A JP S63318000A JP 62154745 A JP62154745 A JP 62154745A JP 15474587 A JP15474587 A JP 15474587A JP S63318000 A JPS63318000 A JP S63318000A
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JP
Japan
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pulse
circuit
word line
address
transition detection
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JP62154745A
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JPH0812756B2 (ja
Inventor
Hiroaki Okuyama
奥山　博昭
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Priority to EP88305509A priority patent/EP0296760B1/en
Priority to KR1019880007532A priority patent/KR910009439B1/ko
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アドレス入力の遷移を検出して内部同期動作
するスタチックＲＡＭ回路に関するものである。
従来の技術 スタチックＲＡＭにおいて、アドレス入力の遷移を検出
してパルスを発生させ、そのアドレス遷移検出パルスに
より作成したパルスが生じている期間のみ１．ワード線
やビット線以降、例えばセンス・アンプ回路などを活性
状態にする、いわゆる、内部同期動作方式が用いられる
。活性期間中に読み出されたデータは、例えば出力バッ
ファ等の回路でラッチして活性パルス期間終了後もデー
タを保持することとし、活性パルス期間終了後は全ての
ワード線を低レベルに落としてメモリーセルでの消費電
流をな（し、ビット線以降、例えばセンス・アンプなど
の回路も活性パルス期間終了後は非活性状態として、全
体の消費電流を低減している。
内部同期動作方式のスタチックＲＡＭ回路について説明
する。
第３図は、従来のスタチックＲＡＭ回路の一例を示すブ
ロック図であり、図中、１はアドレス入力端子（ＡＤ）
　、２はアドレス遷移検出パルス発生回路（ＡＴＤ）、
３はワード線活性パルス発生回路（ＷＬＥ）、４はアド
レス・デコード回路（Ｒ，Ｄ）、５はメモリーセル（Ｍ
Ｃ）、６はワード線（ＷＬ）、７．７°はビット線（Ｂ
Ｌ、ＢＬ）、８はビット線のデータをセンス・アンプへ
伝達する回路（ＰＳ）、９はセンス・アンプ回路（ＳＡ
）、１０．１０’はセンス・アンプ回路の出力線（ＳＡ
Ｏ，５ＡＯ）　、１１は出力バッファ回路（ＤＯＢ）、
１２はデータ出力端子（Ｄｏ）である。第４図は、第３
図で示したブロック図における各波形を示すタイミング
図である。
アドレス入力端子１が高レベルから低レベルに、もしく
は低レベルがら高レベルに遷移すると、各アドレスにつ
いて遷移検出パルス発生回路２で検出パルスを発生し、
その論理和をとってアドレス遷移検出パルスＡＴＤが発
生する。そして、アドレス遷移検出パルスＡＴＤによっ
てワード線活性パルス発生回路３でワード線活性パルス
ＷＬＥを発生させる。ワード線活性パルスＷＬＥによっ
て、ワード線やビット線以降の各回路部、すなわち、ビ
ット線信号伝達回路８およびセンス・アンプ回路９が活
性状態となり、アドレス・デコード回路４により選択さ
れたワード線６が高レベルに立ち上がる。そして、メモ
リーセルＭＣのデータがビット線７に伝達され、ビット
線７にレベル差を生じる。そのデータは伝達回路８を経
てセンス・アンプ回路９に伝達され、センス・アンプ回
路９で増幅された信号ＳＡＯとなり、信号線１０を通じ
て出力バッファ回路１１へ伝達されて出力端子１２に現
れる。
アドレス入力端子にスキューが入った場合でも常にアク
セス時間を一定にするために、アドレスが確定した後で
選択されたワード線が高レベルになるようになっている
。そのために、ワード線活性パルス発生回路３ては、ア
ドレス遷移検出パルスＡＴＤのパルス終了エツジによっ
て同ワード線活性パルスが発生される。したがって、ワ
ード線６が高レベルに立ち上がるまでの時間は、アドレ
ス入力をデコードして所定のワード線を選択する信号を
つくるアドレス・デコード回路４の動作速度で決まるの
ではな（、アドレス遷移検出パルスＡＴＤのパルス終了
エツジによって発生されるワード線活性パルスＷＬＥの
速度で決まる。
そして、ワード線活性パルスＷＬＥの期間が終了すると
、全てのワード線を低レベル（接地ＧＮＤレベル）に落
とし、伝達回路８およびセンス・アンプ回路９も非活性
状態になして、全体の消費電流を低減している。その場
合、出力データＤ。
は、例えば出力バッファ回路１１でラッチして、活性パ
ルス期間終了後もそのデータを保持している。
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、ワード線が高レ
ベルに立ち上がるまでの速度は、アドレス・デコード回
路の動作速度ではなく、ワード線活性パルスの速度によ
って決まる。ワード線活性パルスは、アドレス遷移検出
パルスのパルス終了エツジによって発生されているため
に、アドレス・デコード回路の動作速度に比べて、がな
り遅い。そのため、ワード線が高レベルに立ち上がるま
での時間にロスが生じ、スタチックＲＡＭの高速化にと
って大きな問題点となっている。
本発明は、上記従来の問題点を解決するもので、ワード
線が高レベルに立ち上がるまでの時間のロスをなくし、
アクセス時間が短いスタチックＲＡＭ回路を提供するこ
とを目的とする。
問題点を解決するための手段 この目的を達成するために、本発明のスタチックＲＡＭ
回路は、アドレス入力の遷移を検出して発生したアドレ
ス遷移検出パルスのパルス開始エツジによって発生され
る第１のパルスと、前記アドレス遷移検出パルスのパル
ス終了エツジによって発生される第２のパルスとを発生
する回路を有し、前記第１のパルスによりワード線を活
性状態とし、前記第２のパルスによりビット線に結合の
各回路部を活性状態とする構成を有している。
作用 この構成によって、ワード線を活性状態にするワード線
活性パルスは、アドレス遷移検出パルスのパルス開始エ
ツジにより発生されるために、アドレス遷移から短期間
で活性状態になり、ワード線が高レベルに立ち上がるま
での時間のロスをな（ずことができ、アクセス時間を短
縮することができる。また、アドレス遷移検出パルスの
パルス終了エツジにより発生される第２のパルスによっ
てビット線に結合の各回路部を活性状態とするために、
アドレス入力にスキューが入った場合でも、ビット線に
結合の各回路部が活性状態になるタイミングを常に一定
にすることができ、アクセス時間も常に一定にすること
ができる。
実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。
第１図は、本発明の一実施例におけるスタチックＲＡＭ
回路のブロック図を示すものであり、１はアドレス入力
端子、２はアドレス遷移検出パルス発生回路、１３は活
性パルス発生回路、４はアドレス・デコード回路、５は
メモリーセル、６はワード線、７，７′はビット線、８
はビット線のデータをセンス・アンプへ伝達する回路、
９はセンス・アンプ回路、１０．１０’はセンス・アン
プ回路の出力線、１１は出力バッファ回路、１２はデー
タ出力端子である。第２図は、第１図で示したブロック
図における各波形を示すタイミング図である。
アドレス入力端子１が高レベルから低レベルに、もしく
は低レベルから高レベルに遷移すると、各アドレスにつ
いてアドレス遷移検出パルス発生回路２からアドレス遷
移検出パルスＡＴＤが発生する。そして活性パルス発生
回路１３では、アドレス遷移検出パルスＡＴＤのパルス
開始エツジと同パルス終了エツジとによって、ワード線
を活性状態にする第１の活性パルス、すなわち、ワード
線活性パルスＷＬＥと第２の活性パルス、すなわち、ビ
ット線に結合している各回路の状態を活性化するための
活性化パルスが発生する。まず、ワード線活性パルスＷ
ＬＥは、アドレス遷移検出パルスのパルス開始エツジに
よって発生するために、アドレス遷移から短期間で活性
状態にすることができる。そのため、アドレス入力ＡＤ
をデコードして所定のワード線を選択する信号をつくる
アドレス・デコード回路ＲＤの動作速度と、ワード線活
性パルスＷＬＥの速度を同程度になるように決めること
ができる。それゆえ、ワード線ＷＬは、アドレス遷移か
らロスを生じることな（、高レベルに立ち上がる。そし
て、メモリーセルＭＣのデータがビット線ＢＬに伝達さ
れ、ビット線ＢＬにレベル差を生じる。
一方、アドレス遷移検出パルスＡＴＤのパルス終了エツ
ジのタイミングで発生された第２の活性パルスＳＡＥに
よって、伝達回路８およびセンス・アンプ回路９が活性
状態になり、ビット線ＢＬのデータは、伝達回路８を通
ってセンス・アンプ回路９へ伝達され、センス・アンプ
回路９で増幅された信号ＳＡＯが、出力バッファ回、路
１１へ伝達されて出力端子１２に出力Ｄｏを生じる。
第２図のタイミング図を参照して、回路動作を信号順に
のべると、アドレス入力ＡＤにスキューが入った場合、
第１の活性パルス、すなわち、ワード線活性パルスＷＬ
Ｅはアドレス遷移検出パルスＡＴＤのパルス開始エツジ
によって発生するので、確定したアドレスに対応するワ
ード線ＷＬが高レベルに立ち上がる以前に、他のワード
線が一時選択されてしまう。そしてビット線ＢＬは、そ
れぞれのアドレスに対応したメモリーセルのデータが順
次伝達され、高レベルと低レベルとの間を変化する。し
かし、ビット線の振幅は一般に小さく抑えられているの
で、確定したアドレスに対応するメモリーセルのデータ
がビット線ＢＬに伝達されて、そのデータに対応するレ
ベル差が生じるまでの時間は短い。そのため、アドレス
遷移検出パルスＡＴＤのパルス終了エツジにより発生す
る第２の活性パルスＳＡＥによってビット線以降が活性
状態になるまでに、ビット線ＢＬには、確定したアドレ
スに対応するメモリーセルのデータが出力されている。
したがって、アドレス入力ＡＤにスキューが入った場合
でも、ビット線に結合の各回路が動作を始める時間は、
第２の活性パルスＳＡＥによって決まるので、常に同一
であり、アクセス時間も常に一定にすることができる。
そして、ワード線活性パルス期間が終了すると、全ての
ワード線を低レベルに落とし、第２の活性パルス期間が
終了すると、ビット線に結合の各回路も非活性状態とし
て、全体の消費電流を低減している。その場合、出力デ
ータは出力バッファ回路でラッチして、活性パルス終了
後もデータを保持している。
以上のように本実施例によれば、アドレス遷移検出パル
スのパルス開始エツジにより発生される第１の活性パル
スでワード線を活性状態にし、アドレス遷移検出パルス
のパルス終了エツジにより発生される第２の活性パルス
で、ビット線に結合の各回路を活性状態にする構成にす
ることによって、アドレス遷移からワード線が高レベル
に立ち上がるまでの時間のロスをなくすことができ、ア
クセス時間を短縮することができる。また、アドレス入
力にスキューが入った場合でも、アクセス時間を常に一
定にすることができる。
発明の効果 本発明によれば、アドレス入力の遷移を検出して内部同
期動作をするスタチックＲＡＭ回路において、アドレス
遷移検出パルスのパルス開始エツジによって発生される
第１のパルスと、前記アドレス遷移検出パルスのパルス
終了エツジによって発生される第２のパルスとを発生す
る回路を有し、前記第１のパルスによりワード線を活性
状態とし、前記第２のパルスによりビット線以降を活性
状態とする構成を有したことにより、アドレス遷移から
ワード線が高レベルに立ち上がるまでの時間のロスをな
（し、アクセス時間を短縮することができ、また、アク
セス時間を、アドレス入力によらずに、常に一定にする
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例スタチックＲＡＭ回路のブロ
ック図、第２図は第１図の要部の波形のタイミング図、
第３図は従来のスタチックＲＡＭ回路のブロック図、第
４図は第３図の要部の波形のタイミング図である。 １・・・・・・アドレス入力（ＡＤ）　、２・・・・・
・アドレス遷移検出パルス（ＡＴＤ）、４・・・・・・
アドレス・デコード回路（ＲＤ）、５・・・・・・メモ
リー・セル（ＭＣ）、６・・・・・・ワード線（ＷＬ）
、７．７’　・・・・・・ビット線（ＢＬ）、８・・・
・・・伝達回路（ＰＳ）、９・・・・・・センス・アン
プ回路（ＳＡ）、１０．１０’・・・・・・センス・ア
ンプ回路出力線（ＳＡＯ）、１１・・・・・・出力バッ
ファ回路＜ＤＯＢ）、１２・・・・・・データ出力端子
（Ｄｏ）、１３・・・・・・活性パルス発生回路。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第２図 一−−ＧＮＤ 第３図

Claims (1)

    【特許請求の範囲】
  1. 　アドレス遷移検出パルスのパルス開始エッジによって
    発生される第１のパルスと、前記アドレス遷移検出パル
    スのパルス終了エッジによって発生される第２のパルス
    とを発生する回路を有し、前記第１のパルスによりワー
    ド線を活性状態とし、前記第２のパルスによりビット線
    に結合の各回路部を活性状態とする構成を有したことを
    特徴とするスタチックＲＡＭ回路。
JP62154745A 1987-06-22 1987-06-22 スタチックｒａｍ回路 Expired - Fee Related JPH0812756B2 (ja)

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JP62154745A JPH0812756B2 (ja) 1987-06-22 1987-06-22 スタチックｒａｍ回路
US07/207,650 US4947379A (en) 1987-06-22 1988-06-16 High speed static random access memory circuit
DE8888305509T DE3878320T2 (de) 1987-06-22 1988-06-16 Statischer ram-speicher.
EP88305509A EP0296760B1 (en) 1987-06-22 1988-06-16 A static random access memory circuit
KR1019880007532A KR910009439B1 (ko) 1987-06-22 1988-06-22 스태틱 ram 회로

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