[go: up one dir, main page]

KR100253282B1 - 메모리소자의소모전력자동감소회로 - Google Patents

메모리소자의소모전력자동감소회로 Download PDF

Info

Publication number
KR100253282B1
KR100253282B1 KR1019970011977A KR19970011977A KR100253282B1 KR 100253282 B1 KR100253282 B1 KR 100253282B1 KR 1019970011977 A KR1019970011977 A KR 1019970011977A KR 19970011977 A KR19970011977 A KR 19970011977A KR 100253282 B1 KR100253282 B1 KR 100253282B1
Authority
KR
South Korea
Prior art keywords
burn
voltage
signal
circuit
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970011977A
Other languages
English (en)
Other versions
KR19980075716A (ko
Inventor
박종훈
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970011977A priority Critical patent/KR100253282B1/ko
Priority to CN97122171A priority patent/CN1120497C/zh
Priority to DE19753423A priority patent/DE19753423B4/de
Priority to US09/030,844 priority patent/US5905688A/en
Priority to JP08895498A priority patent/JP3968733B2/ja
Publication of KR19980075716A publication Critical patent/KR19980075716A/ko
Application granted granted Critical
Publication of KR100253282B1 publication Critical patent/KR100253282B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 메모리 소자의 소모 전력 자동 감소 회로에 관한 것으로 특히, 자동 전력 감소 기능을 구비한 메모리 소자를 번인하는 경우 상대적으로 긴 시간동안 메모리 셀 및 주변 회로를 고전압으로 동작시킴으로써 전체적으로 번인 효과를 향상시키도록 창안한 것이다. 이러한 본 발명은 복수개의 어드레스천이감지신호(ATD1.. ATDn) 및 데이터입력감지신호(DTD1..DTDn)과 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)에 응답하여 메모리 셀의 입출력을 제어하기 위한 파워다운신호(PD)를 발생시키는 파워다운타이머를 구비한 메모리 소자에 있어서, 번인모드시 하이인 제어신호(CTL)에 의해 번인전압을 감지하여 번인전압감지신호(BIV)를 파워다운타이머(40)에 출력하는 번인전압감지부(100)를 포함하여 구성한다.

Description

메모리 소자의 소모 전력 자동 감소 회로{AUTO POWER DOWN CIRCUIT OF MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로 특히, 저전력의 스태틱 랜덤 액세스 메모리(static random access memory) 소자에 있어서, 정상동작 모드시에는 자동 전력 감소 기능을 인에이블시키고 번인 모드시에는 자동 전력 감소 기능을 디스에이블시키도록 한 메모리의 소모 전력 자동 감소 회로에 관한 것이다.
일반적으로 메모리 소자는 소모 전력 자동 감소 기능의 유무에 관계없이 패키지화한 후 웨이퍼(wafer) 제작 후 초기 불량 제품을 제거하기 위해 번인(Burn In)하게 된다.
번인 모드시 인가 전압은 대부분 고전압으로서 메모리 셀과 그 주변 회로를 동작시킴으로써 메모리 소자의 취약함을 걸러내고 있다.
일반적으로 스태틱 랜덤 액세스 메모리 소자(이하, ??에스램??이라 약칭함)는 정상동작 모드와 마찬가지로 번인 모드의 경우에도 읽기 싸이클이나 쓰기 싸이클동안 전원공급원사이에 직류전압이 계속 흐르게 된다. 이로 인하여 에스램에서의 전력 소모가 크다는 것은 잘 알려져 있다. 따라서, 에스램의 소모전력을 줄이려는 요구가 커져 왔다.
그러한 저전력에의 요구를 해소하기 위하여 제안된 것으로서, 미합중국 특허번호 제 4,947,487호(특허등록일: 1990년 10월 9일)는 쓰기 싸이클동안의 소모 전류를 줄이는 것에 관하여 기술하고 있다.
여기서는, 실제적인 쓰기동작을 수행하는 기간은 외부의 제어신호에 의해 결정되는 쓰기 싸이클기간에 따르지 않고 펄스신호발생수단이 소정의 펄스신호를 발생하는 기간에 의해 결정되어진다. 그리하여, 실제적인 쓰기 동작기간이 종료되면 전술한 펄스신호발생수단에 의해 쓰기 싸이클중이더라도 파워다운모드(power-down mode)로 전환된다.
그리고, 미합중국 특허번호 제 4,947,379호(특허등록일: 1990년 8월 7일)는 워드라인들과 비트라인들에 연결된 데이타출력회로들이 워드라인활성화펄스와 센스증폭 활성화펄스가 종료된 후에 비활성화됨으로써 읽기 싸이클에서의 전류소모를 줄인다.
최근에 제시된 소모전력 감소 회로는 도1 의 블록도에 도시된 바와 같다.
즉, 종래의 회로는 메모리 셀(MC11..MCn1)..(MC1m..MCnm)에 비트 라인(BL1,BL1B).. (BLm,BLmB)이 각기 접속되고 상기 메모리 셀(MC11..MC1m)..(MCn1..MCnm)이 워드 라인(WL1..WLn)에 각기 접속되어 데이터를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 비트 라인(BL1,BL1B)..(BLm,BLmB)을 풀업시키는 비트라인 풀업부(BP1..BPm)와, 어드레스(A1..Ak)를 입력받아 로우 디코더(3) 및 칼럼 디코더(7)로 전송하는 어드레스 입력회로(1)와, 상기 어드레스 입력회로(1)에 입력되는 어드레스의 레벨 천이를 감지하는 어드레스 천이감지부(5)와, 상기 로우 디코더(3)의 출력 신호를 반전하는 인버터(I1..In)와, 파워 다운 신호(PD)와 상기 인버터(I1..In)의 출력 신호를 각기 노아링하여 상기 워드라인(WL1..WLn)에 출력하는 노아 게이트(NOR1..NORn)와, 읽기 모드시 상기 메모리 셀 어레이로부터 데이터를 읽어 출력 버퍼(37)를 통해 외부로 출력하는 센스 증폭기(35)와, 쓰기 모드시 외부로부터의 데이터를 입력받아 인버터(25)(27)를 통해 데이터(DIN)(DINB)를 상기 메모리 셀 어레이에 출력하는 데이터 입력 회로(29)와, 이 데이터 입력회로(29)에 입력되는 데이터의 레벨 천이를 감지하여 데이터 입력감지신호(DTD)를 출력하는 데이터 천이감지부(33)와, 칩 선택신호(CSB), 쓰기 활성화 신호(WEB) 및 출력 활성화 신호(OEB)를 입력받는 읽기/쓰기 제어회로(11)의 출력 신호를 입력받아 칩선택 감지신호(CSD) 및 쓰기모드 감지신호(WTD)를 출력하는 칩선택/쓰기모드 감지부(13)와, 쓰기 모드시 상기 읽기/쓰기 제어회로(11)에서의 제어신호(WE)를 반전하는 인버터(19)가 로우인 경우 파워 다운 신호(PD)를 입력받아 쓰기 절환 신호(SWE)를 출력하는 노아 게이트(17)와, 상기 파워 다운 신호(PD) 및 상기 읽기/쓰기 제어회로(11)로부터의 출력 신호(WE)를 입력받아 센스증폭 활성화 신호(SAE)를 출력하는 노아 게이트(31)와, 상기 어드레스천이감지부(5)로부터 복수개의 어드레스천이감지신호들(ATD1.. ATDk), 상기 칩선택/쓰기모드 감지부(13)로부터 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD) 그리고, 상기 데이타천이감지부(33)로부터 데이터입력감지신호(DTD1 ..DTDn)를 입력받아 논리 연산하여 임의로 설정된 펄스폭을 가지는 파워다운신호(PD)를 발생시키는 파워 다운 타이머(15)로 구성된다.
상기 파워 다운 타이머(15)는 도2 의 회로도에 도시된 바와 같이, 어드레스천이감지신호들(ATD1..ATDk)를 노아링하는 노아 게이트(42)와, 데이터입력감지신호(DTD1. .DTDn)를 노아링하는 노아 게이트(44)와, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 노아링하는 노아 게이트(46)와, 상기 노아게이트들(42)(44)(46)의 출력신호들을 낸딩하는 낸드 게이트(48)와, 이 낸드 게이트(48)의 출력 신호를 입력받아 펄스폭을 확장하는 펄스 연장 회로(50)와, 이 펄스 연장 회로(50)의 출력 신호를 반전한 파워 다운 신호(PD)를 노아 게이트( NOR1..NORn)(17)(31) 및 데이터 입력회로(29)로 출력하는 인버터(52)로 구성된다.
도면의 미설명 부호 21,23 은 쓰기 모드시 인버터(25)(27)를 통해 입력되는 데이터 입력회로(29)로부터의 데이터(DIN)(DINB)를 메로리 셀 어레이에 출력하는 스위칭 트랜지스터이고, (NA..N1B)..(Nm..NmB)는 읽기/쓰기 모드시 칼럼 디코더(7)의 출력 신호(CSL1..CSLm)에 의해 동작하는 스위칭 트랜지스터이다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
도1 에서, 파워다운타이머(15)는 어드레스천이감지부(5)로부터 복수개의 어드레스천이감지신호들(ATD1.. ATDk)을 입력받고 칩선택/쓰기모드 감지부(13)로부터 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 입력받으며 데이타천이감지부(33)로부터 데이타입력감지신호들(DTD1.. DTDn)을 입력받아 임의로 설정된 펄스폭을 가지는 파워다운신호(PD)를 발생시킨다.
즉, 상기 파워다운타이머(15)는 도2 의 회로도에 도시된 바와 같이, 어드레스천이감지신호들(ATD1..ATDk) 및 데이타입력감지신호들(DTD1..DTDn)과 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 노아게이트들(42)(44)(46)로 입력받고 그 노아게이트들(42)(44)(46)의 출력신호들을 낸드게이트(48)에서 입력받아 그 낸드 게이트(48)의 출력 신호를 입력으로 하는 펄스 연장 회로(50)에서 상기 감지신호들중 어느 하나의 천이에 응답한 파워다운신호(PD)를 발생시키는 것이다.
또한, 도1 에 도시된 바와 같이, 상기 파워다운신호(PD)는 데이터 입력 회로(29)를 제어하는 한편 노아 게이트(NOR1∼NORn)에 입력되어 복수개의 워드라인들(WL1.. WLn)을 활성화시키고, 노아 게이트(17)에 입력되어 데이타입력회로(29)를 데이타라인쌍(DL)(DLB)에 연결하기 위한 쓰기절환신호(SWE)를 활성화시키며, 또한 노아 게이트(31)에 입력되어 센스증폭 활성화신호(SAE)를 발생시키게 된다.
이러한 동작을 수행하는 종래 회로에 대한 읽기 및 쓰기 동작을 도3 의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 쓰기 싸이클동안에는 칩선택신호(CSB) 및 쓰기활성화신호(WEB)는 도3 (a)(c)와 같이 로우레벨을 유지하고 출력활성화신호(OEB)는 하이 또는 로우레벨을 유지한다.
쓰기 싸이클이 시작할 때, 칩선택감지신호(CSD)는 칩선택신호(CSB)의 레벨 천이에 응답하여 도3 (f)와 같이 하이 펄스로 출력되고, 어드레스천이감지신호(ATDi ; i는 1..k)는 어드레스비트(Ai ; i는 1..k)의 천이에 응답하여 도3 (h)와 같이 하이 펄스로 출력된다.
그리고, 쓰기모드감지신호(WTD)는 쓰기활성화신호(WEB)가 로우 레벨로 천이함에 응답하여 도3 (g)와 같이 하이 펄스로 출력되고, 데이터입력감지신호(DTDi ; i는 1.. n)는 입력데이타비트가 천이함에 응답하여 도3 (i)와 같이 하이 펄스로 출력된다.
따라서, 파워다운신호(PD)는 전술한 감지신호들(CSD, WTD, ATDi 및 DTDi)의 논리상태에 따라 파워다운타이머(15)로부터 도3 (j)와 같이 발생된다.
이때, 파워다운신호(PD)가 펄스연장회로(50)에 의해 소정의 펄스폭을 갖고 로우레벨을 유지하고 있는 동안 선택된 워드라인(WLi ; i는 1.. n)은 활성화되고 이 후, 상기 파워다운신호(PD)가 하이레벨로 될 때 상기 워드라인(WLi)을 위한 활성화가 종료된다.
이에 따라, 데이타입력회로(29)는 비활성화상태로 되고 쓰기절환신호(SWE)는 로우레벨로 되어 그 결과 상기 데이타입력회로(29)로부터 메모리 셀들로 흐르는 전류는 차단된다.
한편, 읽기싸이클에서는 칩선택신호(CSB)와 쓰기활성화신호(WEB) 및 출력활성화신호(OEB)는 도3 (a)(c)(d)와 같이 각각 로우, 하이 및 로우 레벨을 유지한다.
이때, 센스증폭 활성화신호(SAE)는 도3 (j)와 같이 이미 설정된 펄스폭만큼의 기간동안 로우레벨을 유지하는 파워다운신호(PD)에 의해 도3 (o)와 같은 하이 펄스로 출력된다.
따라서, 선택되었던 워드라인(WLi)과 센스증폭기(35)는 파워다운신호(PD)가 하이레벨로 상승함에 응답하여 데이타출력버퍼(37)에 의한 래치 동작후에 비활성화된다.
즉, 도1 의 회로는 번인 모드에서도 쓰기 싸이클시 메모리 셀에 데이터 쓰기한 후 워드라인을 디스에이블시키고 읽기 싸이클시 메모리 셀의 데이터를 읽기한 후 워드라인 및 감지증폭기를 디스에이블시킴으로써 전류 경로를 차단하여 궁극적으로 전력 소모를 줄일 수 있다.
그러나, 이러한 종래 기술은 자동 전력 감소 기능 유무에 관계없이 메모리 소자를 패키지화한 후 또는 웨이퍼(wafer) 제작 후 초기 불량 제품을 제거하기 위하여 번인함에 있어서 도4 와 같은 구조의 메모리 셀 및 주변 회로를 대부분 고전압을 인가하여 동작시킴으로써 반도체 소자의 취약함 특히, 트랜지스터의 게이트 옥사이드(Gate Oxide) 결함을 걸러내지만, 자동 전력 감소 기능을 구비한 소자의 경우는 상대적으로 짧은 시간동안만 메모리 셀 및 주변회로중 일부만이 번인 효과를 볼 수 있어 전체적으로 번인 효과가 저하되는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 자동 전력 감소 기능을 구비한 메모리 소자에 있어서, 번인 모드시 자동 전력 감소 기능을 디스에이블시켜 긴 시간동안 메모리 셀 및 주변 회로를 고전압으로 동작시킴으로써 전체적으로 번인 효과를 향상시키도록 창안한 메모리 소자의 소모전력 자동 감소 회로를 제공함에 목적이 있다.
도 1은 종래 메모리 소자의 블록도.
도 2는 도 1에서 파워다운타이머의 회로도.
도 3은 도 1에서의 쓰기 및 읽기 동작을 위한 타이밍도.
도 4는 메모리 소자에서 메모리 셀의 구성을 보인 회로도.
도 5는 본 발명에 따른 소모전력 자동 감소 회로의 블록도.
도 6은 도 5에서 파워다운타이머의 회로도.
도 7은 도 5에서 번인전압감지부의 구성을 보인 회로도.
도 8은 도 7에서 번인전압감지를 보인 파형도.
도 9는 본 발명에서 정상모드 동작시의 타이밍도.
도 10은 본 발명에서 번인모드 동작시의 타이밍도.
* 도면의 주요부분에 대한 부호 설명 *
1 : 어드레스입력회로 3 : 로우디코더
5 : 어드레스천이감지부 7 : 칼럼디코더
11 : 읽기/쓰기제어회로 13 : 칩선택/쓰기모드감지부
15,40 : 파워다운타이머 29 : 데이터입력회로
33 : 데이터천이감지부 35 : 센스 증폭기
37 : 출력버퍼 100 : 번인전압감지부
본 발명은 상기의 목적을 달성하기 위하여 복수개의 어드레스천이감지신호들 및 데이타입력감지신호들과 칩선택감지신호 및 쓰기모드감지신호에 응답하여 파워다운신호를 발생하는 파워다운타이머를 가지는 메모리 소자에 있어서, 번인 모드시 번인 전압이 일정 레벨 이상이 되면 번인전압감지신호를 액티브시켜 자동전력 감소기능을 정지시키기 위한 파워다운신호를 디스에이블 상태로 유지시키는 번인전압 감지부를 구비함을 특징으로 한다.
상기 번인전압 감지부는 제어 신호에 의해 선택적으로 번인전압을 감지하는 전압감지수단과, 이 전압감지수단의 출력 신호를 반전하는 인버터와, 이 인버터의 출력 신호를 래치하여 번인전압감지신호로 출력하는 래치 수단으로 구성함을 특징으로 한다.
상기 전압감지수단은 제어신호를 순차적으로 반전하는 제1,제2 인버터와, 상기 제1 인버터의 출력 신호에 선택적으로 번인전압을 감지하도록 번인접압과 접지사이에 순차적으로 직렬 연결한 피모스트랜지스터, 복수개의 다이오드 및 제1 엔모스트랜지스터와, 번인모드시 상기 제2 인버터의 출력 신호에 의해 상기 제1 엔모스트랜지스터의 드레인단자를 접지시키는 제2 엔모스트랜지스터로 구성함을 특징으로 한다.
상기 복수개의 다이오드는 게이트와 드레인을 공통 접속한 엔모스 트랜지스터로 각기 구성한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도5 는 본 발명에 따른 소모 전력 감소 회로의 블록도로서 이에 도시한 바와 같이, 도1 과 같이 메모리 셀(MC11..MCn1)..(MC1m..MCnm)에 대한 데이터의 쓰기/읽기를 위하여 어드레스 입력 회로(1), 로우 디코더(3), 어드레스 천이 감지부(5), 칼럼 디코더(7), 칩선택/쓰기 모드감지부(13), 읽기/쓰기 제어회로(11), 데이터 입력 회로(29), 데이터 천이 감지부(33)등으로 이루어진 메모리 소자에 있어서, 번인모드시 제어신호(CTL)가 하이로 인에이블된 후 번인 전압이 일정 레벨 이상이 되면 번인전압감지신호(BIV)를 하이로 파워다운타이머(40)에 출력하여 그 파워다운타이머(40)에서의 파워다운신호(PD)를 로우 레벨로 유지시키는 번인전압감지부(100)를 포함하여 구성한다.
이러한 도5 의 블록도에서 파워다운타이머(40)와 번인전압감지부(100)를 제외한 나머지 구성은 도1 의 블록도와 동일하다.
상기 번인전압감지부(100)는 도7 의 회로도에 도시한 바와 같이, 제어신호(CTL)가 인가된 인버터(101)의 출력단자를 소스에 전원전압(Vcc)이 인가된 피모스트랜지스터(102)의 게이트와 소스에 접지전압(Vss)이 인가된 엔모스트랜지스터(106)의 게이트에 공통 접속하여 상기 피모스트랜지스터(102)와 엔모스트랜지스터(106)사이에 드레인과 게이트가 공통접속된 다이오드(103∼105)를 직렬접속하고 상기 인버터(101)의 출력신호가 인가된 인버터(107)의 출력단자를 소스에 접지전압(Vss)이 인가된 엔모스트랜지스터(108)의 게이트에 접속하며 상기 엔모스트랜지스터(108)의 드레인을 상기 다이오드(105)와 엔모스트랜지스터(106)의 접속점에 접속하여 그 접속점을 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)를 통해 2개의 인버터가 상호 반대 방향으로 병렬접속된 래치(110)에 접속하고 그 래치(110)로부터 번인전압감지신호(BIV)를 발생시키도록 구성한다.
상기 파워다운타이머(40)는 도6 의 회로도에 도시한 바와 같이, 어드레스천이감지신호들(ATD1..ATDk)을 입력으로 하는 노아게이트(42)와, 데이터입력감지신호들(DTD1..DTDn)을 입력으로 하는 노아게이트(44)와, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 입력으로 하는 노아게이트(46)와, 상기 노아게이트(42,44,46)의 출력신호를 입력으로 하는 펄스연장회로(50)와, 번인전압감지부(100)에서의 번인전압감지신호(BIV)가 하이인 경우 상기 펄스연장회로(50)의 출력신호를 입력으로 파워다운신호(PD)를 출력하는 노아게이트(54)로 구성한다.
이와같이 구성한 본 발명에 따른 실시예의 동작 및 작용 효과를 설명하면 다음과 같다.
도5 에서 칩선택신호(CSB)와 쓰기활성화신호(WEB) 및 출력활성화신호(OEB)를 입력받는 읽기/쓰기 제어회로(11)는 칩선택신호(CS ; 이는 CSB의 논리적반대신호임)를 어드레스입력회로(1)로 인가하고, 쓰기활성화신호(WE ; 이는 WEB의 논리적반대신호임)를 데이타입력회로(29)로 인가한다.
칩선택/쓰기모드 감지부(13)는 읽기/쓰기제어회로(11)에서 칩선택신호(CSB) 및 쓰기활성화신호(WEB)의 천이상태에 응답하여 칩선택감지신호(CSD)와 쓰기모드감지신호(WTD)를 파워다운타이머(40)로 인가한다.
복수개의 어드레스비트들(A1..AK)를 입력하는 어드레스입력회로(1)는 로우디코더(3)와 컬럼디코더(7)에 어드레스를 제공한다.
어드레스천이감지부(5)는 복수개의 어드레스천이감지신호들(ATD1..ATDk)을 파워다운타이머(40)로 제공한다.
로우디코더(3)는 복수개의 로우디코딩신호들을 복수개의 인버터들(I1..In)을 통하여 복수개의 노아게이트들(NOR1..NORn)로 인가한다.
노아게이트들(NOR1.. NORn)로부터의 복수개의 워드라인들(WL1..WLn)은 복수개의 메모리셀들(MC11..MC1m,..,MCn1..MCnm ; 이하 ??MC11..MCnm??으로 약칭함)로 이루어지는 메모리 셀 어레이에 각기 연결된다.
컬러디코더(7)에서 발생되는 복수개의 컬럼선택신호들(CSL1.. CSLm)은 복수개의 비트라인쌍들(BL1/BL1B..BLm/BLmB)과 데이타라인쌍 (DL/DLB)사이에 연결된 복수개의 컬럼선택트랜지스터쌍(N1/N1B..Nm/NmB)의 게이트에 각기 인가된다.
노아게이트(31)는 파워다운신호(PD)와 쓰기활성화신호(WE)를 입력받아 센스증폭 활성화신호(SAE)를 발생시킨다.
상기 센스증폭 활성화신호(SAE)에 의해 제어되는 센스증폭기(35)는 데이터라인쌍(DL/ DLB)상의 데이타비트쌍을 입력받아 센스증폭 출력신호쌍(SAO/SAOB)을 데이타출력버퍼(37)를 통해 데이터입출력버스(39)로 전송한다.
또한, 쓰기활성화신호(WE)는 인버터(19)를 통하여 노아게이트(17)에 인가되며, 노아게이트(17)은 쓰기활성화신호(WE)와 함께 파워다운신호(PD)를 입력받아 쓰기절환신호(SWE)를 데이타라인쌍(DL/DLB)과 데이타입력라인쌍(DIN/DINB)사이에 연결된 선택트랜지스터쌍(21/23)의 게이트로 인가한다.
데이타입력라인쌍(DIN/DINB)상에는 데이타입력회로(29)로부터의 입력데이타비트쌍이 인버터쌍(25/27)을 통하여 실린다.
데이타천이감지부(33)는 데이타입력회로(29)내에서의 입력데이타비트들의 천이에 응답하여 파워다운타이머(40)로 공급되는 복수개의 데이터입력감지신호들(DTD1.. DTDn)을 발생시킨다.
도9 및 도10 은 본 발명에서 정상모드시와 번인모드시의 타이밍도를 도시한 것으로, 쓰기 및 읽기 싸이클 동작시 감지신호들(ATD, DTD, CSD, WTD) 및 번인전압감지부(100)에서 발생된 번인전압감지신호(BIV)에 의해 파워다운타이머(40)로부터 발생되는 파워다운신호(PD)의 레벨이 제어되어 메모리 셀(MC11..MCnm)에 대한 데이터 입출력이 제어되고 있음을 나타낸다.
상기에서 도9 의 타이밍과 같은 동작을 수행하는 정상모드에서 번인전압감지부(100)는 제어신호(CTL)가 하이레벨이므로 인버터(101)의 출력신호가 로우레벨이 되어 피모스트랜지스터(102)가 턴온됨과 아울러 엔모스트랜지스터(106)가 턴오프된다.
따라서, 정상전원(Vcc)이 공급되는 상태에서 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)의 출력신호가 하이가 되고 그 하이레벨의 신호를 입력받은 2개의 인버터가 상호반대 방향으로 병렬접속된 래치(110)에서 번인전압감지신호(BIV)를 도9 (p)와 같이 로우레벨로 발생시켜 파워다운타이머(40)에 입력시키게 된다.
그리고, 도10 의 타이밍과 같은 동작을 수행하는 번인 모드의 경우 번인전압감지부(100)는 제어신호(CTL)가 하이레벨이므로 인버터(101)의 출력신호가 로우레벨로 되어 피모스트랜지스터(102)가 턴온되고 엔모스트랜지스터(106)가 턴오프되며 상기 인버터(101)의 출력신호를 입력으로 하는 인버터(107)의 하이 출력신호에 의해 엔모스트랜지스터(108)가 턴온됨에 의해 상기 피모스트랜지스터(102)를 통해 인가된 번인전압(Vcc)이 다이오드(103∼105)를 순차 통해 감압되고 그 감압된 전압이 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)에 인가되는데, 도8 에서와 같이 번인전압(Vcc)이 점차 증가하여 상기 인버터(109)에 인가되는 전압이 소정 레벨이 되면 상기 인버터(109)의 엔모스트랜지스터의 턴온량이 증가하기 시작하고 이 후, 상기 인버터(109)에 인가되는 번인감지전압이 논리게이트를 구동할 수 있는 일정 레벨이 되면 래치(110)에서 도10 (p)와 같이 번인전압감지신호(BIV)를 하이레벨로 발생시켜 파워다운타이머(40)에 출력하게 된다.
상기에서 엔모스트랜지스터(108)의 턴온량은 엔모스트랜지스터(106)의 턴온량에 비하여 작다.
도6 과 같은 파워다운타이머(40)는 파워다운신호(PD)를 발생시키는 노아게이트(54)의 일측입력단자로 번인전압감지신호(BIV)를 입력받고 그 노아게이트(54)의 타측입력단자로 펄스연장회로(50)의 출력신호를 입력받는다.
어드레스천이감지신호들(ATD1.. ATDk)은 노아게이트(42)로 입력되고, 데이타입력감지신호들(DTD1.. DTDn)은 노아게이트(44)로 입력되고, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)는 노아게이트(46)에 입력된다. 상기 노아게이트(42,44,46)의 출력단자들은 낸드게이트(48)의 입력단자에 연결되고 그 낸드게이트(48)의 출력단자는 펄스연장회로(50)에 연결된다.
따라서, 노아게이트(54)에서 출력되는 파워다운신호(PD)는 번인전압감지부(100)에서 번인전압감지신호(BIV)가 로우레벨로 인가되는 정상모드의 경우에만 도9 (j)와 같이 유효한값으로 발생되어진다.
제9도는 본 발명에서 정상 동작 모드시의 쓰기 및 읽기싸이클에서의 타이밍을 보여준다.
쓰기싸이클 및 읽기싸이클에서 번인전압감지부(100)는 로우레벨의 제어신호(CTL)가 입력되어 도9 (p)와 같이 번인전압감지신호(BIV)를 파워다운타이머(40)에 출력하게 된다.
이때, 파워다운타이머(40)는 노아게이트(54)가 펄스연장회로(50)의 출력신호에 응답함으로 감지신호들(ATD, DTD, CSD, WTD)의 논리상태에 따라 도9 (j)와 같이 발생하게 된다.
따라서, 파워다운타이머(40)에서 펄스연장회로(50)에 의해 파워다운신호(PD)가 소정 펄스폭으로 로우레벨을 유지하는 동안 선택된 워드라인(WLi ; I는 1..n)이 활성화되고 데이터입력회로(29)를 데이터라인쌍(DL/DLB)에 연결하기 위한 쓰기절환신호(SWE)를 활성화시키며 또한 센스증폭 활성화신호(SAE)를 발생시키는 동시에 상기 데이터입력회로(29)를 제어하게 된다.
이 후, 파워다운신호(PD)가 하이레벨이 되면 워드라인(WL)과 데이터입력회로(29) 또는 센스증폭기(35)가 비활성화상태가 되어 쓰기싸이클동안에는 메모리 셀로부터 상기 데이터입력회로(29)로 흐르는 전류를 차단하고 읽기싸이클동안에는 메모리 셀로부터 상기 센스증폭기(35)로 흐르는 전류를 차단하게 된다.
즉, 본 발명은 정상 모드의 경우 쓰기싸이클시 메모리셀에 데이터 쓰기한 후 워드라인(WL)을 디스에이블시키고 읽기싸이클시 메모리셀의 데이터를 읽기한 후 워드라인(WL)과 센스증폭기(35)를 디스에이블시킴으로써 전류 경로를 차단하여 소모전력을 줄이게 된다.
이러한 본 발명의 정상모드는 도3 의 타이밍에 의한 종래 기술과 동일한 동작을 수행하는 것이다.
도10 은 본 발명에서 번인모드시 쓰기 및 읽기 싸이클에서의 타이밍도를 보여준다.
쓰기싸이클 및 읽기싸이클에서 번인전압감지부(100)는 하이레벨의 제어신호(CTL)가 입력되어 도10 (p)와 같이 번인전압감지신호(BIV)를 하이레벨로 발생시켜 파워다운타이머(40)에 출력하게 된다.
이때, 파워다운타이머(40)는 노아게이트(54)가 하이레벨의 번인전압감지신호(BIV)의 입력으로 도10 (j)와 같이 로우레벨을 유지하게 된다.
따라서, 쓰기싸이클의 경우 로우디코더(3)에서 발생된 로우디코딩신호에 의해 노아게이트(NOR1..NORn)에서 발생하는 워드라인신호(WLi ; i= 1..n)는 도10 (k)와 같이 어드레스(Ai ; i= 1..n)의 천이구간동안 하이레벨로 발생되고 읽기/쓰기제어회로(11)에서 발생된 쓰기활성화신호(WE ; 도10 (c)와 같은 WEB 의 반전신호)를 반전한 인버터(19)의 출력신호에 의해 노아게이트(17)가 쓰기절환신호(SWE)를 도10 (n)과 같이 하이레벨로 발생시켜 데이터입력라인쌍(DIN/DINB)과 데이터라인쌍(DL/DLB)사이에 연결된 트랜지스터쌍(21,23)의 게이트에 인가하며 상기 쓰기활성화신호(WE)를 입력받은 노아게이트(31)가 센스증폭 활성화신호(SAE)를 도10 (o)와 같이 로우레벨로 발생시켜 센스증폭기(35)를 디스에이블시키게 된다.
그리고, 칼럼디코더(7)는 어드레스입력회로(1)의 출력신호를 입력으로 복수개의 칼럼선택신호들(CSL1..CSLn)을 발생시켜 비트라인쌍(BL1/BLB1..BLm/BLBm)과 데이터라인쌍(DL/DLB)사이에 연결된 복수개의 칼럼선택트랜지스터쌍(N1/N1B..Nm/NmB)의 게이트에 인가하게 된다.
이에 따라, 도10 (k)(n)과 같이 선택된 워드라인(WLi ; i= 1..n)과 쓰기절환신호(SWE)가 하이레벨을 유지하므로 메모리셀 및 주변회로의 일부가 고레벨의 번인전압에 의해 충분한 시간동안 쓰기 동작을 수행하게 된다.
한편, 읽기싸이클의 경우 로우디코더(3)에서 발생된 로우디코딩신호에 의해 노아게이트(NOR1..NORn)에서 발생하는 워드라인신호(WLi ; i= 1..n)는 도10 (k)와 같이 어드레스(Ai ; i= 1..n)의 천이구간동안 하이레벨로 발생되고 읽기/쓰기제어회로(11)에서 발생된 쓰기활성화신호(WE ; 도10 (c)와 같은 WEB 의 반전신호)를 반전한 인버터(19)의 출력신호에 의해 노아게이트(17)에서의 쓰기절환신호(SWE)는도10 (n)과 같이 로우레벨로 발생되어 엔모스트랜지스터쌍(21,23)의 게이트에 인가되며 상기 쓰기활성화신호(WE)를 입력받은 노아게이트(31)에서의 센스증폭 활성화신호(SAE)는 도10 (o)와 같이 하이레벨로 발생되어 센스증폭기(35)를 인에이블시키게 된다.
그리고, 칼럼디코더(7)는 어드레스입력회로(1)의 출력신호를 입력으로 복수개의 칼럼선택신호들(CSL1..CSLn)을 발생시켜 비트라인쌍(BL1/BLB1..BLm/BLBm)과 데이터라인쌍(DL/DLB)사이에 연결된 복수개의 칼럼선택트랜지스터쌍(N1/N1B..Nm/NmB)의 게이트에 인가하게 된다.
이에 따라, 도10 (k)(n)과 같이 선택된 워드라인(WLi ; i= 1..n)과 쓰기절환신호(SWE)가 하이레벨을 유지하므로 메모리 셀과 주변회로의 일부가 고레벨의 번인전압에 의해 읽기 동작을 수행하게 된다.
즉, 본 발명은 번인모드의 경우 번인전압감지부(100)가 일정레벨이상의 전압이 인가되면 번인전압으로 판단하여 번인전압감지신호(BIV)를 도10 (p)와 같이 하이레벨로 발생시킴에 의해 자동전력감소기능을 차단하지만 메모리셀 및 주변회로의 일부가 충분한 시간동안 쓰기/읽기 동작을 수행하여 번인효과를 향상시킬 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 번인모드 동작의 경우 자동 전력 감소 기능 유무에 관계없이 긴시간동안 고전압을 인가하여 쓰기 및 읽기싸이클을 진행시킴으로써 메모리 소자의 초기불량을 제거하여 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 정상모드 동작의 경우 라이트 싸이클시 메모리 셀에 데이터 라이트 후 워드 라인을 디스에이블시킴으로써 리드 싸이클시 메모리 셀의 데이터를 리드한 후 워드 라인 및 센스앰프를 디스에이블시킴으로써 전류 경로를 차단하여 전력 소모를 줄일 수 있는 효과가 있다.

Claims (8)

  1. 복수개의 어드레스천이감지신호(ATD1..ATDn) 및 데이터입력감지신호(DTD1..DTDn)과 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)에 응답하여 메모리 셀의 입출력을 제어하기 위한 파워다운신호(PD)를 발생시키는 파워다운타이머를 구비한 자동전력 감소기능의 메모리 소자에 있어서, 번인모드시 제어신호(CTL)가 인에이블된 후 번인 전압이 일정 레벨 이상이 되면 번인전압감지신호(BIV)를 액티브시킴에 의해 파워다운타이머(40)에 출력하여 그 파워다운타이머(40)에서의 파워다운신호(PD)를 디스에이블시키고 정상 모드 동작시 상기 번인전압감지신호(BIV)를 디스에이블시킴에 의해 상기 파워다운타이머(40)를 액티브시켜 자동전력 감소기능을 활성화시키는 번인전압감지부를 포함하여 구성함을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  2. 제1항에 있어서, 번인전압 감지부는 제어 신호(CTL)에 의해 선택적으로 번인전압을 감지하는 전압감지수단과, 이 전압감지수단의 출력 신호가 일정레벨이상인 경우 반전하는 인버터 수단과, 이 인버터 수단의 출력 신호를 래치하여 번인전압감지신호(BIV)로 출력하는 래치 수단으로 구성함을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  3. 제2항에 있어서, 전압감지수단은 제어신호(CTL)가 하이레벨로 되어 번인모드가 설정되면 번인전압을 감지하도록 구성한것을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  4. 제2항 또는 제3항에 있어서, 전압감지수단은 제어신호(CTL)를 순차적으로 반전하는 제1,제2 인버터와, 상기 제1 인버터의 출력 신호에 선택적으로 번인전압을 감지하도록 번인접압과 접지단자사이에 순차적으로 직렬 연결한 피모스트랜지스터, 복수개의 다이오드 및 제1 엔모스트랜지스터와, 상기 제2 인버터의 출력 신호에 의해 번인모드시 상기 제1 엔모스트랜지스터의 드레인단자를 접지시키는 제2 엔모스트랜지스터로 구성함을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  5. 제4항에 있어서, 제1 엔모스트랜지스터의 턴온량이 제2 엔모스트랜지스터의 턴온량보다 크도록 구성한 것을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  6. 제4항에 있어서, 복수개의 다이오드는 게이트와 드레인을 공통 접속된 엔모스트랜지스터로 각기 구성함을 특징으로 하는 메모리 소자의 소모 전력 자동 감소 회로.
  7. 제3항에 있어서, 인버터 수단은 전압감지수단의 출력전압이 일정레벨이상이 되는 경우 로우레벨의 전압을 래치 수단에 인가하도록 구성한 것을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
  8. 제3항에 있어서, 래치 수단은 인버터 수단의 출력 신호를 입력으로 그 출력 신호가 천이되기 전에는 계속 이전 출력 레벨을 유지하도록 구성한 것을 특징으로 하는 메모리 소자의 소모전력 자동 감소 회로.
KR1019970011977A 1997-04-01 1997-04-01 메모리소자의소모전력자동감소회로 Expired - Fee Related KR100253282B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019970011977A KR100253282B1 (ko) 1997-04-01 1997-04-01 메모리소자의소모전력자동감소회로
CN97122171A CN1120497C (zh) 1997-04-01 1997-11-25 半导体存储器件的自动节能电路
DE19753423A DE19753423B4 (de) 1997-04-01 1997-12-02 Automatische Leistungsabsenkschaltung für Halbleiterspeichervorrichtung
US09/030,844 US5905688A (en) 1997-04-01 1998-02-26 Auto power down circuit for a semiconductor memory device
JP08895498A JP3968733B2 (ja) 1997-04-01 1998-04-01 節電機能付き半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970011977A KR100253282B1 (ko) 1997-04-01 1997-04-01 메모리소자의소모전력자동감소회로

Publications (2)

Publication Number Publication Date
KR19980075716A KR19980075716A (ko) 1998-11-16
KR100253282B1 true KR100253282B1 (ko) 2000-05-01

Family

ID=19501692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970011977A Expired - Fee Related KR100253282B1 (ko) 1997-04-01 1997-04-01 메모리소자의소모전력자동감소회로

Country Status (5)

Country Link
US (1) US5905688A (ko)
JP (1) JP3968733B2 (ko)
KR (1) KR100253282B1 (ko)
CN (1) CN1120497C (ko)
DE (1) DE19753423B4 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552949B1 (en) * 2002-02-05 2003-04-22 Arm Limited Reducing leakage current in a memory device
US20050117424A1 (en) * 2003-12-01 2005-06-02 Chih-Ta Star Sung Low power sensing scheme for the semiconductor memory
US7079441B1 (en) * 2005-02-04 2006-07-18 Infineon Technologies Ag Methods and apparatus for implementing a power down in a memory device
KR101318116B1 (ko) 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7392338B2 (en) * 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US7590796B2 (en) 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7580312B2 (en) 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
DE112006004263B4 (de) 2005-09-02 2015-05-13 Google, Inc. Speicherbaustein
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028135A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US20090059686A1 (en) * 2007-09-04 2009-03-05 Chih-Ta Star Sung Sensing scheme for the semiconductor memory
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR101781371B1 (ko) 2013-07-25 2017-09-25 삼성전자 주식회사 전자장치 및 그 전원제어방법
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
TWI585366B (zh) * 2016-08-23 2017-06-01 新唐科技股份有限公司 計數裝置及計步裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008208A (ko) * 1995-07-14 1997-02-24 김광호 번인 테스트 모드 구동 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812756B2 (ja) * 1987-06-22 1996-02-07 松下電子工業株式会社 スタチックｒａｍ回路
JPH01251496A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタティック型ランダムアクセスメモリ
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
KR960009033B1 (en) * 1991-07-17 1996-07-10 Toshiba Kk Semiconductor memory
KR0141933B1 (ko) * 1994-10-20 1998-07-15 문정환 저전력의 스테이틱 랜덤 억세스 메모리장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008208A (ko) * 1995-07-14 1997-02-24 김광호 번인 테스트 모드 구동 회로

Also Published As

Publication number Publication date
DE19753423B4 (de) 2012-01-12
JPH10283783A (ja) 1998-10-23
DE19753423A1 (de) 1998-10-08
CN1195174A (zh) 1998-10-07
US5905688A (en) 1999-05-18
KR19980075716A (ko) 1998-11-16
CN1120497C (zh) 2003-09-03
JP3968733B2 (ja) 2007-08-29

Similar Documents

Publication Publication Date Title
KR100253282B1 (ko) 메모리소자의소모전력자동감소회로
US5267197A (en) Read/write memory having an improved write driver
EP0490651B1 (en) A semiconductor memory with column equilibrate on change of data during a write cycle
KR100507379B1 (ko) 워드라인 구동 회로
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
JPH0969300A (ja) 半導体記憶装置
US20100182850A1 (en) Dynamic leakage control for memory arrays
KR0141933B1 (ko) 저전력의 스테이틱 랜덤 억세스 메모리장치
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
KR100678427B1 (ko) 소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치
US5400282A (en) Detector circuit for testing semiconductor memory device
US5400285A (en) Semiconductor integrated circuit device
CN100559508C (zh) 半导体存储器器件
KR100306511B1 (ko) 반도체기억장치
KR100521376B1 (ko) 불량 워드라인을 스크린하고 불량 워드라인에 브릿지가존재하더라도 리프레쉬 전류나 스탠바이 전류를증가시키지 않는 반도체 메모리 장치 및 그 워드라인 구동방법
KR100304709B1 (ko) 외부에서 데이터 입출력 모드를 제어할 수 있는 반도체 메모리장치
KR20020047543A (ko) Ｓｒａｍ 디바이스의 워드라인 콘트롤 회로
KR100253285B1 (ko) 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
US6580656B2 (en) Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof
KR20000022612A (ko) 컬럼 게이트를 갖는 반도체 메모리 및 컬럼 게이트의 제어 방법
KR100219060B1 (ko) 센스증폭기가 디스에이블되는 시점에 워드라인이 비활성화되는 마스크 롬
KR100358151B1 (ko) 테스트 모드시 다수 셀에 대한 쓰기 동작 수행 방법 및 그를위한 반도체메모리장치
KR100449272B1 (ko) 기입 동작시 펄스된 워드 라인 기능을 갖는 스태틱 램

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970401

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970401

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990928

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19991126

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000122

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000124

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20021223

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20031219

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20041220

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20051219

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20061211

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20080102

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20091222

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20101224

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20111221

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20121224

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20131223

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20151209