JPH10312688A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10312688A JPH10312688A JP12232797A JP12232797A JPH10312688A JP H10312688 A JPH10312688 A JP H10312688A JP 12232797 A JP12232797 A JP 12232797A JP 12232797 A JP12232797 A JP 12232797A JP H10312688 A JPH10312688 A JP H10312688A
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Abstract
データの読み出しを行う半導体メモリ装置を提供するこ
とである。 【解決手段】 本発明の半導体メモリ装置では、アドレ
ス信号の変化を検出する回路と、ビットラインのプリチ
ャージが未完了の場合には、未完了信号を出力し、完了
した場合には完了信号を出力する回路と、検出信号によ
りセットされ、完了信号によりリセットされる信号を出
力する回路と、未完了信号が出力されている時に、セッ
トされた信号が出力された場合には、当該信号がリセッ
トされるまでの間、プリチャージ信号を出力し、完了信
号が出力されている時に、セットされた信号が出力され
た場合には、所定時間、上記プリチャージ信号を出力す
る回路と、プリチャージ信号の入力に応じてビットライ
ンのプリチャージを行う回路とを備える。
Description
に関する。より詳細には、アドレス変化を検出して内部
同期信号を生成する内部同期型のメモリ装置に関する。
案されている。例えば、特開平3−73495号公報に
は、アドレス信号の入力に応じて実行するメモリセルア
レイのプリチャージの完了を、ダミーのメモリセルを利
用して検出し、このプリチャージの完了後、メモリセル
アレイより直ちにデータの読み出しを行う半導体メモリ
装置が提案されている。これにより、高速なデータの読
み出しを可能にする。図1は、従来の内部同期型メモリ
の構成を示す図である。アドレス信号が入力された場
合、当該アドレス信号はアドレスバッファ1を介して
X,Yデコーダ2に送出される。また、クロック発生回
路3は、入力されるアドレス信号の変化に同期してAT
D信号をSAT発生回路4に出力する。SAT発生回路
4では、ATD信号の集合であるSAT信号を発生し、
当該SAT信号をASD発生回路5に出力する。ASD
発生回路5は、図2に示すように2つのNANDゲート
51、52で構成されるフリップフロップ回路からな
り、SAT信号の入力に応じてASD信号をPRC発生
回路6及びXDE発生回路7に出力する。このASD信
号は、SAT信号の立ち下がりで立ち上がり、ダミーセ
ンスアンプ回路12より出力されるPES信号の立ち下
がりにより立ち下がる。PRC発生回路6は、図2に示
すように、2つのインバータ61、62を直列に接続し
てなる回路であり、プリチャージ回路7、8のプリチャ
ージを制御するPRC信号を出力する。このPRC信号
は、ASD信号の立ち上がりにより立ち上がり、ASD
信号の立ち下がりにより立ち下がる。プリチャージ回路
7、8は、”H”レベルのPRC信号の入力に応じてメ
モリセルアレイ9及びダミーセル10のプリチャージを
開始する。XDE発生回路16は、ASD信号の入力に
応じてワードラインWLを制御するXDE信号をX,Y
デコーダ2に出力する。このXDE信号は、入力される
ASD信号の立ち上がりにより立ち下がり、ASD信号
の立ち下がりにより立ち上がる。X,Yデコーダ2は、
XDE信号の立ち上がりに応じて、アドレスに応じて選
択されるワードラインWLを立ち上げる。ワードライン
WLの立ち上がりに応じて、メモリセルアレイ9より所
定のデータがビットラインBL,/BLを介して読み出
され、センスアンプ回路11で増幅された後に出力バッ
ファ14に出力される。ここで、ビットライン/BL
は、ビットラインBLと論理的に相補な関係にあるビッ
トラインを示す。以下に同じである。また、ワードライ
ンWLの立ち上がりに応じて、ダミーセル10に記憶さ
れている固定のデータがダミービットラインDBLに伝
わり、ダミーセンスアンプ回路12に出力される。ダミ
ーセンスアンプ回路12は、上記ダミービットラインD
BLの出力に応じて、所定のPES信号をASD発生回
路5及び出力バッファ14に出力する。ダミーセンスア
ンプ回路12は、ダミービットラインDBLの出力が所
定のしきい値を越えた場合に、ダミーセル10のプリチ
ャージが完了したと判断してPES信号を立ち下げる。
その後、ダミービットラインDBLの出力が所定のしき
い値を下回った場合には、PES信号を立ち上げる。な
お、外部より入力されたデータは、入力バッファ15及
び書き込み回路13を介してメモリセルアレイ9に書き
込まれる。
各信号の状態を示すタイムチャートである。以下、この
タイムチャートに基づいて、データの読み出し時におけ
る各信号の変化について説明する。先ず、入力されるア
ドレス信号の変化によりATD信号が立ち上がる(タイ
ミングt1)。これに伴いATD信号の集合であるSA
T信号が立ち下がる(タイミングt2)。SAT信号の
立ち下がりにより、ASD信号が立ち上がる(タイミン
グt3)。ASD信号の立ち上がりにより、PRC信号
が立ち上がると共に、XDE信号が立ち下がる(タイミ
ングt4)。このPRC信号の立ち上がりによりビット
ラインBL,/BL、及びダミービットラインDBLの
プリチャージが始まる(タイミングt5)。ダミービッ
トラインDBLの電位が所定の値に達した場合にプリチ
ャージ完了とみなし、PES信号を立ち下げる(タイミ
ングt6)。このPES信号の立ち下がりにより、AS
D発生回路5を構成するフリップフロップがリセットさ
れ、ASD信号が立ち下がる(タイミングt7)。AS
D信号の立ち下がりにより、PRC信号が立ち下がり、
プリチャージを終了すると共に、XDE信号が立ち上が
る(タイミングt8)。XDE信号の立ち上がりによ
り、ワードラインWLが立ち上がる(タイミングt
9)。これによりメモリセル9からデータが読み出さ
れ、ビットラインBL,/BLの出力が変化し(タイミ
ングt10)、この差がセンスアンプ回路11により増
幅された後に、出力バッファ14を介してデータDout
として出力される(タイミングt11)。上記XDE信
号の立ち上がりにより、ダミービットラインDBLの出
力も放電される(タイミングt10’)。ダミービット
ラインDBLの出力が所定のしきい値を下回った場合、
PES信号が立ち上がる(タイミングt11’)。この
PES信号の立ち上がりにより、データの読み出し処理
が終了し、次にアドレス信号が変化するのを待機する。
て、ASD信号が立ち下がった後、タイミングt12’
までの両矢印で示す期間DTの間、フリップフロップ回
路であるASD発生回路5はリセットされたままの状態
であり、新しいデータ読み出しのサイクルに対する準備
ができていない。即ちこの期間DTは、アドレス信号の
変化に対する不感期間(DeadTime)といえる。以下、不
感期間DT中にアドレス信号が変化した場合に生じる問
題点について説明する。図4のタイムチャートは、不感
期間DT中にアドレス信号が変化した場合の図である。
ここで、最初に入力されるアドレス信号の変化に対して
生じる信号の変化(タイミングT1からタイミングt1
0,t10’までの信号変化)は、図3に示すタイミン
グt1からタイミングt10,t10’における信号の
変化と同じである。ここで、ダミービットラインDBL
の出力が所定のしきい値まで放電される前に、あるアド
レス信号が遅れて入力されると、まずATD信号が発生
し(タイミングt21)、SAT信号が発生する(タイ
ミングt22)。SAT信号の発生に伴いASD信号が
発生する(タイミングt23)。この時、フリップフロ
ップ回路であるASD発生回路5のリセット端子に入力
されるPES信号が”L”であるため、ASD信号は、
SAT信号の立ち上がりに伴い、直ちに立ち下がること
になる(タイミングt24)。この場合、PRC信号
は、ビットラインBL,/BL及び、ダミービットライ
ンDBLが十分プリチャージされる前に立ち下がってし
まう(タイミングt25,t26)。通常、センスアン
プは、左右のビットラインBL,/BLの出力が一致し
た状態から信号を検出及び増幅する。このため、図示す
るように十分なプリチャージが行われていない状態でワ
ードラインWLが立ち上がっても(タイミングt2
7)、実際のデータの読み出しタイミングは大きく遅延
し、ビットラインBL,/BLの出力が一致した後のタ
イミングt28となる。このように、アドレス不感期間
DT内にアドレスが変化した場合に生じるアクセス時間
の増大、又は誤動作等の不具合を、以下、アドレススキ
ュー不良という。
しては、ATD信号が”H”である期間を長くして、十
分にプリチャージが行えるようにする第1の方法と、S
AT信号が”L”である期間を長くして、十分にプリチ
ャージが行えるようにする第2の方法とが考えられる。
しかし、何れの方法でもアクセス時間の増加を伴うとい
った欠点がある。このことを図5を用いて説明する。図
5のタイムチャートは、8本のピンより入力されるアド
レス信号が、少しづつずれて変化した場合を示す図であ
る。タイミングt1からt7までの信号の変化について
は、図4のタイムチャートの場合と同じである。ここ
で、上記第1又は第2の方法を実施すると、ビットライ
ンBL,/BLのプリチャージの完了に伴いタイミング
t7においてPES信号が立ち下がり、フリップフロッ
プ回路よりなるASD回路4がリセットされた後であっ
ても、ATD信号が立ち下がるまではASD信号は”
H”の状態を維持する。このように、ATD信号が”
H”の期間又はSAT信号が”L”の期間、長くすれば
する程、プリチャージは十分に完了しているにもかかわ
らず、更に長時間プリチャージを続けることになり、ア
クセス時間を遅らせてしまうことになる。
より生じるデータの読み出しの遅延を防止し、高速なデ
ータの読み出しを行う半導体メモリ装置を提供すること
である。
モリ装置では、アドレス信号の変化に伴い内部メモリセ
ルのビットラインのプリチャージを行い、当該プリチャ
ージ完了後に内部メモリセルへのワードラインを介して
データの読み出しを行う内部同期型の半導体メモリ装置
において、アドレス信号の変化を検出して所定の検出信
号を出力する第1の回路と、ビットラインのプリチャー
ジが未完了の場合には、プリチャージ未完了信号を出力
し、ビットラインのプリチャージが完了した場合にはプ
リチャージ完了信号を出力する第2の回路と、第1の回
路から出力される検出信号によりセットされ、第2の回
路から出力されるプリチャージ完了信号によりリセット
される信号を出力する双安定回路と、第2の回路からプ
リチャージ未完了信号が出力されている時に、上記双安
定回路からセットされた信号が出力された場合には、双
安定回路から出力される信号がリセットされる期間より
も長く、プリチャージ信号を出力し、第2の回路からプ
リチャージ完了信号が出力されている時に、上記双安定
回路よりセットされた信号が出力された場合には、所定
の時間だけ上記プリチャージ信号を出力する第4の回路
と、第4の回路から出力されるプリチャージ信号に応じ
てビットラインのプリチャージを行う第5の回路とを備
える。また、上記構成の半導体メモリ装置において、更
に、ダミービットラインを有するダミーのメモリセルを
備え、第5の回路は、第4の回路からのプリチャージ信
号の入力に応じてビットライン及びダミービットライン
のプリチャージを行い、第2の回路は、ダミービットラ
インの出力が所定のしきい値以下の場合にプリチャージ
未完了信号を出力し、ダミービットラインの出力が所定
のしきい値を越えた場合にプリチャージ完了信号を出力
することが好ましい。
ドレス信号の変化に伴い内部メモリセルのビットライン
のプリチャージを行い、当該プリチャージ完了後に内部
メモリセルへのワードラインを介してデータの読み出し
を行う内部同期型の半導体メモリ装置において、アドレ
ス信号の変化を検出し、所定の検出信号を出力する第1
の回路と、ダミーのビットラインを有するダミーのメモ
リセルと、ダミービットラインの出力が所定のしきい値
を越えた場合にプリチャージ完了信号を出力する第2の
回路と、第1の回路から出力される検出信号によりセッ
トされ、第2の回路から出力されるプリチャージ完了信
号によりリセットされる信号を出力する双安定回路と、
双安定回路からセットされた信号が出力された場合に、
ダミービットラインの出力を上記しきい値以下の値にま
で放電した後、ダミービットラインの出力が上記しきい
値を越えるまでの間、プリチャージ信号を出力する第4
の回路と、第4の回路から出力されるプリチャージ信号
に応じて、ビットライン及びダミービットラインのプリ
チャージを行う第5の回路とを備える。
ある半導体メモリ装置100について説明する。図6
は、内部同期型のSRAMである半導体メモリ装置10
0の構成を示す図である。アドレス信号が入力された場
合、当該アドレス信号は、アドレスバッファ101を介
してX,Yデコーダ102に送出される。また、クロッ
ク発生回路103は、入力されるアドレス信号の変化に
同期してATD信号をSAT発生回路104に出力す
る。SAT発生回路104では、ATD信号の集合であ
るSAT信号を発生し、当該SAT信号をASD発生回
路105に出力する。ASD発生回路105は、図8に
示すように2つのNANDゲート151、152で構成
されるフリップフロップ回路からなり、SAT信号の入
力に応じて、ASD信号をPRC発生回路120及びX
DE発生回路116に出力する。このASD信号は、S
AT信号の立ち下がりで立ち上がり、ダミーセンスアン
プ回路112より出力されるPES信号の立ち下がりで
立ち下がる。PRC発生回路120は、プリチャージ回
路107、108のプリチャージを制御するPRC信号
を出力する。なお、このPRC発生回路120の構成及
び動作については、後に説明する。通常の動作状態にお
いてPRC発生回路120より出力されるPRC信号
は、ASD信号の立ち上がりに応じて立ち上がり、AS
D信号の立ち下がりにより立ち下がる。プリチャージ回
路107、108は、”H”レベルのPRC信号の入力
に応じてメモリセルアレイ109及びダミーセル110
のプリチャージを開始する。XDE発生回路116は、
ASD信号の入力に応じてワードラインWLを制御する
XDE信号をXデコーダ102に出力する。このXDE
信号は、入力されるASD信号の立ち上がりにより立ち
下がり、ASD信号の立ち下がりにより立ち上がる。X
デコーダ102は、XDE信号の立ち上がりに応じてワ
ードラインWLを立ち上げる。ワードラインWLの立ち
上がりに応じて、メモリセルアレイ109よりデータが
読み出されてビットラインBL,/BLに伝わり、セン
スアンプ回路111で増幅された後に、出力バッファ1
14に出力される。また、ワードラインWLの立ち上が
りに応じて、ダミーセル110に記憶してある固定のデ
ータがダミービットラインDBLに伝わり、ダミーセン
スアンプ回路112に出力される。ダミーセンスアンプ
回路112は、上記ダミービットラインDBLの出力に
応じてPES信号をASD発生回路105及び出力バッ
ファ114に出力する。ダミーセンスアンプ回路112
は、ダミービットラインDBLの出力が所定のしきい値
を越えた場合に、ダミーセル110のプリチャージが完
了したと判断してPES信号を立ち下げ、その後、ダミ
ービットラインDBLの出力が所定のしきい値を下回っ
た場合にPES信号を立ち上げる。なお、外部より入力
されたデータは、入力バッファ115及び書き込み回路
113を介してメモリセルアレイ109に書き込まれ
る。
各信号の状態を示すタイムチャートである。以下、この
タイムチャートに基づいて、通常のデータの読み出し時
における各信号の変化について説明する。先ず、入力さ
れるアドレス信号の変化によりATD信号が立ち上がる
(タイミングT1)。これに伴いATD信号の集合であ
るSAT信号が立ち下がる(タイミングT2)。SAT
信号の立ち下がりにより、ASD信号が立ち上がる(タ
イミングT3)。ASD信号の立ち上がりにより、PR
C信号が立ち上がると共に、XDE信号が立ち下がる
(タイミングT4)。このPRC信号の立ち上がりによ
りビットラインBL,/BL、及びダミービットライン
DBLのプリチャージが始まる(タイミングT5)。ダ
ミーセンスアンプ回路112は、ダミービットラインD
BLの電位が所定の値に達した場合にプリチャージ完了
とみなし、PES信号を立ち下げる(タイミングT
6)。このPES信号の立ち下がりにより、フリップフ
ロップ回路よりなるASD発生回路105がリセットさ
れてASD信号が立ち下がる(タイミングT7)。AS
D信号の立ち下がりにより、PRC信号が立ち下がりプ
リチャージを終了すると共に、XDE信号が立ち上がる
(タイミングT8)。XDE信号の立ち上がりにより、
ワードラインWLが立ち上がる(タイミングT9)。こ
れによりメモリセルアレイ109からデータが読み出さ
れ、ビットラインBL,/BLの出力が変化し(タイミ
ングT10)、この差がセンスアンプ111により増幅
された後に、出力バッファ114を介してデータDout
として出力される(タイミングT11)。上記XDE信
号の立ち上がりにより、ダミービットラインDBLの出
力も放電される(タイミングT10’)。ダミービット
ラインDBLの出力が所定のしきい値を下回った場合、
PES信号が立ち上がる(タイミングT11’)。
りにより、データの読み出し処理が終了し、次のサイク
ルに備えることになる。以下、ASD信号が立ち下がっ
た後からタイミングT12’までの両矢印で示す期間、
即ち、フリップフロップ回路であるASD発生回路10
5がリセットされている期間を不感期間DTという。以
下、この不感期間DTの間にアドレス信号が変化した場
合について説明する。既に説明したように、従来の半導
体メモリ装置では、この不感期間DTの間にアドレス信
号が変化した場合には、真のデータの読み出しタイミン
グが大きく遅れてしまうという問題があった(図4及び
その説明を参照)。これに対して半導体メモリ装置10
0の備えるPRC発生回路120は、不感期間DT、即
ちPES信号が”L”レベルにある間にアドレス信号が
変化した場合には、ASD信号の立ち下がりタイミング
よりも所定の時間だけ遅延させた後に、PRC信号を”
H”から”L”に切り換える。これにより十分なプリチ
ャージを実行可能にする。
発生回路120の構成を示す図である。既に述べたよう
に、ASD発生回路105はNANDゲート151及び
152よりなるフリップフロップ回路である。一方、P
RC発生回路120内において、NORゲート122及
び123は、RSフリップフロップを構成する。ASD
発生回路105より出力されるASD信号は、NORゲ
ート125の入力端子N7、遅延回路121、及び、R
Sフリップフロップのセット端子に相当するNORゲー
ト122の入力端子N1に入力される。遅延回路121
において所定の時間だけ遅延された信号は、RSフリッ
プフロップのリセット端子に相当するNORゲート12
3の入力端子N4に入力される。NORゲート122か
らの出力は、NORゲート124の入力端子N5、及
び、NORゲート123の入力端子N3に入力される。
また、NORゲート123の出力は、NORゲート12
2の入力端子N2に入力される。NORゲート124の
入力端子N6には、PES信号が入力される。NORゲ
ート124の出力は、上記NORゲート125の入力端
子N8に入力される。NORゲート125の出力は、イ
ンバータ126を介してPRC信号として出力される。
ート124の出力は、入力端子N5に入力される信号に
よらず”L”となる。入力端子N8に入力される信号
が”L”の場合、NORゲート125からは、入力端子
N7に入力されるASD信号が反転された状態で出力さ
れる。NORゲート125の出力は、インバータ126
により反転された後にPRC信号として出力される。従
って、PRC発生回路120は、PES信号が”H”の
場合には、ASD信号をそのままPRC信号として出力
する。
信号が”L”の場合、NORゲート124からは、入力
端子N5に入力される信号が反転された状態で出力され
る。NORゲート122より入力端子N3及びN5に出
力される信号は、入力端子N1に入力されるASD信号
の立ち上がりにより立ち下がり、遅延回路121を介し
て入力端子N4に入力される信号の立ち上がりにより立
ち上がる。従って、PRC発生回路120は、PES信
号が”L”の場合には、ASD信号の立ち上がりに応じ
てPRC信号を立ち上げ、NORゲート123の入力端
子N4に入力される信号、即ちASD信号が遅延回路1
21により所定の時間だけ遅延された信号の立ち上がり
に応じてPRC信号を立ち下げる。このように、プリチ
ャージを行う時間は遅延回路121による遅延時間に依
存する。そこで、遅延回路121の遅延時間をプリチャ
ージに十分な時間にセットすることで、不感期間DTに
おいて、アドレス信号が変化した場合であっても十分な
プリチャージを実行可能にする。
るSAT信号、ASD発生回路105より出力されるA
SD信号、PES信号、PRC発生回路120を構成す
る各論理ゲートの入力端子N1〜N8に入力される信
号、及び、PRC発生回路120より出力されるPRC
信号の状態を示すタイムチャートである。図示するよう
に、PES信号が”H”の場合において、アドレス信号
が変化した場合には、ASD信号の立ち上がり(タイミ
ングT50)に応じて、PRC信号が立ち上がる(タイ
ミングT51)。そして、既に図7において説明したよ
うに、プリチャージの完了に伴うPES信号の立ち下が
りに応じたASD信号の立ち下がりに伴い、PRC信号
も立ち下がる(タイミングT52)。また、図7に示す
不感期間DT、即ち、PES信号が”L”の場合、AS
D信号の立ち上がり(タイミングT53)に応じて、P
RC信号が立ち上がる(タイミングT54)。入力端子
N4に入力される,遅延回路121により遅延されたA
SD信号の立ち上がりに応じて、入力端子N2に入力さ
れる信号が立ち下がり(タイミングT55)、入力端子
N3及びN5に入力される信号が立ち上がる(タイミン
グT56)。入力端子N5に入力される信号の立ち上が
りに応じて、入力端子N8に入力される信号が立ち下が
り(タイミングT57)、この結果、PRC信号が立ち
下がる(タイミングT58)。このように、PRC発生
回路120は、不感期間DT、即ちPES信号が”L”
レベルにある間にアドレス信号が変化した場合には、遅
延回路121による遅延時間だけ遅延させた後に、PR
C信号を”H”から”L”に切り換える。これにより十
分なプリチャージを実行可能にする。
が、連続して変化した場合を示す図である。上記説明し
たように、PES信号が”H”の場合、PRC発生回路
120は、ASD信号の立ち上がり及び立ち下がりに同
期してPRC信号を発生する(タイミングT60,T6
1)ため、プリチャージの完了と共に、PRC信号を立
ち下げることができる(タイミングT62)。このよう
に、PRC発生回路120は、点線で示すように、AT
D信号が”H”である期間、又はSAT信号が”L”で
ある期間を長くして、不感期間中におけるアドレスの変
化に対して、十分なプリチャージを行えるようにする方
法(タイミングT70,T71、「発明が解決しようと
する課題」の欄における図5のタイムチャートの説明を
参照)に比べて、不必要に長い間、プリチャージが行わ
れることを防ぐことができる。
装置200の構成を示す図である。図6に示す半導体メ
モリ装置100と同じ構成物については同じ参照番号を
付し、ここでの重複した説明は省く。半導体メモリ装置
200では、図12に示すように、2つのインバータ1
61、162を直列接続してなるPRC発生回路106
を用いる。また、ダミーセル110及びダミーセンスア
ンプ回路112の間のダミービットラインDBLにMO
Sゲート130を接続し、当該MOSゲート130のゲ
ート電極に、ASD発生回路105より出力されるAS
D信号をφDIS発生回路140を介して印加する。φDIS
発生回路140は、ASD信号の立ち上がりに同期し
て、所定のトリガパルス信号をMOSゲート130のゲ
ート電極に対して出力する。これにより、ASD信号の
立ち下がりに伴い、ダミービットラインDBLの強制的
な放電が行われる。上記強制的な放電により、ダミービ
ットラインDBLの出力は所定のしきい値以下となり、
PES信号は”L”にリセットされる。この後、PES
信号は、ダミービットラインDBLが再びプリチャージ
され、その出力が所定のしきい値以上になった場合に、
再び”H”にセットされる。このダミービットラインD
BL及びビットラインBL,/BLのプリチャージに伴
い、ビットラインBL,/BLの十分なプリチャージが
行われる。
示す図である。φDIS発生回路140は、遅延回路14
1、NANDゲート142、インバータ143より構成
される。NANDゲート142の入力端子N1には、A
SD信号がそのまま入力される。もう一方の入力端子N
2には、遅延回路141より遅延されたASD信号が反
転された信号が入力される。NANDゲート142より
出力される信号は、インバータ143により反転された
後に、φDIS信号として出力される。
路140内のNANDゲート142の入力端子N1に入
力されるASD信号、入力端子N2に入力される信号、
及び、インバータ143を介して出力されるφDIS信号
の波形を示す図である。図示するように、φDIS信号
は、遅延回路141による遅延時間の間だけ、”H”に
セットされ、MOSゲート130をアクティブにするト
リガパルスである。
ス信号が変化した場合における各信号の遷移を示すタイ
ムチャートである。本タイムチャートにおいて、最初に
入力されるアドレス信号の変化に対して生じる信号の変
化(タイミングT1からタイミングT11までの信号変
化)は、図7のタイムチャートにおけるタイミングT1
からタイミングT11までと同じである。ここで、ダミ
ービットラインDBLの出力が所定のしきい値まで放電
される前に、アドレス信号を変化させる。この場合、ま
ず、アドレス信号の変化に対してATD信号が立ち上が
る(タイミングT30)。これに伴いATD信号の集合
であるSAT信号が立ち下がる(タイミングT31)。
SAT信号の立ち下がりにより、ASD信号が立ち上が
る(タイミングT32)。ASD信号の立ち上がりによ
り、φDIS発生回路140よりトリガパルス信号である
φDISがMOSゲート130のゲート電極に対して出力
され、ダミービットラインDBLの強制放電が行われ
る。この強制放電の後、PRC信号の立ち上がりにより
プリチャージが行われると共に、XDE信号が立ち下が
る(タイミングT33、タイミングT35)。上記強制
放電に伴い、PES信号はリセットされ(タイミングT
34)、各回路はアドレス信号の変化に対応することが
できる状態になる。PES信号は、プリチャージの実行
によりダミービットラインDBLの出力が所定のしきい
値を越えた場合に、再びセットされる(タイミングT3
6)。PES信号の立ち下がりに伴いASD信号がリセ
ットされる(タイミングT37)。ASD信号の立ち下
がりに伴い、PRC信号が立ち下がると共に、XDE信
号が立ち上がる(タイミングT38)。XDE信号の立
ち上がりによりワードラインWLが立ち上がり(タイミ
ングT39)、メモリセル109よりデータが読み出さ
れ、ビットラインBL,/BLの出力が変化し(タイミ
ングT40)、この差がセンスアンプ111により増幅
された後に、出力バッファ114を介してデータDout
として出力される(タイミングT41)。上記XDE信
号の立ち上がりにより、ダミービットラインDBLの出
力も放電される(タイミングT40’)。ダミービット
ラインDBLの出力が所定のしきい値を下回った場合、
PES信号が立ち上がる(タイミングT42)。
半導体メモリ装置200では、アドレス信号が変化した
場合、まず、ダミービットラインDBLの強制的な放電
を行った後に、ダミービットラインDBL及びビットラ
インBL,/BLのプリチャージを開始する。このた
め、不感期間DTの間にアドレス信号が変化した場合で
あっても、ビットラインBL,/BLの十分なプリチャ
ージを行うことができ、正確かつ迅速なデータの読み出
しを行うことが可能となる。
明したが、本発明はROMなどの他のメモリ、あるいは
PLA等、内部同期システムを流用する全ての回路に対
して適用することができる。
メモリセルからデータを読み出した後、ビットラインが
所定の値まで放電される前、即ち、第2の回路から前回
のデータ読み出し時におけるプリチャージの完了信号が
出力されている間にアドレス信号が変化した場合には、
第2の回路より出力される信号によらず、所定の時間だ
けプリチャージを行う。これにより十分なプリチャージ
を行うことができ、迅速なデータの読み出しを実現する
ことができる。
モリセルからデータを読み出した後、ダミービットライ
ンの出力が所定値以下になる前にアドレス信号が変化し
た場合には、強制的にダミービットラインの放電を行っ
た後にプリチャージを行う。このダミービットラインの
プリチャージにより、ビットラインの十分なプリチャー
ジを行うことができ、迅速なデータの読み出しを実現す
ることができる。
る。
示す図である。
ある。
ャートである。
ャートである。
成を示す図である。
ある。
示す図である。
イムチャートである。
タイムチャートである。
構成を示す図である。
を示す図である。
すタイムチャートである。
タイムチャートである。
ータ 121、141…遅延回路 122、123、124、125…NORゲート 130…MOSゲート 140…φDIS発生回路
Claims (3)
- 【請求項1】 アドレス信号の変化に伴い内部メモリセ
ルのビットラインのプリチャージを行い、当該プリチャ
ージ完了後に内部メモリセルからデータの読み出しを行
う内部同期型の半導体メモリ装置において、 アドレス信号の変化を検出して所定の検出信号を出力す
る第1の回路と、 ビットラインのプリチャージの完了及び未完了を判断
し、未完了の場合には、プリチャージ未完了信号を出力
し、完了の場合にはプリチャージ完了信号を出力する第
2の回路と、 第1の回路から出力される検出信号によりセットされ、
第2の回路から出力されるプリチャージ完了信号により
リセットされる信号を出力する双安定回路と、 第2の回路からプリチャージ未完了信号が出力されてい
る時に、上記双安定回路からセットされた信号が出力さ
れた場合には、双安定回路から出力される信号がリセッ
トされるまでの期間よりも長く、プリチャージ信号を出
力し、第2の回路からプリチャージ完了信号が出力され
ている時に、上記双安定回路よりセットされた信号が出
力された場合には、所定の時間だけ上記プリチャージ信
号を出力する第4の回路と、 第4の回路から出力されるプリチャージ信号に応じてビ
ットラインのプリチャージを行う第5の回路とを備える
ことを特徴とする半導体メモリ装置。 - 【請求項2】 請求項1に記載の半導体メモリ装置にお
いて、 更に、ダミーのメモリセルを備え、 上記第2の回路は、ダミービットラインの出力が所定の
しきい値以下の場合にプリチャージ未完了信号を出力
し、ダミービットラインの出力が所定のしきい値を越え
た場合にプリチャージ完了信号を出力し、 上記第5の回路は、第4の回路からのプリチャージ信号
の入力に応じてビットライン及びダミービットラインの
プリチャージを行うことを特徴とする半導体メモリ装
置。 - 【請求項3】 アドレス信号の変化に伴い内部メモリセ
ルのビットラインのプリチャージを行い、当該プリチャ
ージ完了後に内部メモリセルからデータの読み出しを行
う内部同期型の半導体メモリ装置において、 アドレス信号の変化を検出し、所定の検出信号を出力す
る第1の回路と、 ダミーのビットラインを有するダミーのメモリセルと、 ダミービットラインの出力が所定のしきい値を越えた場
合にプリチャージ完了信号を出力する第2の回路と、 第1の回路から出力される検出信号によりセットされ、
第2の回路から出力されるプリチャージ完了信号により
リセットされる信号を出力する双安定回路と、 双安定回路からセットされた信号が出力された場合に、
ダミービットラインの出力を上記しきい値以下の値にま
で放電した後、ダミービットラインの出力が上記しきい
値を越えるまでの間、プリチャージ信号を出力する第4
の回路と、 第4の回路から出力されるプリチャージ信号に応じて、
ビットライン及びダミービットラインのプリチャージを
行う第5の回路とを備えることを特徴とする半導体メモ
リ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12232797A JP3805858B2 (ja) | 1997-05-13 | 1997-05-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12232797A JP3805858B2 (ja) | 1997-05-13 | 1997-05-13 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10312688A true JPH10312688A (ja) | 1998-11-24 |
JP3805858B2 JP3805858B2 (ja) | 2006-08-09 |
Family
ID=14833233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12232797A Expired - Fee Related JP3805858B2 (ja) | 1997-05-13 | 1997-05-13 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3805858B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
KR100542396B1 (ko) * | 2000-12-26 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센싱 회로 |
JP2007213787A (ja) * | 2006-02-10 | 2007-08-23 | Hynix Semiconductor Inc | 半導体記憶装置のアクティブサイクル制御回路及び方法 |
JP2014533419A (ja) * | 2012-09-17 | 2014-12-11 | インテル・コーポレーション | メモリにおける基準ビットラインの使用 |
-
1997
- 1997-05-13 JP JP12232797A patent/JP3805858B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
JP3805858B2 (ja) | 2006-08-09 |
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