JPS6330891A - Ｃｒｔコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 本発明はＣＲＴコントローラであって、ＣＰＵよりの初
期化用の画像データを保持し、この初期化用の画像デー
タをメモリに書ぎ込むと共に映像信号に変換してＣＲＴ
に供給することにより、ＣＰＵの処理効率を向上させる
。

〔産業上の利用分野〕

本発明はＣＲＴコントローラに関し、メモリより１画面
分の画像データを順次読み出し、この画像データを映像
信号に変換してＣＲＴに表示させるＣＲＴコントローラ
に関する。

一般に、画像表示システムではＲＡＭに１画面分の画像
データを記憶させ、ＣＲＴの水平及び垂直の走査に応じ
てＲＡＭより画像データを順次読み出し、読み出された
画像データを映像信号に変換してＣＲＴに供給し表示を
行なう。

このような画像表示システムでは、ＣＲＴコントローラ
を設けてＲＡＭより表示用の画像データを読み出させ、
ＣＰＵにはＲＡＭのよき換え及びその他の処理を行なわ
せて、システムにおける表示画像の書き換え速度の高速
化等を削っている。

〔従来の技術］ 第４図は従来の画像表示システムの一例のシステム構成
図を示す。同図中、ＣＰＵ１０１．ｔＲＡＭｌｌから画
像データを読み出し、かつ画像データを書ぎ込む。また
、ＣＲＴコントローラ（以下ｒｃＲＴｃＪと言う）には
ＲＡＭ１１より表示のために画像データを読み出す。上
記ＣＰＵｌ０１ＣＲＴＣ１２夫々はマルチプレクサ１３
を介していずれか一方がＲＡＭＩＩをアクセスする。

ＲＡＭ１１より読み出された表示用の画像データはビデ
オ信号発生回路１４に供給され、ここで映像信号として
の原色信号Ｒ，Ｇ、Ｂに変換される。原色信号Ｒ，Ｇ、
ＢはＣＲＴＣｌ　２よりの同期信号と共にＣＲＴ１５に
供給され、ＣＲＴ１５で表示が行なわれる。

〔発明が解決しようとする問題点〕

従来システムでは、ＣＲＴＣｌ　２は、水平走査期間に
所定周期でＲＡＭ１１をアクセスして画像データを読み
出し、ＣＰｔＪｌｏはＣＲＴＣｌ２の非アクセス時にＲ
ＡＭ１１をアクセスする。

ＣＲＴＩ　５の表示画面を例えば白一色に塗り換える等
の画面クリアを行なうときは、ＣＰＵ１０によりＲＡＭ
１１をアクセスし、ＲＡＭＩＩの全画像データを白の画
像データに書き換えている。

上記の画面クリアつまりＲＡＭ１１の初期化は通常垂直
ブランキング期間内で行なわれるが、この間ＣＰＵ１０
はＲＡＭ１１の全画像データの書き換えを行なうために
、他の処理を行なうことができず、ｃｐｕ　ｉ　ｏの処
理効率が悪いという問題点があった。

本発明は上記の点に鑑みてなされたものであり、ＣＰＵ
の処理効率を向上させるＣＲＴコントローラを提供する
ことを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のＣＲＴコントローラの原理ブロック図
を示す。

同図中、１はアドレス発生手段で、端子２より供給され
る水平同期信号、垂直同期信号に同期して少なくとも１
両面分の画像データが記憶されたメモリ３をアクセスす
るアドレスを生成する。

°メモリ３から読み出された画像データは変換手段４で
映像信号に変換されてＣＲＴ５に供給される。

保持手段６はＣＰＵ７が供給する表示画像を消去するた
めの初期化用の画像データを保持する。

画像データ出力手段８はＣＰＵ７より初期化開始を指示
するトリが信号が供給されると、保持手段６に保持され
た初期化用の画像データを取り出し、ＲＡＭ３及び変換
手段４に供給する。

切換手段９はＣＰＵ７よりトリガ信号が供給されるとメ
モリ３のアクセスを読み出しから書き込みに切換える。

〔作用〕

本発明においては、ＣＲＴコントローラの保持手段６に
初期化用の画像データが保持され、この初期化用の両会
データがメモリ３に順次書き込まれると共に、映像信号
に変換されてＣＲＴ５に供給され表示される。つまり、
ＣＰＵ７がメモリ３の各アドレスをアクセスして初期化
用の画像データを丙き込む必要がない。

〔実施例〕

第２図は本発明になるＣＲＴコントローラを適用した画
像表示システムの一実施例のブロック系統図を示す。同
図中、第１図示のＣＰＵ７に相当するＣＰＵ２０はＣＲ
ＴＣ２１と接続され、ＣＲＴＣ２１はメモリ３に相当す
るＲＡＭ２２及びＣＲＴ５に相当するＣＲＴ２３と接続
されている。

ＣＲＴＣ２１は表示のために水平走査期間に所定周期で
ＲＡＭ２２をアクセスして画像データを読み出し映像信
号である原色信号Ｒ，Ｇ、Ｂに変換して、別途発生した
同＋１１１信号と共にＣＲＴ２３に供給する。これによ
ってＣＲ丁２３に画像が表示される。

ＣＰｔＪ２０がＲＡＭ２２をアクセスするアドレス及び
書き込み画像データはＣＲＴＣ２１に保持されて、ＣＲ
ＴＣ２１が表示のためにＲＡＭ２２をアクセスしないＩ
Ｉ間にＲＡＭ２２の書き込み及び読み出しが行なわれる
。また、ＲＡＭ２２を初期化する画像データはＣＲＴＣ
２１に保持され、ＣＲＴＣ２１が表示のためにＲＡＭ２
２をアクセスする代りにＲＡＭ２２に書き込まれ、かつ
初期化用の画像データが原色信号Ｒ，Ｇ、Ｂに変換され
てＣＲＴ２３に表示される。

第３図は本発明になるＣＲＴコントローラの一実施例の
ブロック系統図を示す。同図中、クロック発生回路３０
には端子２つより画像表示システムのシステムクロック
信号が入来し、クロック発生回路３０はシステムクロッ
ク信号より表示画面の１ドツトに対応するドツトクロッ
ク信号を生成し、このドツトクロック信号を水平カウン
タ３１等のＣＲＴＣ２１内部の各回路に供給する。

水平カンタ３１はトッドクロックをカウントし、そのカ
ウント値は水平コントローラ３２で所定値と比較され、
ここで１水平走査周期毎にパルスが生成される。このパ
ルスは垂直カウンタ３３でカウントされ、カウント値は
垂直コントローラ３４で所定値と比較され、ここで１垂
直走査周期毎にパルスが生成される。

水平コントローラ３２、垂直コントローラ３４夫々の出
力パルスは同期信号発生回路３５に供給されて水平同期
信号、垂直同期信号が生成される。

上記の同期信号は後述の演痺及び制御回路３６等に供給
されると共に、端子３７ａ、３７ｂよりＣＲＴ２３に供
給される。また、この画像表示システムで生成される映
像と他の映像とは混合して表示するスーパーインボーズ
表示を行なう場合には、他の映像の同期信号が端子３７
ａ、３７ｂより同期信号発生回路３５に供給されて、Ｃ
Ｒ丁Ｃ２１の同期がとられる。

インターフェース回路４０は端子４１を介してＣＰＵ２
０に接続され、ＣＰＵ２０より各種の制御信号が入来し
、ＣＲＴＣ２１の出力する各種制御信号がＣＰＵ２０に
供給される。また、データバス４２、アドレスレジスタ
４４は夫々端子４３゜４５を介してＣＰＵ２０に接続さ
れている。

保持手段６である内部レジタ４６にはデータバス４２に
入来した初期化用の画像データ、トリガ信号、ＣＰＵ２
０のＲＡＭ２２に対するアドレス等が格納され、転送テ
ーブル４７にはデータバス４２より入来する書き込み用
の画像データ、ＲＡＭ２２より読み出されＣＰＵ２０に
供給される画像データ等が格納される。ルックアップテ
ーブル（以下ｒＬＵＴＪと略す）４８は固定のテーブル
でＬＵＴ４９ａ、４９ｂはＣＰＵ２０で書き換え可能な
テーブルである。

データバス４２に入来するデータ、アドレス等を内部レ
ジスタ４６、転送テーブル４７、ＬＵＴ４９．５０のう
ちのいずれに供給するかはＣＰＵ２０よりアドレスレジ
スタ４４に供給されるアドレスにより指定される。

ここで、画像データは１ビツトが１ドツトを表わす１ワ
ード８ビツトのパターンデータと、各４ビツトでフォア
グランド・カラー、バックグランド・カラーを表わず１
ワード８ビツトのカラーデータと、アンダーライン表示
９煮滅表示等の成性を表わす１ワード８ビツトのアトリ
ビュートデータとから構成され、１２ワードのパターン
データ及び各１ワードのカラーデータ、アトリビュート
データの画像データで８×１２ドツトの表示ブロックが
表わされる。

メモリアクセスタイミングコントローラ５０は水平同期
信号、垂直同期信号及び水平コントローラ３２、垂直コ
ントローラ３４夫々の出力パルスに応じて、ＲＡＭ２２
の書き込み／読み出しを制ｗＪする制御信号をリード／
ライトコントローラ５１に供給し、ＲＡＭ２２のアドレ
ス１直を可変する制御信号をアドレスカウンタ及びリミ
ッタ５２に供給し、転送制御用の制ｉ１■信号を転送υ
制御回路５３に供給する。

切換手段９であるリード／ライトコントローラ５１は読
み出し時にリードイネーブル信号、書き込み時にライト
イネーブル信号夫々を生成して端子５４よりＲＡＭ２２
に供給する。また、アドレスカウンタ及びリミッタ５２
の出力するアドレスはアドレスコントローラ５５でＲＡ
Ｍ２２をアクセスするための形態に変換されて端子５６
よりＲＡＭ２２に供給される。これはＲＡＭ２２として
ダイナミックＲＡＭを用いるか又はスタティックＲＡＭ
を用いるかによって、アドレスの形態が責なるためであ
る。

ＲＡＭ２２の読み出し時にはリード／ライトコントロー
ラ５１よりの制御信号により画像データ出力手段８であ
るリード／ライト切換回路５７はリードモードとされて
おり、ＲＡＭ２２より読み出され端子５８に入来する画
像データはバッファ５９に供給され、パターンデータ、
カラーデータ。

アトリビュートデータは夫々パターンバッファ５９ａ、
カラーバッファ５９ｂ、アトリビュートバッファ５９ｃ
に別々に格納される。演算及びυ制御回路３６はバッフ
ァ５９より供給されるパターンデータ、カラーデータ、
アトリビュートデータの演の処理を行ない、ドツト単位
のカラーコードデータを生成してセレクタ６０に供給す
る。

セレクタ６０はＬＵＴ４８，４９ａ、４９ｂのうち内部
レジスタ４０からの指示により選択されたテーブルを用
いて上記カラーコードデータを赤。

緑、前夫々４ビットで計１２ビットの原色カラーデータ
に変換し、Ｄ／△変換回路６１に供給する。

Ｄ／Ａ変換回路６１は端子６２より供給されるアナログ
用電源を基準として上記原色カラーデータをアナログの
原色信号Ｒ，Ｇ、ＢにＤ／Ａ変換し、端子６３よりＣＲ
Ｔ２３に供給し、ＣＲＴ２３で画像の表示が行なわれる
。上記のＬＵＴ４８〜４９ａ、バッファ５９．演算及び
制御回路３６、セレクタ６０．Ｄ／Ａ変換回路６１で変
換手段４が構成されている。

上記ＲＡＭ２２の表示用画像データの読み出しはメモリ
アクセスタイミングコントローラ５０により水平走査期
間に所定周期で繰り返し行なわれる。この表示用画像デ
ータの読み出しを行なっていない期間（非読み出し期間
）にＣＰＵ２０よりＲＡＭ２２の画像データの書き換え
が行なわれる。

この場合、非読み出し期間にメモリアクセスタイミング
コントローラ５０は内部レジスタ４６に格納されている
ＣＰＵ２０よりのアドレスをアドレスカウンタ５２にセ
ットし、かつ転送テーブル４７に格納されている広き込
み用の画像データを転送制御回路５３にセットする。更
に、メモリアクセスタイミングコントローラ５０はリー
ド／ライトコントローラ５１を切換えて端子５４よりラ
イトイネーブル信号を出フッさせる。これと同時にアド
レスカウンタ及びリミッタ５２よりのアドレスがアドレ
スコントローラ５５でＲＡＭ２２をアクセスするための
形態とされ端子５６を介してＲＡＭ２２に供給され、転
送制御回路５３の書き込み用の画像データがリードモー
ドとされたリード／ライト切換回路５７．端子５８を介
してＲＡＭ２２に供給される。

次に、ＲＡＭ２２の初期化動作について説明する。

ＣＰＵ２０の出力する初期化用の画像データつまりパタ
ーンデータ、カラーデータ、アトリごニートデータが端
子４３よりデータバス４２を介して内部レジスタ４６に
供給され格納される。更にＣＰ　Ｕ　２０より初期化開
始を指示するトリガ信号がデータバスを介して内部レジ
スタ４６に供給され格納される。

内部レジスタ４２より出力されるトリガ信号がメモリア
クセスタイミングコントローラ５０に供給されると、メ
モリアクセスタイミングコントローラ５０は制御信号を
リード／ライトコン１〜ローラ５１及び転送制御回路５
３に供給する。

転送制御回路５３は上記制御信号の入来にＪ：って内部
レジスタ４６より供給される初期化用の画像データを取
り出しリード／ライト切換回路５７に供給する。これと
同時にリード／ライトコントローラ５１は端子５４より
ＲＡＭ２２にライトイネーブル信号を供給する。また、
リード／ライトコントローラ５１よりの制御信号によっ
てライトモードとされ、転送制御回路５３で選択された
初期化用の画像データが端子５８よりＲＡＭ２２に供給
され、かつバッファ５つに供給される。

上記トリガ信号の入来がＲＡＭ２２よりの表示用の画像
データの読み出し期間であってもアドレスカウンタ及び
リミッタ５２は引き続きアドレスを発生する。また、非
読み出し期間であれば、水平走査期間となったときメモ
リアクセスタイミングコントローラ５０の制御に応じて
アドレスカウンタ及びリミッタ５２は表示用の画像デー
タの読み出し時と同様にＲＡＭ２２をアクセスするアド
レスを発生する。アドレスカウンタ及びリミッタ５２で
発生されたアドレスはアドレスコントローラ５５でＲＡ
Ｍ２２をアクセスするための形態とされ、端子５６を介
してＲＡＭ２２に供給される。

このためトリが信号の入来によりリード／ライトコント
ローラ５１がライトイネーブル信号の出力を開始して１
垂直走査周期でＲＡＭ２２の一画面分の画像データは全
て初期化用の画像データに書き変えられる。

これと同旧に、バッファ５９に格納された初期化用の画
像データのパターンデータ、カラーデータ、アトリビュ
ートデータが演口及び制御回路３６で演算処理され、ド
ツト単位のカラーコードデータとされる。このカラーコ
ードデータはセレクタ６０においてＬＵＴ４８〜５０の
いずれかを用いて１２ビツトの原色カラーコードデータ
とされ、更にＤ／△変換回路６１において初期化用の原
色信号Ｒ，Ｇ、Ｂに変換されてＣＲＴ２３に供給される
。つまり、トリガ信号の入来によりＣＲＴ２３は初期化
用の画像データに応じた表示を行ない、画面クリアがな
される。

このように、ＣＰＵ２０はＲＡＭ２２を初期化するため
に、初期化用の画像データ及びトリガ信号をＣＲＴＣ２
１に供給するだけで良く、ＣＲＴＣ２１がＲＡＭ２２を
初期化する１垂直走査期間に他の処理を実行することが
でき、ＣＰＵ２０の処理効率が向上する。

また、ＣＲ丁Ｃ２１ではアドレスカウンタ及びリミッタ
５２は初期化時においても表示用の画角データ読み出し
時とまったく同一の動作を行ない、リード／ライトコン
トローラ５１の出力がリードイネーブル信号からライト
イネーブル信号に変化するだけであり、ＣＲＴＣ２１の
制御が簡単である。

〔発明の効果〕

上述の如く、本発明によれば、ＣＰＵは初期化用の１ｉ
ｊｉｉ像データ及びトリガ信号を出力するだけで、メモ
リの１画面分の画像データを初期化用の画像データに書
き換えることができ、このメモリの初期化期間にＣＰＵ
は他の処理を行なうことができ、ＣＰＵの処理効率が向
上する。

【図面の簡単な説明】

第１図は本発明のＣＲＴコントローラの原理ブロック図
、 第２図は本発明のＣＲＴコントローラを適用した画像表
示システムの一実施例のブロック系統図、 第３図は本発明のＣＲＴコントローラの一実施例のブロ
ック系統図、 第４図は従来の画像表示システムの一例のブロック系統
図である。 図中において、 １はアドレス発生手段、 ３はメモリ、 ４は変換手段、 ５．２３はＣＲＴ、 ６は保持手段、 ７．２０はＣＰＵ、 ８は画像データ出力手段、 ９は切換手段、 ４６は内部レジスタ、 ５０はメモリアクセスタイミングコントローラ、５１は
リード／ライトコントローラ、 ５２はアドレスカウンタ及びリミッタ、５３は転送制御
回路、 ５５アドレスコントローラ、 ５７はリード／ライト切換回路、 ６１はＤ／Ａ変換回路である。 本発明ｈＦｉｌ理六７２司 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 少なくとも１画面分の画像データが記憶されたメモリ（
   ３）を同期信号に応じて順次アクセスし、該メモリ（３
   ）から読み出された画像データを映像信号に変換してＣ
   ＲＴ（５）に画像を表示させるＣＲＴコントローラであ
   つて、 該メモリ（３）を初期化して該ＣＲＴ（５）の表示画像
   を消去する初期化用の画像データをＣＰＵ（７）より供
   給されて保持する保持手段（６）と、 該ＣＰＵ（７）より初期化開始を指示するトリガ信号を
   供給されて該保持手段（６）に保持された初期化用の画
   像データを取り出し、該メモリ（３）及び画像データを
   映像信号に変換する手段（４）夫々に供給する画像デー
   タ出力手段（８）と、 該トリガ信号を供給されて該メモリ（３）のアクセスを
   読み出しから書き込みに切換え、該画像データ出力手段
   （８）よりの初期化用の画像データを該メモリに順次書
   き込ませる切換手段（９）とを有することを特徴とする
   ＣＲＴコントローラ。